JPH0589700A - 高速並列テストの機構 - Google Patents
高速並列テストの機構Info
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- JPH0589700A JPH0589700A JP4063658A JP6365892A JPH0589700A JP H0589700 A JPH0589700 A JP H0589700A JP 4063658 A JP4063658 A JP 4063658A JP 6365892 A JP6365892 A JP 6365892A JP H0589700 A JPH0589700 A JP H0589700A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
Landscapes
- Dram (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高度のＤＲＡＭの並列テストのアクセス時間
を短くし、チップ上にテスト用の部品を置くのに必要な
追加面積を小さくする。 【構成】 本発明の望ましい実施例は次の回路を含む。
複数の記憶セル（図示せず）。複数のセンス増幅器（２
０）。それぞれが複数の記憶セルの一部をセンス増幅器
に接続する複数のビットライン（図示せず）。複数のブ
ロック増幅器（２２）。各ペアが複数のセンス増幅器の
異なった部分をブロック増幅器に接続する、複数のブロ
ック入力／出力ペア（２４と２６）。ローカル増幅器
（３４）。複数のブロック増幅器をローカル増幅器に接
続するローカル・データライン・ペア（２８と３２）。
を短くし、チップ上にテスト用の部品を置くのに必要な
追加面積を小さくする。 【構成】 本発明の望ましい実施例は次の回路を含む。
複数の記憶セル（図示せず）。複数のセンス増幅器（２
０）。それぞれが複数の記憶セルの一部をセンス増幅器
に接続する複数のビットライン（図示せず）。複数のブ
ロック増幅器（２２）。各ペアが複数のセンス増幅器の
異なった部分をブロック増幅器に接続する、複数のブロ
ック入力／出力ペア（２４と２６）。ローカル増幅器
（３４）。複数のブロック増幅器をローカル増幅器に接
続するローカル・データライン・ペア（２８と３２）。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の機構に関し、
更に詳細に言えば記憶回路の機構に関する。
更に詳細に言えば記憶回路の機構に関する。
【０００２】
【従来の技術】高度のダイナミックＲＡＭ（ＤＲＡＭ）
のこれまでの主な関心はテスト時間を減らすことにあっ
た。従来のＤＲＡＭでは、テストする並列ビット数の大
きさは語の最大サイズと同程度だったので、テスト時間
はテストの設計（ＤＦＴ）方法によって比較的に効率よ
く減らすことができた。
のこれまでの主な関心はテスト時間を減らすことにあっ
た。従来のＤＲＡＭでは、テストする並列ビット数の大
きさは語の最大サイズと同程度だったので、テスト時間
はテストの設計（ＤＦＴ）方法によって比較的に効率よ
く減らすことができた。
【０００３】例えば４ＭＢのＤＲＡＭでは、各読み出し
サイクルで配列から１６ビットを使うことができるの
で、ｘ８およびｘ１６の並列テストが可能であった。１
６ＭＢのＤＲＡＭでは、ｘ１６およびｘ３２の並列テス
トが可能である。しかしｘ３２では、１サイクルで配列
から３２ビットを読み出すためには余分の記憶セルの配
列と増幅器が必要である。
サイクルで配列から１６ビットを使うことができるの
で、ｘ８およびｘ１６の並列テストが可能であった。１
６ＭＢのＤＲＡＭでは、ｘ１６およびｘ３２の並列テス
トが可能である。しかしｘ３２では、１サイクルで配列
から３２ビットを読み出すためには余分の記憶セルの配
列と増幅器が必要である。
【０００４】
【発明が解決しようとする課題】記憶セルの配列および
それに対応する増幅器を追加することには問題がある。
というのはｘ１６のテスト用の配列に更に配列を追加す
ると、必要な全電力は多くの場合通常の電力を越えるか
らである。（その記憶装置の最大電力限度を越える場合
もある）。
それに対応する増幅器を追加することには問題がある。
というのはｘ１６のテスト用の配列に更に配列を追加す
ると、必要な全電力は多くの場合通常の電力を越えるか
らである。（その記憶装置の最大電力限度を越える場合
もある）。
【０００５】６４ＭＢ（およびそれ以上）のＤＲＡＭで
は少なくともｘ６４の並列テストを行わなければなら
ず、またアクセス時間およびシリコンの面積が限界的な
条件になるので、問題は更に難しくなる。
は少なくともｘ６４の並列テストを行わなければなら
ず、またアクセス時間およびシリコンの面積が限界的な
条件になるので、問題は更に難しくなる。
【０００６】
【課題を解決するための手段】本発明は次のものを含む
回路である。複数の記憶セル。複数の第１増幅器（各第
１増幅器は望ましくは次のものを含む、すなわち、複数
のセンス増幅器、１個のブロック増幅器、１個の第２手
段−−望ましくはブロックＩ／Ｏペアで、複数のセンス
増幅器をブロック増幅器に接続するもの）、ただし各第
１増幅器は望ましくは１ビットラインペアによって複数
の記憶セルの一部に選択的に接続されるもの。第２増幅
器で、第１手段望ましくはローカルＩ／Ｏペアによって
複数の第１増幅器に接続されるもの。複数の記憶セルの
選択的に結合された部分からのデータと、複数の記憶セ
ルの選択的に結合された部分の残りからのデータとを比
較する手段で、望ましくはデータが第１手段で同じデー
タ状態を含むかどうかを決定するもの。
回路である。複数の記憶セル。複数の第１増幅器（各第
１増幅器は望ましくは次のものを含む、すなわち、複数
のセンス増幅器、１個のブロック増幅器、１個の第２手
段−−望ましくはブロックＩ／Ｏペアで、複数のセンス
増幅器をブロック増幅器に接続するもの）、ただし各第
１増幅器は望ましくは１ビットラインペアによって複数
の記憶セルの一部に選択的に接続されるもの。第２増幅
器で、第１手段望ましくはローカルＩ／Ｏペアによって
複数の第１増幅器に接続されるもの。複数の記憶セルの
選択的に結合された部分からのデータと、複数の記憶セ
ルの選択的に結合された部分の残りからのデータとを比
較する手段で、望ましくはデータが第１手段で同じデー
タ状態を含むかどうかを決定するもの。
【０００７】更に特定して言えば、本発明の望ましい実
施例は次の回路を含む。複数の記憶セル。複数のセンス
増幅器。それぞれの複数の記憶セルの一部をセンス増幅
器に接続する複数のビットライン。複数のブロック増幅
器。各ペアが複数のセンス増幅器の異なった部分をブロ
ック増幅器に接続する、複数のブロック入力／出力ペ
ア。ローカル増幅器。複数のブロック増幅器をローカル
増幅器に接続するローカル・データライン・ペア。
施例は次の回路を含む。複数の記憶セル。複数のセンス
増幅器。それぞれの複数の記憶セルの一部をセンス増幅
器に接続する複数のビットライン。複数のブロック増幅
器。各ペアが複数のセンス増幅器の異なった部分をブロ
ック増幅器に接続する、複数のブロック入力／出力ペ
ア。ローカル増幅器。複数のブロック増幅器をローカル
増幅器に接続するローカル・データライン・ペア。
【０００８】本発明の実施例の特徴の一つは、記憶セル
の並列テストを容易にするということである。望ましい
実施例では、電力消費およびアクセス時間を余り増やさ
ず（通常の読み出し／書き込み操作に比べて）多くの記
憶セルを同時にテストできる。望ましい実施例ではブロ
ック増幅器およびブロックＩ／Ｏペアのような部品が必
要であるが、これらを追加するために必要なチップ上の
追加の面積は（従来の技術の構造に比べて）小さい。と
いうのはブロック増幅器はセンス増幅器列の中でこれま
で使われていなかった場所に置けるからである。
の並列テストを容易にするということである。望ましい
実施例では、電力消費およびアクセス時間を余り増やさ
ず（通常の読み出し／書き込み操作に比べて）多くの記
憶セルを同時にテストできる。望ましい実施例ではブロ
ック増幅器およびブロックＩ／Ｏペアのような部品が必
要であるが、これらを追加するために必要なチップ上の
追加の面積は（従来の技術の構造に比べて）小さい。と
いうのはブロック増幅器はセンス増幅器列の中でこれま
で使われていなかった場所に置けるからである。
【０００９】
【実施例】本発明の望ましい一実施例を図１から図４ま
でに示す。図１および図２は望ましい実施例のブロック
線図、図３は望ましい実施例の１個のブロック増幅器の
回路レベルの図、図４は望ましい実施例のタイミング図
である。各図において同じ数字は同じまたは対応する部
分を示す。
でに示す。図１および図２は望ましい実施例のブロック
線図、図３は望ましい実施例の１個のブロック増幅器の
回路レベルの図、図４は望ましい実施例のタイミング図
である。各図において同じ数字は同じまたは対応する部
分を示す。
【００１０】図１はセンス増幅器とブロック増幅器の１
列と、これに関連した入力／出力（Ｉ／Ｏ）ラインのい
くつかを示す。簡単のためにＩ／Ｏラインは増幅器回路
の横に示すが実際にはこのように作られてはいない。各
列は複数のセンス増幅器２０（ＳＡ）、望ましくは１列
当り１０２４個のセンス増幅器と、ブロック増幅器２２
（ＢＡ）、望ましくは１列当り１６個のブロック増幅器
を含む。
列と、これに関連した入力／出力（Ｉ／Ｏ）ラインのい
くつかを示す。簡単のためにＩ／Ｏラインは増幅器回路
の横に示すが実際にはこのように作られてはいない。各
列は複数のセンス増幅器２０（ＳＡ）、望ましくは１列
当り１０２４個のセンス増幅器と、ブロック増幅器２２
（ＢＡ）、望ましくは１列当り１６個のブロック増幅器
を含む。
【００１１】記憶セルの各配列にこれらの動作する列が
２列あり、１記憶装置には望ましくは多重の記憶配列が
ある。センス増幅器２０をブロック増幅器２２に接続す
る２個のＩ／ＯはブロックＩ／Ｏ２４（ＢＩＯ）とブロ
ックＩ／Ｏ（バー）２６（ＢＩＯ（バー））である。
２列あり、１記憶装置には望ましくは多重の記憶配列が
ある。センス増幅器２０をブロック増幅器２２に接続す
る２個のＩ／ＯはブロックＩ／Ｏ２４（ＢＩＯ）とブロ
ックＩ／Ｏ（バー）２６（ＢＩＯ（バー））である。
【００１２】望ましくは複数のセンス増幅器２０を対応
するブロック増幅器２２に接続するＢＩＯ２４とＢＩＯ
（バー）２６は各１個である。ブロック増幅器２２をロ
ーカル増幅器（図示せず）に接続する他のＩ／Ｏはロー
カルＩ／Ｏ２８（ＬＩＯ）とローカルＩ／Ｏバー３２
（ＬＩＯ（バー））である。列の各ブロック増幅器２２
は、望ましくは１個のＬＩＯペアに接続される。各ロー
カル増幅器（図示せず）に対しては多数のブロック増幅
器２２があり、望ましくは各ローカル増幅器に対し１６
個のブロック増幅器がある。
するブロック増幅器２２に接続するＢＩＯ２４とＢＩＯ
（バー）２６は各１個である。ブロック増幅器２２をロ
ーカル増幅器（図示せず）に接続する他のＩ／Ｏはロー
カルＩ／Ｏ２８（ＬＩＯ）とローカルＩ／Ｏバー３２
（ＬＩＯ（バー））である。列の各ブロック増幅器２２
は、望ましくは１個のＬＩＯペアに接続される。各ロー
カル増幅器（図示せず）に対しては多数のブロック増幅
器２２があり、望ましくは各ローカル増幅器に対し１６
個のブロック増幅器がある。
【００１３】図２はデータ経路を示す図で、センス増幅
器２０を１個、ブロック増幅器２２を１個、エラー検出
回路３６を１個、ローカル増幅器３４（ＬＡ）を１個用
いている。このデータ経路はセルからの読み出しとセル
への書き込みに用いられる。簡単のためと繰り返しを避
けるために読み出し機能だけを説明し、書き込みについ
ては述べない。
器２０を１個、ブロック増幅器２２を１個、エラー検出
回路３６を１個、ローカル増幅器３４（ＬＡ）を１個用
いている。このデータ経路はセルからの読み出しとセル
への書き込みに用いられる。簡単のためと繰り返しを避
けるために読み出し機能だけを説明し、書き込みについ
ては述べない。
【００１４】望ましくは各ブロック増幅器２２にはセン
ス増幅器２０が６４個、各ローカル増幅器３４および各
エラー検出回路３６にはブロック増幅器２２が１６個あ
り、ローカル増幅器３４ １３２個が８個のグローバル
増幅器（図示せず）に配分されている。読み出しサイク
ルでは１ビットとその補数が、センス増幅器からそれぞ
れセンスノード２３（ＳＮ）とセンスノード・バー２５
（ＳＮ（バー））に出力される。
ス増幅器２０が６４個、各ローカル増幅器３４および各
エラー検出回路３６にはブロック増幅器２２が１６個あ
り、ローカル増幅器３４ １３２個が８個のグローバル
増幅器（図示せず）に配分されている。読み出しサイク
ルでは１ビットとその補数が、センス増幅器からそれぞ
れセンスノード２３（ＳＮ）とセンスノード・バー２５
（ＳＮ（バー））に出力される。
【００１５】ｙ選択３０（Ｙｓ）が「論理高」のレベル
であれば、ｎチャンネルＦＥＴ３８は導通になり、セン
ス増幅器２０をＢＩＯ２４とＢＩＯ（バー）２６を経て
ブロック増幅器２２に接続する。ブロック増幅器の出力
は、ローカルＩ／Ｏ２８（ＬＩＯ）とローカルＩ／Ｏバ
ー３２（ＬＩＯ（バー））を経てローカル増幅器３４と
エラー検出回路３６の入力になる。
であれば、ｎチャンネルＦＥＴ３８は導通になり、セン
ス増幅器２０をＢＩＯ２４とＢＩＯ（バー）２６を経て
ブロック増幅器２２に接続する。ブロック増幅器の出力
は、ローカルＩ／Ｏ２８（ＬＩＯ）とローカルＩ／Ｏバ
ー３２（ＬＩＯ（バー））を経てローカル増幅器３４と
エラー検出回路３６の入力になる。
【００１６】ある列の１ブロック増幅器２２（従って各
ＢＩＯペア）当り１個のセンス増幅器２０がアクセスさ
れ、各センス増幅器がセルから同じ論理値（例えば「論
理高」）を読んでいれば、アクセスされたセンス増幅器
のＳＮ２３への出力はすべて同じ（例えば「論理高」）
でなければならない。このことは各アクセスされたセン
ス増幅器のＳＮ（バー）２５への出力も同じ（例えば
「論理低」）である。
ＢＩＯペア）当り１個のセンス増幅器２０がアクセスさ
れ、各センス増幅器がセルから同じ論理値（例えば「論
理高」）を読んでいれば、アクセスされたセンス増幅器
のＳＮ２３への出力はすべて同じ（例えば「論理高」）
でなければならない。このことは各アクセスされたセン
ス増幅器のＳＮ（バー）２５への出力も同じ（例えば
「論理低」）である。
【００１７】同様に各ブロック増幅器のＬＩＯ２８のレ
ベルは同じ（例えば「論理高」）で、各ブロック増幅器
のＬＩＯ（バー）３２のレベルは同じ（例えば「論理
低」）でなければならない。この場合（ＬＩＯ２８とＬ
ＩＯ（バー）３２のレベルが違う）、エラー検出回路の
出力６２（ＥＲ（バー））は「論理高」（エラーが検出
されないということ）のレベルのままである。
ベルは同じ（例えば「論理高」）で、各ブロック増幅器
のＬＩＯ（バー）３２のレベルは同じ（例えば「論理
低」）でなければならない。この場合（ＬＩＯ２８とＬ
ＩＯ（バー）３２のレベルが違う）、エラー検出回路の
出力６２（ＥＲ（バー））は「論理高」（エラーが検出
されないということ）のレベルのままである。
【００１８】アクセスされた記憶セルの１つまたはいく
つかが読み出しの際に転換ビットを持つ、すなわちビッ
トが転換されている場合には、各アクセスされたＢＬの
うち転換ビットを持たない記憶セルに接続されたものの
出力はある論理レベル（例えば「論理高」）を持ち、各
アクセスされたＢＬのうち転換されたビットを持つ記憶
セルに接続されたものの出力は逆の論理レベル（例えば
「論理低」を持つであろう。同じことが各アクセスされ
たＢＬ（バー）にも当てはまる。各ブロック増幅器の出
力の論理値は、そのブロック増幅器の入力の論理値と同
じであろう。
つかが読み出しの際に転換ビットを持つ、すなわちビッ
トが転換されている場合には、各アクセスされたＢＬの
うち転換ビットを持たない記憶セルに接続されたものの
出力はある論理レベル（例えば「論理高」）を持ち、各
アクセスされたＢＬのうち転換されたビットを持つ記憶
セルに接続されたものの出力は逆の論理レベル（例えば
「論理低」を持つであろう。同じことが各アクセスされ
たＢＬ（バー）にも当てはまる。各ブロック増幅器の出
力の論理値は、そのブロック増幅器の入力の論理値と同
じであろう。
【００１９】他方ＬＩＯは複数のブロック増幅器に接続
され、その中のいくつかは転換された論理レベルを持
つ。論理レベルが混在するため、ＬＩＯとＬＩＯ（バ
ー）の電圧レベルの違いがエラー検出回路では識別でき
ない。従ってエラー検出回路の入力は両方とも「論理
低」で、ＥＲ（バー）は「論理低」レベル（エラーが検
出されたこと）を出力する。
され、その中のいくつかは転換された論理レベルを持
つ。論理レベルが混在するため、ＬＩＯとＬＩＯ（バ
ー）の電圧レベルの違いがエラー検出回路では識別でき
ない。従ってエラー検出回路の入力は両方とも「論理
低」で、ＥＲ（バー）は「論理低」レベル（エラーが検
出されたこと）を出力する。
【００２０】ＬＩＯとＬＩＯ（バー）が違った電圧レベ
ルであれば、ＬＩＯとＬＩＯ（バー）を出力するブロッ
ク増幅器の過半数がどの論理値を持つかをローカル増幅
器は識別することができる（差動増幅器を使っているか
ら）。
ルであれば、ＬＩＯとＬＩＯ（バー）を出力するブロッ
ク増幅器の過半数がどの論理値を持つかをローカル増幅
器は識別することができる（差動増幅器を使っているか
ら）。
【００２１】従ってローカル増幅器の出力であるグロー
バルＩ／Ｏ５８（ＧＩＯ）とグローバルＩ／Ｏバー６０
（ＧＩＯ（バー））は過半数のセルから読み出された論
理レベルに対応するが、この出力が並列読み出し操作に
おいて意味があるのはＥＲ（バー）が「論理高」レベル
のときだけである。
バルＩ／Ｏ５８（ＧＩＯ）とグローバルＩ／Ｏバー６０
（ＧＩＯ（バー））は過半数のセルから読み出された論
理レベルに対応するが、この出力が並列読み出し操作に
おいて意味があるのはＥＲ（バー）が「論理高」レベル
のときだけである。
【００２２】図３はブロック増幅器の望ましい実施例の
回路レベルを図示したものである。セルからの読み出し
の場合には、ブロック増幅器の入力はＢＩＯ２４とＢＩ
Ｏ（バー）２６で、出力はＬＩＯ２８およびＬＩＯ（バ
ー）３０である。セルに書き込むときはその逆である。
２個のＦＥＴ６４がＢＩＯ２４とＢＩＯ（バー）２６に
接続されている。２個のＦＥＴの共通ノードはＤＣ電源
に接続されている。このＤＣ電源は供給電圧の半分で、
ビットライン基準電圧（ＢＬＲ）と呼ぶ。
回路レベルを図示したものである。セルからの読み出し
の場合には、ブロック増幅器の入力はＢＩＯ２４とＢＩ
Ｏ（バー）２６で、出力はＬＩＯ２８およびＬＩＯ（バ
ー）３０である。セルに書き込むときはその逆である。
２個のＦＥＴ６４がＢＩＯ２４とＢＩＯ（バー）２６に
接続されている。２個のＦＥＴの共通ノードはＤＣ電源
に接続されている。このＤＣ電源は供給電圧の半分で、
ビットライン基準電圧（ＢＬＲ）と呼ぶ。
【００２３】２個のＦＥＴのゲートは制御信号４２（Ｅ
Ｑ）のラインに接続されている。ＦＥＴの目的はＥＱ信
号が高いときにＢＩＯ２４とＢＩＯ（バー）２６をＢＬ
Ｒレベルと等しくさせることである。ＢＩＯ２４とＢＩ
Ｏ（バー）２６はまた差動増幅器５０に接続されてい
る。差動増幅器５０の出力（読み出し時）のラインは予
めゼロ電圧すなわち接地電圧にしている。
Ｑ）のラインに接続されている。ＦＥＴの目的はＥＱ信
号が高いときにＢＩＯ２４とＢＩＯ（バー）２６をＢＬ
Ｒレベルと等しくさせることである。ＢＩＯ２４とＢＩ
Ｏ（バー）２６はまた差動増幅器５０に接続されてい
る。差動増幅器５０の出力（読み出し時）のラインは予
めゼロ電圧すなわち接地電圧にしている。
【００２４】ＢＩＯ２４の信号がＢＩＯ（バー）２６の
信号よりも大きければ、ＢＩＯ２４のｐチャンネルＦＥ
Ｔは導通して出力は最初の充電された値からＢＩＯ２４
の入力のレベルに変わり、ＢＩＯ（バー）２６のＦＥＴ
は遮断されたままで出力は最初の充電されたレベルを保
つ。ＢＩＯ（バー）２６の信号がＢＩＯ２４の信号より
も大きければその逆になる。
信号よりも大きければ、ＢＩＯ２４のｐチャンネルＦＥ
Ｔは導通して出力は最初の充電された値からＢＩＯ２４
の入力のレベルに変わり、ＢＩＯ（バー）２６のＦＥＴ
は遮断されたままで出力は最初の充電されたレベルを保
つ。ＢＩＯ（バー）２６の信号がＢＩＯ２４の信号より
も大きければその逆になる。
【００２５】差動増幅器５０の各出力にはｐチャンネル
ＦＥＴが直列に接続されている。この２個のＦＥＴ４６
のゲートは書き込み可能（ＷＥ）の制御信号４４に接続
されている。ＷＥが高ければ、２個のＦＥＴは遮断さ
れ、読み出し経路のＢＩＯ２４とＬＩＯ（バー）３２お
よびＢＩＯ（バー）２６とＬＩＯ２８が切断され、書き
込み経路を通して信号をＬＩＯ２８からＢＩＯ２４へ
（またＬＩＯ（バー）３２からＢＩＯ（バー）２６へ）
流す。
ＦＥＴが直列に接続されている。この２個のＦＥＴ４６
のゲートは書き込み可能（ＷＥ）の制御信号４４に接続
されている。ＷＥが高ければ、２個のＦＥＴは遮断さ
れ、読み出し経路のＢＩＯ２４とＬＩＯ（バー）３２お
よびＢＩＯ（バー）２６とＬＩＯ２８が切断され、書き
込み経路を通して信号をＬＩＯ２８からＢＩＯ２４へ
（またＬＩＯ（バー）３２からＢＩＯ（バー）２６へ）
流す。
【００２６】一方の書き込み経路はｎチャンネルＦＥＴ
（そのゲートはＷＥ４４に接続されている）を経てＢＩ
Ｏ２４からＬＩＯ２８に接続され、他方の書き込み経路
は同様にｎチャンネルＦＥＴを経てＢＩＯ（バー）２６
からＬＩＯ（バー）３２へ接続される。並列の２組のｎ
チャンネルＦＥＴ（その共通ノードは接地されている）
は書き込み可能ＦＥＴ４６の一方の出口から他方の出力
へ接続されている。
（そのゲートはＷＥ４４に接続されている）を経てＢＩ
Ｏ２４からＬＩＯ２８に接続され、他方の書き込み経路
は同様にｎチャンネルＦＥＴを経てＢＩＯ（バー）２６
からＬＩＯ（バー）３２へ接続される。並列の２組のｎ
チャンネルＦＥＴ（その共通ノードは接地されている）
は書き込み可能ＦＥＴ４６の一方の出口から他方の出力
へ接続されている。
【００２７】一方の組のＦＥＴのゲートはＥＱ４２に接
続され、他方の組のＦＥＴのゲートはＷＥ４４に接続さ
れている。このブロックの目的は、等化または書き込み
操作の間は読み出しができないようにすることである。
書き込み可能ＦＥＴ４６の出力はそれぞれｎチャンネル
ＦＥＴ５２のゲートに接続されている。
続され、他方の組のＦＥＴのゲートはＷＥ４４に接続さ
れている。このブロックの目的は、等化または書き込み
操作の間は読み出しができないようにすることである。
書き込み可能ＦＥＴ４６の出力はそれぞれｎチャンネル
ＦＥＴ５２のゲートに接続されている。
【００２８】各ＦＥＴの第２の端子は接地され、第３の
端子は、ＦＥＴのゲートが読み出し経路のＢＩＯ（バ
ー）２６の部分に接続されている場合にはＬＩＯ２８へ
接続され、ＦＥＴのゲートが読み出し経路のＢＩＯ２４
の部分に接続されている場合はＬＩＯ（バー）３２へ接
続される。ＦＥＴのゲートへの信号が高い場合はＦＥＴ
は導通し、その出力を接地する。
端子は、ＦＥＴのゲートが読み出し経路のＢＩＯ（バ
ー）２６の部分に接続されている場合にはＬＩＯ２８へ
接続され、ＦＥＴのゲートが読み出し経路のＢＩＯ２４
の部分に接続されている場合はＬＩＯ（バー）３２へ接
続される。ＦＥＴのゲートへの信号が高い場合はＦＥＴ
は導通し、その出力を接地する。
【００２９】ＦＥＴのゲートへの信号が低い（ＦＥＴの
しきい電圧よりも大きくない）場合には、ＦＥＴは遮断
したままでＦＥＴの出力は最初の充電されたレベル（つ
まり「論理高」のレベル）のままである。従って読み出
し経路のＢＩＯ部分の信号が高ければＬＩＯ（バー）３
２ラインの出力は低くなり、また読み出し経路のＢＩＯ
（バー）部分の信号は低くてＬＩＯ２８ラインの信号は
高くなる。
しきい電圧よりも大きくない）場合には、ＦＥＴは遮断
したままでＦＥＴの出力は最初の充電されたレベル（つ
まり「論理高」のレベル）のままである。従って読み出
し経路のＢＩＯ部分の信号が高ければＬＩＯ（バー）３
２ラインの出力は低くなり、また読み出し経路のＢＩＯ
（バー）部分の信号は低くてＬＩＯ２８ラインの信号は
高くなる。
【００３０】図４は図２のブロック線図でＳＮ２３が
「論理低」でＳＮ（バー）２５が「論理高」の場合のタ
イミング図である。左または右の選択制御信号６５（そ
れぞれＴL またはＴR と書く）の一方が「論理高」のレ
ベルで他方が「論理低」のレベルであれば、センス増幅
器は制御信号６５に従って配列中の記憶セルの右または
左に接続される。
「論理低」でＳＮ（バー）２５が「論理高」の場合のタ
イミング図である。左または右の選択制御信号６５（そ
れぞれＴL またはＴR と書く）の一方が「論理高」のレ
ベルで他方が「論理低」のレベルであれば、センス増幅
器は制御信号６５に従って配列中の記憶セルの右または
左に接続される。
【００３１】２ｎＳの直前にＹｓ３０は高くなりＢＩＯ
２４とＢＩＯ（バー）２６はＳＮ２３とＳＮ（バー）２
５に追従し始める。４ｎＳの直前にＬＩＯ２８とＬＩＯ
（バー）３２のレベルは互いに変化し始める。
２４とＢＩＯ（バー）２６はＳＮ２３とＳＮ（バー）２
５に追従し始める。４ｎＳの直前にＬＩＯ２８とＬＩＯ
（バー）３２のレベルは互いに変化し始める。
【００３２】ＬＩＯ２８とＬＩＯ（バー）３２は共に供
給電圧（この場合には３．３Ｖ割る２である）以下に下
がるが、両ラインの差は大きくなる。４ｎＳと５．５ｎ
Ｓの間ではＧＩＯ５８とＧＩＯ（バー）６０は互いに離
れ始めて出力は入力と同傾向になるが、ビットとその補
数との差は大きくなる。
給電圧（この場合には３．３Ｖ割る２である）以下に下
がるが、両ラインの差は大きくなる。４ｎＳと５．５ｎ
Ｓの間ではＧＩＯ５８とＧＩＯ（バー）６０は互いに離
れ始めて出力は入力と同傾向になるが、ビットとその補
数との差は大きくなる。
【００３３】本発明に関して特定の実施例を述べたが、
本発明の範囲を制限するものではない。この技術に精通
した人には、ここに述べた方法や構造に照らして多くの
本発明の実施例があることが明かに分かる。本発明の範
囲は特許請求の範囲だけによって限定される。
本発明の範囲を制限するものではない。この技術に精通
した人には、ここに述べた方法や構造に照らして多くの
本発明の実施例があることが明かに分かる。本発明の範
囲は特許請求の範囲だけによって限定される。
【００３４】以上の説明に関して更に以下の項を開示す
る。 (1) 回路において、 a. 複数の記憶セル、 b. 複数の第１増幅器で、各第１増幅器は前記の複数の
記憶セルの一部に選択的に接続されるもの、 c. 第１手段によって前記の複数の第１増幅器に接続さ
れる第２増幅器、 d. データを比較する手段で、前記の複数の記憶セルの
前記の選択的に結合された部分からのデータと、前記の
複数の記憶セルの前記の選択的に結合された部分の残り
からのデータとを比較するもの、 を含む回路。
る。 (1) 回路において、 a. 複数の記憶セル、 b. 複数の第１増幅器で、各第１増幅器は前記の複数の
記憶セルの一部に選択的に接続されるもの、 c. 第１手段によって前記の複数の第１増幅器に接続さ
れる第２増幅器、 d. データを比較する手段で、前記の複数の記憶セルの
前記の選択的に結合された部分からのデータと、前記の
複数の記憶セルの前記の選択的に結合された部分の残り
からのデータとを比較するもの、 を含む回路。
【００３５】(2) 前記の第１増幅器のそれぞれが、複
数のセンス増幅器、１個のブロック増幅器、前記の複数
のセンス増幅器を前記のブロック増幅器に接続するため
の１個の第２手段を含む、第１項記載の回路。
数のセンス増幅器、１個のブロック増幅器、前記の複数
のセンス増幅器を前記のブロック増幅器に接続するため
の１個の第２手段を含む、第１項記載の回路。
【００３６】(3) 前記のデータの比較が前記の第１手
段によって行われる、第１項記載の回路。
段によって行われる、第１項記載の回路。
【００３７】(4) 第１アドレス手段を用いて前記の複
数の記憶セルの前記の部分を選択する、第１項記載の回
路。
数の記憶セルの前記の部分を選択する、第１項記載の回
路。
【００３８】(5) 第２アドレス手段を用いて前記の複
数の第１増幅器を選択する、第１項記載の回路。
数の第１増幅器を選択する、第１項記載の回路。
【００３９】(6) 前記の第２手段が入力／出力ライン
ペアである、第２項記載の回路。
ペアである、第２項記載の回路。
【００４０】(7) 前記の第１手段がデータライン・ペ
アである、第１項記載の回路。
アである、第１項記載の回路。
【００４１】(8) 前記のデータの比較が、データが同
じデータ状態かどうかを決定する、第１項記載の回路。
じデータ状態かどうかを決定する、第１項記載の回路。
【００４２】(9） 前記の第２手段の物理的な長さが前
記の第１手段より実質的に短い、第２項記載の回路。
記の第１手段より実質的に短い、第２項記載の回路。
【００４３】(10) 前記の第２手段の容量が第１手段よ
り実質的に小さい、第２項記載の回路。
り実質的に小さい、第２項記載の回路。
【００４４】(11) 同じデータ経路が、通常の動作モー
ドと同様に並列テストモードで用いられる、第１項記載
の回路。
ドと同様に並列テストモードで用いられる、第１項記載
の回路。
【００４５】(12) 回路において、 a. 複数の記憶セル、 b. 複数のセンス増幅器、 c. それぞれ前記の複数の記憶セルの一部を前記のセン
ス増幅器に接続する複数のビットライン、 d. 複数の前記のブロック増幅器、 e. 各ペアが前記の複数のセンス増幅器の異なった部分
をブロック増幅器に接続する、複数のブロック入力／出
力ペア、 f. ローカル増幅器、 g. 前記の複数の前記のブロック増幅器を前記のローカ
ル増幅器に接続するローカル・データライン・ペア、 を含む回路。
ス増幅器に接続する複数のビットライン、 d. 複数の前記のブロック増幅器、 e. 各ペアが前記の複数のセンス増幅器の異なった部分
をブロック増幅器に接続する、複数のブロック入力／出
力ペア、 f. ローカル増幅器、 g. 前記の複数の前記のブロック増幅器を前記のローカ
ル増幅器に接続するローカル・データライン・ペア、 を含む回路。
【００４６】(13) 前記のブロック入力／出力ペアの物
理的な長さが前記のローカル・データライン・ペアより
実質的に短い、第１２項記載の回路。
理的な長さが前記のローカル・データライン・ペアより
実質的に短い、第１２項記載の回路。
【００４７】(14) 前記のブロック入力／出力ペアの容
量が前記のローカル・データライン・ペアより実質的に
小さい、第１２項記載の回路。
量が前記のローカル・データライン・ペアより実質的に
小さい、第１２項記載の回路。
【００４８】(15) 本発明は次の回路を含む。複数の記
憶セル（図示せず）。複数の第１増幅器（各第１増幅器
は望ましくは次のものを含む、すなわち、複数のセンス
増幅器（例えば２０）、１個のブロック増幅器（例えば
２２）、１個の第２手段−−望ましくはブロックＩ／Ｏ
ペア（例えば２４と２６）で複数のセンス増幅器をブロ
ック増幅器に接続するもの）、ただし各第１増幅器は望
ましくは１ビットラインペア（図示せず）によって複数
の記憶セルの一部に選択的に接続されるもの。１個の第
２増幅器（例えば図２の３４）で、第１手段望ましくは
ローカルＩ／Ｏペア（例えば２８と３２）によって複数
の第１増幅器に接続されるもの。複数の記憶セルの選択
的に結合された部分からのデータと、複数の記憶セルの
選択的に結合された部分の残りからのデータとを比較す
る手段で、望ましくはデータが第１手段で同じデータ状
態を含むかどうかを決定するもの。更に特定して言え
ば、本発明の望ましい実施例は次の回路を含む。複数の
記憶セル（図示せず）。複数のセンス増幅器（例えば２
０）。それぞれの複数の記憶セルの一部をセンス増幅器
に接続する複数のビットライン（図示せず）。複数のブ
ロック増幅器（例えば２２）。各ペアが複数のセンス増
幅器の異なった部分をブロック増幅器に接続する、複数
のブロック入力／出力ペア（例えば２４と２６）。ロー
カル増幅器（例えば３４）。複数のブロック増幅器をロ
ーカル増幅器に接続するローカル・データライン・ペア
（例えば２８と３２）。
憶セル（図示せず）。複数の第１増幅器（各第１増幅器
は望ましくは次のものを含む、すなわち、複数のセンス
増幅器（例えば２０）、１個のブロック増幅器（例えば
２２）、１個の第２手段−−望ましくはブロックＩ／Ｏ
ペア（例えば２４と２６）で複数のセンス増幅器をブロ
ック増幅器に接続するもの）、ただし各第１増幅器は望
ましくは１ビットラインペア（図示せず）によって複数
の記憶セルの一部に選択的に接続されるもの。１個の第
２増幅器（例えば図２の３４）で、第１手段望ましくは
ローカルＩ／Ｏペア（例えば２８と３２）によって複数
の第１増幅器に接続されるもの。複数の記憶セルの選択
的に結合された部分からのデータと、複数の記憶セルの
選択的に結合された部分の残りからのデータとを比較す
る手段で、望ましくはデータが第１手段で同じデータ状
態を含むかどうかを決定するもの。更に特定して言え
ば、本発明の望ましい実施例は次の回路を含む。複数の
記憶セル（図示せず）。複数のセンス増幅器（例えば２
０）。それぞれの複数の記憶セルの一部をセンス増幅器
に接続する複数のビットライン（図示せず）。複数のブ
ロック増幅器（例えば２２）。各ペアが複数のセンス増
幅器の異なった部分をブロック増幅器に接続する、複数
のブロック入力／出力ペア（例えば２４と２６）。ロー
カル増幅器（例えば３４）。複数のブロック増幅器をロ
ーカル増幅器に接続するローカル・データライン・ペア
（例えば２８と３２）。
【００４９】本特許資料の開示の一部は著作権および商
標によって保護されるものを含む。著作権および商標権
の所有者は、特許庁のファイルまたは記録にあるものに
ついては、誰でも特許資料および特許の開示を複写する
ことに異議はないが、その他の場合には全ての著作権お
よび商標権を保留するものとする。 注意 (C) 著作権、*M* テキサス・インスツルメンツ社、１９
９１。
標によって保護されるものを含む。著作権および商標権
の所有者は、特許庁のファイルまたは記録にあるものに
ついては、誰でも特許資料および特許の開示を複写する
ことに異議はないが、その他の場合には全ての著作権お
よび商標権を保留するものとする。 注意 (C) 著作権、*M* テキサス・インスツルメンツ社、１９
９１。
【図１】望ましい実施例の構造を図示するブロック線
図。
図。
【図２】望ましい実施例の構造を図示するブロック線
図。
図。
【図３】望ましい実施例の１部品の回路レベルの線図。
【図４】図２の各ブロックの考えられる入力／出力を示
すタイミング線図。
すタイミング線図。
２０ センス増幅器 ２２ ブロック増幅器 ２３ センスノード（ＳＮ） ２４ ブロックＩ／Ｏ（ＢＩＯ） ２５ センスノードバー（ＳＮ（バー）） ２６ ブロックＩ／Ｏバー（ＢＩＯ（バー）） ２８ ローカルＩ／Ｏ（ＬＩＯ） ３０ ｎチャンネルＦＥＴ ３２ ローカルＩ／Ｏバー（ＬＩＯ（バー）） ３４ ローカル増幅器 ３６ エラー検出回路 ３８ ｎチャンネルＦＥＴ ４０ ビットライン基準電圧（ＢＬＲ） ４２ 制御信号（ＥＱ） ４４ 書き込み可能制御信号（ＷＥ） ４６ 書き込み可能ＦＥＴ ４８ ｎチャンネルＦＥＴ ５０ 差動増幅器 ５２ ｎチャンネルＦＥＴ ５４ ｎチャンネルＦＥＴ ５６ ｎチャンネルＦＥＴ ５８ グローバルＩ／Ｏ（ＧＩＯ） ６０ グローバルＩ／Ｏバー（ＧＩＯ（バー）） ６２ エラー検出回路の出力 ６４ ｐチャンネルＦＥＴ ６５ 選択信号
Claims (1)
- 【請求項１】 回路において、 a. 複数の記憶セル、 b. 複数の第１増幅器で、各第１増幅器は前記の複数の
記憶セルの一部に選択的に接続されるもの、 c. 第１手段によって前記の複数の第１増幅器に接続さ
れる第２増幅器、 d. データを比較する手段で、前記の複数の記憶セルの
前記の選択的に結合された部分からのデータと、前記の
複数の記憶セルの前記の選択的に結合された部分の残り
からのデータとを比較するのもの、 を含む回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US673905 | 1991-03-22 | ||
| US07/673,905 US5305266A (en) | 1991-03-22 | 1991-03-22 | High speed parallel test architecture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589700A true JPH0589700A (ja) | 1993-04-09 |
Family
ID=24704570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063658A Pending JPH0589700A (ja) | 1991-03-22 | 1992-03-19 | 高速並列テストの機構 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5305266A (ja) |
| JP (1) | JPH0589700A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305266A (en) * | 1991-03-22 | 1994-04-19 | Texas Instruments Incorporated | High speed parallel test architecture |
| US5559739A (en) * | 1995-09-28 | 1996-09-24 | International Business Machines Corporation | Dynamic random access memory with a simple test arrangement |
| US5561630A (en) * | 1995-09-28 | 1996-10-01 | International Business Machines Coporation | Data sense circuit for dynamic random access memories |
| KR100365562B1 (ko) | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 기억소자의 테스트회로 |
| KR100585062B1 (ko) * | 1999-06-15 | 2006-05-30 | 삼성전자주식회사 | 라이트 데이터 2차 증폭부를 구비한 반도체 메모리 장치 |
| JP2002237195A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100809070B1 (ko) * | 2006-06-08 | 2008-03-03 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282997A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
| US4891792A (en) * | 1987-09-04 | 1990-01-02 | Hitachi, Ltd. | Static type semiconductor memory with multi-stage sense amplifier |
| US5134584A (en) * | 1988-07-22 | 1992-07-28 | Vtc Incorporated | Reconfigurable memory |
| JP2938470B2 (ja) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| US5305266A (en) * | 1991-03-22 | 1994-04-19 | Texas Instruments Incorporated | High speed parallel test architecture |
-
1991
- 1991-03-22 US US07/673,905 patent/US5305266A/en not_active Expired - Lifetime
-
1992
- 1992-03-19 JP JP4063658A patent/JPH0589700A/ja active Pending
-
1994
- 1994-01-13 US US08/180,634 patent/US5394370A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5305266A (en) | 1994-04-19 |
| US5394370A (en) | 1995-02-28 |
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