DE19903198C1 - Integrierter Speicher und entsprechendes Betriebsverfahren - Google Patents

Abstract

Der integrierte Speicher weist einen differentiellen Leseverstärker (SA) auf, der über einen Multiplexer (MUX) mit drei Bitleitungen (BLi) verbunden ist. Der Multiplexer (MUX) verbindet in Abhängigkeit seiner Ansteuerung einen Differenzeingang des Leseverstärkers (SA) elektrisch mit jeweils zwei beliebigen der drei mit ihm verbundenen Bitleitungen (BLi).

Description

Die Erfindung betrifft einen integrierten Speicher mit Spei­ cherzellen, die in Kreuzungspunkten von Wortleitungen und Bitleitungen angeordnet sind, und mit einem differentiellen Leseverstärker.

Ein integrierter Speicher in Form eines DRAMs ist aus Betty Prince: "Semiconductor Memories", John Wiley & Sons, West Sussex, 2. Auflage 1996, Kapitel 5.8.5 und Fig. 5.14 be­ schrieben. Dort ist ein Paar von Bitleitungen mit einem dif­ ferentiellen Leseverstärker verbunden. Dies ist eine für DRAMs typische Anordnung. Aus demselben Buch, Fig. 6.54 (e) ist es auch bekannt, die Speicherzellen eines DRAMs in den Kreuzungspunkten einer Wortleitung mit beiden Bitleitungen eines Bitleitungspaares, das mit demselben Leseverstärker verbunden ist, anzuordnen.

In der US 5,570,316 A ist ein integrierter Speicher vom Typ S-Ram beschrieben, bei dem Leseverstärker mit differenziellen Ausgängen eines Speicherblocks verbunden sind. Jedem diffe­ renziellen Ausgang ist dabei ein Paar von Datenleitungen zu­ geordnet.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher anzugeben, bei dem auszulesende Daten mittels eines differentiellen Leseverstärkers verstärkt werden und der ei­ nen platzsparenden Aufbau hat.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Pa­ tentanspruch 1 gelöst.

Beim erfindungsgemäßen integrierten Speicher ist der diffe­ rentielle Leseverstärker über einen Multiplexer mit drei der Bitleitungen verbunden und der Multiplexer verbindet in Ab­ hängigkeit seiner Ansteuerung einen Differenzeingang des Le­ severstärkers elektrisch mit jeweils zwei beliebigen der drei mit ihm verbundenen Bitleitungen.

Im Unterschied zum Stand der Technik wird der Leseverstärker beim erfindungsgemäßen Speicher also nicht immer mit demsel­ ben Bitleitungspaar verbunden. Vielmehr ergeben sich drei un­ terschiedlich kombinierte Bitleitungspaare, die jeweils eine andere Kombination von je zweien der drei Bitleitungen auf­ weisen.

Nach einer Weiterbildung der Erfindung weist der integrierte Speicher einen ersten Typ von Wortleitungen auf, die in Kreu­ zungspunkten mit der ersten und der zweiten Bitleitung Spei­ cherzellen aufweisen, und einen zweiten Typ von Wortleitun­ gen, die in Kreuzungspunkten mit der ersten und der dritten Bitleitung Speicherzellen aufweisen, sowie einen dritten Typ von Wortleitungen, die in Kreuzungspunkten mit der zweiten und der dritten Bitleitung Speicherzellen aufweisen.

Das erfindungsgemäße Betriebsverfahren eignet sich zum Be­ trieb dieser Weiterbildung des integrierten Speichers. Dem­ nach werden jeweils komplementäre Daten in den zwei mit der­ selben Wortleitung verbundenen Speicherzellen gespeichert und wieder ausgelesen und bei einem Lese- beziehungsweise Schreibzugriff werden die mit diesen beiden Speicherzellen verbundenen zwei Bitleitungen über den Multiplexer elektrisch mit dem Differenzeingang des Leseverstärkers verbunden. Bei einem Schreib- beziehungsweise Lesezugriff werden also über die zugehörige Wortleitung die beiden Speicherzellen, die in den Kreuzungspunkten mit zwei der drei Bitleitungen angeord­ net sind, selektiert und mit den zugehörigen Bitleitungen verbunden. Die beiden betreffenden Bitleitungen werden über den Multiplexer mit dem Leseverstärker verbunden, so daß bei einem Einschreiben gleichzeitig Daten in beide Speicherzellen eingeschrieben und bei einem Auslesen Daten gleichzeitig aus beiden Speicherzellen ausgelesen werden. Da der Leseverstär­ ker differentiell arbeitet, erzeugt er bei einem Schreibzu­ griff auf den beiden mit ihm elektrisch verbundenen Bitlei­ tungen jeweils komplementäre Signale, so daß auch komplemen­ täre Signale in die beiden derselben Wortleitung zugeordneten Speicherzellen eingeschrieben werden. Bei einem Lesezugriff auf diese Speicherzellen werden diese zueinander komplementä­ ren Daten wieder ausgelesen und durch den Leseverstärker ver­ stärkt.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert, die Ausführungsbeispiele der Erfindung zeigen. Es zeigen:

Fig. 1 einen Ausschnitt eines erfindungsgemäßen integrier­ ten Speichers,

Fig. 2 eine Signaltabelle zum Ausführungsbeispiel aus Fig. 1,

Fig. 3 eine Speicherzelle des Speichers aus Fig. 1 und

Fig. 4 einen größeren Ausschnitt des in Fig. 1 darge­ stellten Speichers.

Fig. 1 zeigt einen erfindungsgemäßen integrierten Speicher in Form eines DRAMs. Dieser weist in Kreuzungspunkten von Wortleitungen WLi und Bitleitungen BLi Speicherzellen MC auf. Die Speicherzellen MC sind vom in Fig. 3 dargestellten Typ. Es handelt sich um 1-Transistor-1-Kondensator-Speicherzellen mit einem Speicherkondensator C, dessen eine Elektrode mit einem Bezugspotential und dessen andere Elektrode über eine Auswahltransistor T mit der zugehörigen Bitleitung BL1 ver­ bunden ist. Ein Steueranschluß des Auswahltransistors T ist mit der zugehörigen Wortleitung WLi verbunden.

In Fig. 1 sind die Speicherzellen MC durch dickere Punkte in den Kreuzungspunkten der Wort- und Bitleitungen eingezeich­ net. In Fig. 1 sind drei Bitleitungen BLi über einen Multi­ plexer MUX mit dem Differenzeingang eines differentiellen Le­ severstärkers SA verbunden. Der Leseverstärker SA ist wie bei DRAMs üblich aufgebaut und daher nicht näher dargestellt. Der obere Anschluß des Leseverstärkers SA ist über einen ersten Transistor T1 und einen dazu parallel angeordneten zweiten Transistor T2 mit der ersten Bitleitung BL1 verbunden. Außer­ dem ist der obere Anschluß des Leseverstärkers SA über einen dritten Transistor T3 mit der zweiten Bitleitung BL2 verbun­ den. Der untere Anschluß des Leseverstärkers SA ist über ei­ nen vierten Transistor T4 ebenfalls mit der zweiten Bitlei­ tung BL2 verbunden. Außerdem ist der untere Anschluß über ei­ nen fünften Transistor T5 und einen zu diesem parallel ange­ ordneten sechsten Transistor T6 mit der dritten Bitleitung BL3 verbunden. Die Transistoren T1 bis T6 sind jeweils n- Kanal-Transistoren. Sie sind Bestandteil des Multiplexers MUX. Die Gates des ersten Transistors T1 und des sechsten Transistors T6 sind mit einem ersten Steuereingang MUX0, die Gates des dritten Transistors T3 und des fünften Transistors T5 sind mit einem zweiten Steuereingang MUX1 und die Gates des zweiten Transistors T2 und des vierten Transistors T4 sind mit einem dritten Steuereingang MUX2 verbunden.

Fig. 2 zeigt eine Signaltabelle, die der Erläuterung der Funktionsweise des Speichers aus Fig. 1 dient. Wird bei­ spielsweise die Wortleitung WL0 durch einen in Fig. 1 nicht dargestellten Wortleitungsdecoder ausgewählt und auf ein ho­ hes Potential gebracht, werden die beiden mit der Wortleitung WL0 verbundenen Speicherzellen MC mit den zugehörigen Bitlei­ tungen BL1 und BL3 verbunden. Gleichzeitig werden die beiden anderen Wortleitungen WL1 und WL2 auf niedrigem Potential ge­ lassen. Der erste Steuereingang MUX0 wird auf ein hohes Po­ tential gebracht, so daß die erste Bitleitung BL1 über den ersten Transistor T1 mit dem oberen Anschluß und die dritte Bitleitung BL3 über den sechsten Transistor T6 mit dem unte­ ren Anschluß des Leseverstärkers SA verbunden wird. Somit ist es möglich, von den Speicherkondensatoren der beiden selek­ tierten Speicherzellen MC gespeicherte Daten zum Leseverstär­ ker SA zu übertragen. Der Leseverstärker SA verstärkt die festgestellte Signaldifferenz und liefert das entsprechend verstärkte Differenzsignal nach außerhalb des Speichers (in Fig. 1 nicht dargestellt). Es ist gleichzeitig immer nur ei­ ner der Steuereingänge MUXi aktiv, so daß im zuvor geschil­ derten Fall der zweite MUX1 und dritte MUX2 Steuereingang niedriges Potential aufweisen und die Transistoren T2, T3, T4 und T5 gesperrt bleiben. Analog zum soeben beschriebenen Le­ sezugriff erfolgt bei einem Schreibzugriff in umgekehrter Richtung eine Übertragung eines Differenzsignals vom Lesever­ stärker SA zu den beiden Bitleitungen BL1, BL3. Somit werden zueinander komplementäre Daten in die beiden zusammengehören­ den Speicherzellen MC geschrieben. Diese Daten können bei ei­ nem späteren Lesezugriff wieder ausgelesen werden.

Beim in Fig. 1 dargestellten Speicher dienen also jeweils zwei Speicherzellen MC zum Speichern einer gemeinsamen Infor­ mation. Anders ausgedrückt könnte man die beiden zusammenge­ hörenden Speicherzellen MC, die mit derselben Wortleitung WL1 verbunden sind, auch als eine einzelne 2-Transistor-2-Konden­ sator-Speicherzelle auffassen. Die sechs in Fig. 1 einge­ zeichneten Speicherzellen MC bilden drei dieser 2-Transistor- 2-Kondensator-Speicherzellen.

Während bei herkömmlichen DRAMs die Zuordnung zweier Bitlei­ tungen zu einem gemeinsamen Bitleitungspaar, das mit einem ihnen zugeordneten Leseverstärker verbunden ist, fest ist, werden beim in Fig. 1 dargestellten Speicher je nach An­ steuerung des Multiplexers MUX immer unterschiedliche Kombi­ nationen von je zwei der drei Bitleitungen BL1 bis BL3 mit dem Differenzeingang des Leseverstärkers SA verbunden. Hier­ durch wird erreicht, daß statt der üblichen zwei Bitleitungen nunmehr drei Bitleitungen dem selben Leseverstärker zugeord­ net werden können. Hieraus ergibt sich der Vorteil, daß für die Realisierung des Leseverstärkers SA, dessen Abmessungen günstigerweise an die von den Bitleitungen benötigte Fläche anzupassen sind, eine größere Fläche zur Verfügung steht. Die Anzahl der Leseverstärker ist bei einer vorgegebenen Anzahl von Bitleitungen nämlich geringer, als wenn für jeweils zwei Bitleitungen ein eigener Leseverstärker vorgesehen werden müßte.

Fig. 4 zeigt einen größeren Ausschnitt des in Fig. 1 darge­ stellten Speichers, der sechs Bitleitungen BLi und sechs Wortleitungen WLi aufweist. Die Speicherzellen MC sind wie­ derum als Punkte in den Kreuzungspunkten der Wort- und Bit­ leitungen eingezeichnet. Jeweils drei der Bitleitungen BLi sind über je einen Multiplexer MUX mit je einem Leseverstär­ ker SAi verbunden. Der in Fig. 4 dargestellte Ausschnitt er­ gibt sich durch Zusammenfügen von zwei Ausschnitten des Spei­ chers gemäß Fig. 1. Die beiden Multiplexer MUX sind iden­ tisch aufgebaut. Ihre Transistoren T1 bis T6 sind mit den gleichen Steuereingängen MUX0 bis MUX2 verbunden. Es ist zu erkennen, daß die Verteilung der Speicherzellen MC auf den Wort- und Bitleitungen regelmäßig ist. Sowohl in Wort- als auch in Bitleitungsrichtung sind immer jeweils zwei Speicher­ zellen MC direkt einander benachbart angeordnet, woran sich ein Kreuzungspunkt zwischen den Wort- und Bitleitungen an­ schließt, an dem sich keine Speicherzelle MC befindet, wor­ aufhin wiederum zwei Speicherzellen MC folgen und so weiter.

Fig. 4 ist zu entnehmen, daß die Wortleitungen WL0 und WL3, die Wortleitungen WL1 und WL4 und die Wortleitungen WL2 und WL5 jeweils Wortleitungen unterschiedlichen Typs bilden, bei denen die Speicherzellen jeweils in Kreuzungspunkten mit den­ selben Bitleitungen BLi angeordnet sind. Bei der Aktivierung einer der Wortleitungen WL0, WL3 des ersten Typs muß der er­ ste Steuereingang MUX0 auf ein hohes Potential gebracht wer­ den, während bei den Wortleitungen der anderen Typen jeweils ein anderer der Steuereingänge MUXi auf ein hohes Potential gebracht werden muß. Dies ist der bereits erläuterten Fig. 2 zu entnehmen.

Obwohl die Erfindung vorstehend anhand eines DRAMs beispiel­ haft erläutert worden ist, eignet sie sich auch zur Realisie­ rung bei anderen Speicherarten, bei denen ein aus Speicher­ zellen ausgelesenes Differenzsignal durch einen differentiel­ len Leseverstärker verstärkt wird. Dies ist beispielsweise auch bei FRAMs beziehungsweise FeRAMs der Fall, die ähnlich wie DRAMs aufgebaut sind, jedoch einen Speicherkondensator mit einem ferroelektrischen Dielektrikum aufweisen.

Claims (3)

1. Integrierter Speicher

• 1. mit Speicherzellen (MC), die in Kreuzungspunkten von Wort­ leitungen (WLi) und Bitleitungen (BLi) angeordnet sind,
• 2. mit mindestens einem differentiellen Leseverstärker (SA), der über einen Multiplexer (MUX) drei Bitleitungen (BLi) zugeordnet ist,
• 3. dessen Multiplexer (MUX) in Abhängigkeit seiner Ansteue­ rung einen Differenzeingang des Leseverstärkers (SA) elek­ trisch mit einer von zwei beliebigen der drei Bitleitungen (BLi) verbindet.

2. Integrierter Speicher nach Anspruch 1,

• 1. mit einem ersten Typ von Wortleitungen (WL0, WL3), die in Kreuzungspunkten mit der ersten (BL1) und der dritten (BL3) Bitleitung Speicherzellen (MC) aufweisen,
• 2. mit einem zweiten Typ von Wortleitungen (WL1, WL4), die in Kreuzungspunkten mit der zweiten (BL2) und der dritten (BL3) Bitleitung Speicherzellen (MC) aufweisen,
• 3. und mit einem dritten Typ von Wortleitungen (WL2, WL5), die in Kreuzungspunkten mit der ersten (BL1) und der zwei­ ten (BL2) Bitleitung Speicherzellen (MC) aufweisen.

3. Betriebsverfahren für einen integrierten Speicher gemäß Anspruch 2,

• 1. bei dem jeweils komplementäre Daten in den zwei mit der­ selben Wortleitung (WLi) verbundenen Speicherzellen (MC) gespeichert und wieder ausgelesen werden
• 2. und bei dem bei einem Lese- bzw. Schreibzugriff die mit diesen beiden Speicherzellen (MC) verbundenen zwei Bitlei­ tungen (BLi) über den Multiplexer (MUX) elektrisch mit dem Leseverstärker (SA) verbunden wer­ den.