[go: up one dir, main page]

KR970067347A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR970067347A
KR970067347A KR1019970006859A KR19970006859A KR970067347A KR 970067347 A KR970067347 A KR 970067347A KR 1019970006859 A KR1019970006859 A KR 1019970006859A KR 19970006859 A KR19970006859 A KR 19970006859A KR 970067347 A KR970067347 A KR 970067347A
Authority
KR
South Korea
Prior art keywords
memory cell
group
cell array
row
groups
Prior art date
Application number
KR1019970006859A
Other languages
English (en)
Other versions
KR100241957B1 (ko
Inventor
도모아끼 야베
Original Assignee
니시무로 다이조
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 다이조, 가부시끼가이샤 도시바 filed Critical 니시무로 다이조
Publication of KR970067347A publication Critical patent/KR970067347A/ko
Application granted granted Critical
Publication of KR100241957B1 publication Critical patent/KR100241957B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

칩 사이즈의 대폭적인 증대를 초래하지 않고 디비트 입출력과 큰 리프레시 사이클수를 양립시킬 수 있는 DRAM을 제공하는 것을 목적으로 하고 있다.
메모리 셀 어레이(35A,35B)를 컬럼 방향뿐만 아니라 워드선 WL방향으로 복수의 블럭으로 분할하고, RAS사이클시 한번에 활성화되는 블럭수를 억제하면서 활성화된 블럭으로부터 병렬로 데이타를 판독함으로써 1블럭당 DQ버스(39A,36B)의 수를 줄이는 것을 특징으로 하고 있다. 계층 워드선 방식을 채용하여 워드선 WL은 글로번 로우 디코더(35A,35B)와 로컬 로우 디코더(38A-0∼38A-3, 38B-0∼38B-3)를 이용하여 구동한다. 각 블럭으로부터 인출하는 DQ 버스가 적고, DQ 버스의 점유 면적을 대폭적으로 삭감시킬 수 있으므로, 칩 사이즈의 대폭적인 증대를 초래하지 않고 다비트 입출력과 콘 리프레시 사이클 수를 양립할 수 있다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시 형태에 관한 반도체 기억 장치에 관하여 설명하기 위한 것으로 DRAM 블럭도.

Claims (5)

  1. 행방향으로 m열, 열방향으로 n행 배열된 m×b개의 블럭으로 분할되고, 각각의 블럭에 다이나믹형의 메모리 셀이 행열상으로 배치된 메모리 셀 어레이(35-A,35-B)와, 상기 각 블럭에 대응하여 설치되고, 선택된 메모리 셀로부터 판독된 데이타 또는 선택된 메모리 셀에 기입하는 데이타를 증폭하는 센스 앰프 수단(40-0,40-1,40-2)과, 상기 각 블럭에 대응하여 설치되고, 컬럼 선택 게이트를 통하여 상기 센스앰프 수단에 접속된 데이타 버스(39-0,30-1,39-2)와, 어드레스 신호를 디코드하여 상기 메모리 셀 어레이 중의 임의의 메모리 셀을 선택하기 위한 행 디코더 수단(36A,36B,36A-0∼38,38B-0∼38) 및 열 디코드 수단(37-0∼37-3)을 구비하고, 상기 메모리 셀 어레이의 블럭 중 동일행 상에 배치된 블럭군은 상기 행디코드 수단과 데이타 버스를 공유하고, 동일열 상에 배치된 블럭군은 상기 열 디코드 수단을 공유하며, 상기 각 블럭 중 임의의 일열 상에 배치된 n개의 블럭군을 선택적으로 동시에 활성화하고, 상기 활성화한 블럭군 각각의 데이타 버스를 통하여 상기 열 디코드 수단에 의해 선택한 열의 메모리 셀의 데이타를 병렬로 판독 기입하는 바와 같이 구성한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 행 디코드 수단은 동일행 상의 블럭군에서 공유되는 주행(主行) 디코드 수단(36A,36B)과, 동일행 상의 블럭에 각각 대응하여 배치된 종행(從行) 디코드 수단(38A-0∼38A-3,38B-0∼38B-3)을 구비하고, 상기 종행 디코드 수단은 상기 주행 디코드 수단의 출력과 종행 디코더 선택 신호를 받아 동일행 상의 블럭군 중 임의의 하나의 블럭을 활성화하고, 상기 블럭의 임의의 행을 선택하도록 제어되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 m×n개의 블럭군은 각각 행방향을 복수의 서브 블럭군으로 분할되고, 분할된 서브 블럭군에 포함되는 동일행 상의 블럭은 각각 상기 데이타 버스를 공유하며, 상기 서브 블럭군에 접속된 데이타 버스군은 멀티플렉서(26A,26B)를 통하여 주데이타 버스(39A,39B)에 접속되고, 상기 멀티플렉서는 상기 데이타 버스군 중 활성화된 블럭을 포함하는 서브 블럭군과 접속된 데이타를 선택하고, 주데이타 버스와 상기 데이타 버스 간에 신호의 수수를 행하도록 제어되는 것을 특징으로 하는 반도체 기억 장치.
  4. 행방향으로 분할된 복수의 메모리 셀 어레이군을 갖는 다이나믹형의 제1메모리 셀어레이(35-A)와, 상기 제1메모리 셀 어레이의 행방향으로 인접하여 배치되고, 행방향으로 분할된 복수의 메모리 셀 어레이군을 갖는 제2메모리 셀 어레이(35-B)와, 상기 제1, 제2메모리 셀 어레이의 각 메모리 셀 어레이군 사이에 각각 배치된 컬럼 디코더군(37-0∼37-3)과, 상기 컬럼 디코더군으로부터 디코드 출력이 공급되고, 각 메모리 셀 어레이군 중의 메모리 셀의 열을 선택하는 공통 컬럼 선택전과, 상기 제1메모리 셀 어레이 중의 메모리 셀 어레이군을 선택하는 제1글로벌로우 디코더(36A)와, 상기 제1메모리 셀 어레이 중의 메모리 셀 어레이군 사이에 설치되고,상기 제1글로벌 로우 디코더의 출력을 디코드하여 상기 메모리 셀 어레이군 중의 메모리 셀의 행을 선택하는 제1글로우벌 디코더(38A-0∼38A-3)와, 상기 제2메모리 셀 어레이 중의 메모리 셀 어레이군을 선택하는 제2글로벌로우 디코더 (36B)와, 상기 제2메모리 셀 어레이 중의 메모리 셀 어레이군 사이에 설치되고, 상기 제2글로벌 로우 디코더의 출력을 디코드하여 상기 메모리 셀 어레이 중의 메모리셀의 행을 선택하는 제2로컬로우 디코더군(38B-0∼38B-3)과, 상기 제1메모리 셀 어레이 중의 메모리셀 어레이군 사이에설치되고, 선택된 메모리 셀로부터 판독한 데이타 또는 선택된 메모리 셀에 기입하는 데이타를 증폭하는 제1센스 앰프군(40-0,40-1,40-2)와, 상기 제2메모리 셀 어레이 중의 메모리 셀 어레이군 사이에 설치되고, 선택된 메모리 셀로부터 판독한 데이타 또는 선택한 메모리 셀에 기입하는 데이타를 증폭하는 제2센스 앰프군(40-0,40-1,40-2)와, 제1컬럼 선택 게이트군을 통하여 상기 제1센스 앰프군에 접속된 제1DQ버스군(39A)와, 제2컬럼 선택 게이트군을 통하여 상기 제2센스 앰프군에 접속된 제2DQ버스군(39B)를 구비하고, 상기 제1메모리 셀 어레이 중의 메모리 셀 어레이군은 상기 제1DQ버스군을 공유하고, 상기 제2메모리 셀 어레이 중의 메모리 셀군은 상기 제2DQ버스군을 공유하며, 상기 제1, 제2메모리 셀군 중 동일한 임의의 열을 선택적으로 동시에 활성화하며, 상기 활성화된 제1, 제2메모리 셀 어레이군 각각의 제1, 제2DQ버스군을 통하여 상기 컬럼 디코더군에 의해 선택된 열의 메모리 셀의 데이타를 병렬로 판독 기입하는 바와 같이 구성한 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제1메모리 셀 어레이에 있어서의 메모리 셀 어레이군 사이에 설치되고, 상기 제1DQ버스군에 접속된 제1DQ선 멀티플렉서 및 제1DQ버퍼(44A)와, 상기 제2메모리 셀 어레이에 있어서의 메모리 셀 어레이군 사이에 설치되고, 상기 제2DQ버스군에 접속된 제2DQ선 멀티플렉서 및 제2DQ버퍼(44B)와, 상기 제1, 제2의 DQ선 멀티플렉서 및 상기 제1, 제2DQ버퍼와 데이타의 수를 행하는 I/O게이트(55)를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970006859A 1996-03-01 1997-02-28 반도체 기억 장치 KR100241957B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP04480496A JP3184085B2 (ja) 1996-03-01 1996-03-01 半導体記憶装置
JP96-044804 1996-03-01

Publications (2)

Publication Number Publication Date
KR970067347A true KR970067347A (ko) 1997-10-13
KR100241957B1 KR100241957B1 (ko) 2000-02-01

Family

ID=12701623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970006859A KR100241957B1 (ko) 1996-03-01 1997-02-28 반도체 기억 장치

Country Status (3)

Country Link
US (1) US5732040A (ko)
JP (1) JP3184085B2 (ko)
KR (1) KR100241957B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335878B1 (en) * 1998-07-28 2002-01-01 Hitachi, Ltd. Non-volatile multi-level semiconductor flash memory device and method of driving same
JP3421530B2 (ja) 1997-04-11 2003-06-30 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US5886923A (en) * 1997-10-27 1999-03-23 Integrated Silicon Solution Inc. Local row decoder for sector-erase fowler-nordheim tunneling based flash memory
US5999479A (en) * 1998-01-21 1999-12-07 Integrated Silicon Solution, Inc. Row decoder for nonvolatile memory having a low-voltage power supply
US6128244A (en) * 1998-06-04 2000-10-03 Micron Technology, Inc. Method and apparatus for accessing one of a plurality of memory units within an electronic memory device
KR100326268B1 (ko) * 1998-10-28 2002-05-09 박종섭 디코딩시의동작마진확보를위한디코딩장치및그방법
KR100284744B1 (ko) * 1999-01-20 2001-03-15 윤종용 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법
JP2001155483A (ja) * 1999-11-30 2001-06-08 Mitsubishi Electric Corp 半導体記憶装置
JP4421045B2 (ja) * 2000-01-27 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US6236618B1 (en) * 2000-04-03 2001-05-22 Virage Logic Corp. Centrally decoded divided wordline (DWL) memory architecture
US6535445B1 (en) * 2001-01-03 2003-03-18 Cypress Semiconductor Corp. Method of controlling a memory cell refresh circuit using charge sharing
KR100535814B1 (ko) * 2004-05-31 2005-12-09 삼성전자주식회사 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치
KR100550643B1 (ko) * 2004-09-06 2006-02-09 주식회사 하이닉스반도체 반도체메모리소자
CN101223605A (zh) * 2005-07-11 2008-07-16 松下电器产业株式会社 存储器控制装置
US20080232169A1 (en) * 2007-03-20 2008-09-25 Atmel Corporation Nand-like memory array employing high-density nor-like memory devices
US20100161929A1 (en) * 2008-12-18 2010-06-24 Lsi Corporation Flexible Memory Appliance and Methods for Using Such
KR20130031485A (ko) * 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
IT201800000555A1 (it) * 2018-01-04 2019-07-04 St Microelectronics Srl Architettura di decodifica di riga per un dispositivo di memoria non volatile a cambiamento di fase e relativo metodo di decodifica di riga
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274596A (en) * 1987-09-16 1993-12-28 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having simultaneous operation of adjacent blocks
JP2507164B2 (ja) * 1990-10-04 1996-06-12 三菱電機株式会社 半導体記憶装置
JP2894170B2 (ja) * 1993-08-18 1999-05-24 日本電気株式会社 メモリ装置

Also Published As

Publication number Publication date
US5732040A (en) 1998-03-24
KR100241957B1 (ko) 2000-02-01
JPH09237489A (ja) 1997-09-09
JP3184085B2 (ja) 2001-07-09

Similar Documents

Publication Publication Date Title
KR970067347A (ko) 반도체 기억 장치
EP0905705B1 (en) Space-efficient semiconductor memory having hierarchical column select line architecture
US20040090825A1 (en) Read-while-write flash memory devices having local row decoder circuits activated by separate read and write signals
JP2004071066A (ja) 半導体記憶装置
JPH08129882A (ja) 半導体記憶装置
KR970072440A (ko) 반도체 기억 장치
CN1985329A (zh) 使用多个激活的存储单元行的存储器访问
US5617555A (en) Burst random access memory employing sequenced banks of local tri-state drivers
US6366526B2 (en) Static random access memory (SRAM) array central global decoder system and method
KR20000058001A (ko) 메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치
KR970051152A (ko) 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
US5978302A (en) Multi-bank architecture for a wide I/O DRAM
JPH0636560A (ja) 半導体記憶装置
US6477082B2 (en) Burst access memory with zero wait states
JP3565474B2 (ja) 半導体記憶装置
US6330202B1 (en) Semiconductor memory device having write data line
JP4027006B2 (ja) マルチバンクｄｒａｍでのバンキング制御のための階層ロウ活動化方法
KR100374632B1 (ko) 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법
JPS60151892A (ja) ランダムアクセスメモリ
US7151710B2 (en) Semiconductor memory device with data input/output organization in multiples of nine bits
KR100540483B1 (ko) 데이터 억세스 위치에 관계없이 연속적인 버스트 모드로 데이터를 억세스할 수 있는 반도체 메모리 장치 및 그의 구동방법
JP3179791B2 (ja) 半導体記憶装置
JP4723711B2 (ja) 半導体メモリ
JP2950427B2 (ja) レジスタバンク回路
JP2000322889A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970228

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970228

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990921

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19991106

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19991108

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20021030

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20031030

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20041101

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20051031

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20061031

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20071029

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20081027

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20081027

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20101009