JP2012212480A - 半導体メモリ - Google Patents

Abstract

【課題】メモリの動作特性の向上を図る。
【解決手段】半導体メモリは、ロウ方向及びカラム方向に沿って配列され、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイ１と、メモリセルアレイ１のロウを制御するロウ制御回路２と、外部からのアドレス信号に対応するポインタＰＴに基づいてメモリセルアレイ１のカラムを制御するための信号ＣＮＴを生成する制御ユニット７０を有するカラム制御回路３と、を含む。
【選択図】図１

Description

本発明の実施形態は、半導体メモリに関する。

近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。

特開昭６１−２２７２９５号公報

半導体メモリの動作特性の向上を図る技術を提案する。

本実施形態の半導体メモリは、ロウ方向及びカラム方向に沿って配列され、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイのロウを制御するロウ制御回路と、外部からのアドレス信号に対応するポインタに基づいて前記メモリセルアレイのカラムを制御する信号を生成する制御ユニットを有するカラム制御回路と、を含む。

半導体メモリの回路構成の一例を示すブロック図。 メモリセルアレイの内部構成の一例を示す等価回路図。 半導体メモリ及びカラム制御回路の構成例を示す模式図。 第１の実施形態の半導体メモリのカラム制御回路の内部構成を示す図。 第１の実施形態の半導体メモリの動作を示すタイミングチャート。 第１の実施形態の半導体メモリの動作を模式的に示す図。 第１の実施形態の半導体メモリの動作を模式的に示す図。 第１の実施形態の半導体メモリの動作を模式的に示す図。 第２の実施形態の半導体メモリの構成を説明するための図。 第２の実施形態の半導体メモリの動作を示すタイミングチャート。

［実施形態］
以下、図１乃至図１０を参照しながら、本実施形態に係る半導体メモリについて詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 第１の実施形態
図１乃至図８を参照して、第１の実施形態の半導体メモリについて、説明する。

（ａ） 構成
図１乃至図４を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。

図１は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリは、例えば、不揮発性半導体メモリであって、より具体的な一例としては、フラッシュメモリである。

メモリセルアレイ１は、複数のメモリセルを有している。
図２を用いて、図１のメモリセルアレイ１の内部構成について説明する。
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックＢＬＫを有する。このブロックＢＬＫとは、消去の最小単位を示している。

図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。１つのブロックＢＬＫは、ｘ方向（第１の方向、ロウ方向）に並んだ複数のメモリセルユニットＭＵから構成される。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＭＵが設けられている。

１つのメモリセルユニットＭＵは、複数（例えば、ｐ個）のメモリセルＭＣ０〜ＭＣ（ｐ−１）から形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ０〜ＭＣ（ｐ−１）の電流経路が、ｙ方向（第２の方向、カラム方向）に沿って直列接続されている。

メモリセルユニットＭＵの一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。

尚、１つのメモリセルユニットＭＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ０〜ＭＣ（ｐ−１）を区別しない場合には、メモリセルＭＣと表記する。

メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜）を有するスタックゲート構造の電界効果トランジスタである。ｙ方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。

ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ０のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタのソースは、メモリセルＭＣ（ｐ−１）のドレインに接続されている。ドレイン側セレクトトランジスタＳＴＤのドレインは、ビット線ＢＬ０〜ＢＬ（ｑ−１）に接続されている。ビット線ＢＬ０〜ＢＬ（ｑ−１）の本数は、ブロックＢＬＫ内のメモリセルユニットＭＵの個数と同じである。

ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に延在し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＭＵにおいて、ワード線の本数は、１つのメモリセルストリングを構成するメモリセルの個数と、同じである。

ドレイン側セレクトゲート線ＳＧＤＬはｘ方向に延び、ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬはｘ方向に延び、ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。

以下では、各ビット線ＢＬ０〜ＢＬ（ｑ−１）を区別しない場合には、ビット線ＢＬと表記し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）を区別しない場合には、ワード線ＷＬと表記する。

各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からのデータを記憶する。
各メモリセルＭＣは、２値（1 bit）、又は、３値（2 bit）以上のデータを記憶する。
例えば、１つのメモリセルＭＣが２値（1 bit）のデータ“０”，“１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する２つのしきい値分布を有する。また、１つのメモリセルＭＣが４値（2 bit）のデータ“００”，“０１”，“１０”，“１１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する４つのしきい値分布を有する。３値以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。

データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込まれる、または、読み出される。データの書き込み／読み出しの制御単位は、ページＰＧとよばれる。

多値メモリのデータは、下位ビット毎又は上位ビット毎に書き込まれ、また読み出される。したがって、メモリセルＭＣが２ビットデータを保持している場合には、１本のワード線ＷＬあたり、２つのページが割り当てられていることになる。下位ビットについて一括して書き込み又は読み出されるページは、下位ページとよばれ、上位ビットについて一括して書き込み又は読み出されるページは、上位ページとよばれる。

ロウ制御回路２は、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、メモリセルアレイ１内に設けられたワード線及びセレクトゲート線に接続されている。ロウ制御回路２は、ロウデコーダ及びドライバを有し、アドレスバッファ９から転送されたアドレス信号に基づいて、ブロックＢＬＫ及びページＰＧを選択し、ワード線及びセレクトゲート線の動作（電位）を制御する。

カラム制御回路３は、メモリセルアレイ１のカラムを制御する。

ソース線制御回路５は、メモリセルユニットＭＵに接続されたソース線ＳＬの電位を制御する。
ウェル制御回路６は、メモリセルアレイ１内のウェル領域の電位を制御する。

電位生成回路７は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電位、中間電位及び非選択電位を生成する。また、電位生成回路７は、例えば、セレクトゲート線ＳＧＤＬ，ＳＧＳＬに印加される電位も生成する。電位生成回路７によって生成された電位は、ロウ制御回路２に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ印加される。電位生成回路７は、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路７は、ソース線制御回路５及びウェル制御回路６に、生成した電位を転送する。

データ入出力バッファ７は、データの入出力のインターフェイスとなる。データ入出力バッファ７は、データ入出力端子２０Ｂを介して入力された外部からのデータを、一時的に保持する。データ入出力バッファ７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子２０Ｂへ出力する。

アドレスバッファ９は、アドレス信号端子２０Ｃを介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、物理アドレスであり、物理ロウアドレス及び物理カラムアドレスを含んでいる。

制御回路（例えば、ステートマシン）８は、フラッシュメモリ全体の動作を管理する。制御回路８は、制御信号入力端子２０Ａから入力された制御信号を受信する。この制御信号は、例えば、メモリコントローラやホスト装置などのメモリチップとは別のチップから出力される。例えば、制御回路８は、コマンドインターフェイスを含んでいる。

カラムデコーダ３０は、複数のローカルカラムデコーダ５０及び制御ユニット７０とを含んでいる。カラムデコーダ３０の内部構成に関しては、後述する。

センスアンプ回路は、メモリセルアレイ１内に設けられたビット線ＢＬに接続されている。センスアンプ回路は、データの読み出し時（メモリセルアレイからのデータの出力時）、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルＭＣが記憶するデータを判別する。また、センスアンプ回路は、データの書き込み時（メモリセルアレイに対するデータの入力時）、ビット線ＢＬの充電又は放電させる。

ページバッファ回路は、メモリセルアレイ１内から読み出されたデータ及びメモリセルアレイ１内に書き込むデータを、一時的に記憶する。

図１に加えて、図３及び図４を用いて、カラム制御回路３の内部構成、及び、メモリセルアレイ１とカラム制御回路３との接続関係について、より具体的に説明する。

図３は、本実施形態のフラッシュメモリに含まれているカラム制御回路３の内部構成を模式的に示す図である。

図３に示されるように、センスアンプ回路３１は、複数のセンスアンプユニット３０１を有する。
例えば、各センスアンプユニット３０１は、１本のビット線ＢＬにそれぞれ接続される。センスアンプユニット３０１は、データの書き込み時、カラムデコーダ３０及び制御回路８の制御によって、所定のビット線ＢＬを充電及び放電させる。センスアンプユニット３０１は、データの読み出し時、所定のビット線ＢＬの電位変動を増幅及び検知し、メモリセルＭＣが記憶しているデータを、判別する。尚、センスアンプユニット３０１は、ラッチとしての機能を有していてもよい。

尚、ビット線ＢＬのセンス方式に応じて、１つのセンスアンプユニット３０１は、互いに隣接する偶数ビット線と奇数ビット線とで共有されてもよい。センスアンプユニットが２つのビット線で共有される場合、センスアンプユニット３０１を共有する偶数及び奇数ビット線は、動作に応じて異なるタイミングで、センスアンプユニット３０１に接続される。

ページバッファ回路３２は、複数のデータラッチユニット３０２を有している。各データラッチユニット３０２は、センスアンプユニット３０１（センスアンプ回路３１）を経由して、１本のビット線ＢＬにそれぞれ接続される。データラッチユニット３０１は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報（以下、フラグとよぶ）などを、一時的に保持する。また、データラッチユニット３０２は、センスアンプユニット３０１からの信号又は外部からの信号を増幅する機能を有する。

データラッチユニット３０２は、複数のラッチを含んでいる。データラッチユニット３０２は、例えば、メモリセルＭＣが２ビットのデータを記憶する場合、上位１ビットのデータを保持する上位データラッチと、下位１ビットのデータを保持する下位データラッチと、動作モードを示すフラグを保持するフラグラッチとを含んでいる。また、データラッチユニット３０２は、キャッシュ読み出し用のラッチや、フェイルビットの判定結果を保持するラッチを、さらに含んでいてもよい。

カラムデコーダ３０は、複数のローカルカラムデコーダ（ＬＣＤ：Local Column Decoder）５０_０，５０_１，５０_２，・・・５０_Ｅ−１，５０_Ｅ及び制御ユニット７０を含んでいる。

カラムデコーダ３０は、例えば、ローカルカラムデコーダ５０_０，５０_１，５０_２，・・・５０_Ｅ−１，５０_Ｅによって、フラッシュメモリ（メモリセルアレイ）のカラムに対して設定されたカラムユニット（Column Unit）１０_０，１０_１，１０_２，・・・１０_Ｅ−１，１０_Ｅを制御単位の１つとして、メモリセルアレイ１の動作を制御する。カラムユニット１０_０（ＣＵ＃０），１０_１（ＣＵ＃１），１０_２（ＣＵ＃２），・・・１０_Ｅ−１（ＣＵ＃Ｅ−１），１０_Ｅ（ＣＵ＃Ｅ）はｘ方向に隣接した複数のＣＯＬ（後述）を含んでいる。

各ローカルカラムデコーダ５０_０，５０_１，５０_２，・・・５０_Ｅ−１，５０_Ｅは、各カラムユニット１０_０，１０_１，１０_２，・・・１０_Ｅ−１，１０_Ｅにそれぞれ対応するように、設けられている。

以下では、各カラムユニット１０_０，１０_１，１０_２，・・・１０_Ｅ−１，１０_Ｅを区別しない場合には、カラムユニット１０と表記し、各ローカルカラムデコーダ５０_０，５０_１，５０_２，・・・５０_Ｅ−１，５０_Ｅを区別しない場合には、ローカルカラムデコーダ５０と表記する。

また、例えば、複数のセンスアンプユニット３０１及び複数のデータラッチユニット３０２によって、“ＣＯＬ”とよばれる制御単位が形成される。ここで、各カラムユニット１０が有する複数のＣＯＬを、ＣＯＬ＃１５、ＣＯＬ＃１４、・・・、ＣＯＬ＃０と表記する。ここで、各ＣＯＬに対応するように、複数のメモリセルユニットＭＵから形成される集合（メモリセルグループとよぶ）が、各カラムユニット１０内に、設けられている。なお、各ＣＯＬ１５含まれるセンスアンプユニット３０１（メモリセルユニットＭＵ）の個数は、Ｉ／Ｏの数と同じでもよい。

複数のＣＯＬ１５は、各カラムユニット１０_０，１０_１，１０_２，・・・１０_Ｅ−１，１０_Ｅにそれぞれ対応するように、ＣＯＬ＃１５_０、ＣＯＬ＃１５_１，・・・，ＣＯＬ＃１５_Ｅ、１４_０、・・・、ＣＯＬ＃０_Ｅとして、それぞれ設けられている。

それぞれのＣＯＬ（カラムグループともよぶ）１５は、例えば、図３に示されるように、１ページにおける１バイト分のデータに対応し、８本のビット線（８個のメモリセルユニット）の制御単位に相当する。ＣＯＬ１５及びそれに対応するメモリセルユニットのデータの入出力が実行される。例えば、１つのカラムユニット３０は、１６個のＣＯＬ１５を含む。但し、カラムユニット１０が有するＣＯＬ１５の個数は、１６個に限定されず、８個や３２個でもよい。このように、各カラムユニット１０は、メモリセルアレイ１及びカラム制御回路にまたがるように設定された制御単位であって、複数のメモリセルユニットＭＵと複数のＣＯＬ１５とを含んでいる。

図４に示されるように、各カラムユニット１０は、ローカルカラムデコーダ５０に対応するように、それぞれ配置されている。尚、図４において、メモリセルアレイ１内のＣＯＬ１５の配列は、カラムユニットと後述のループユニットとの関係を示すために模式的に示されているものであって、実際のデバイスにおいて、複数のＣＯＬが図４に示されるように配列されていることを示しているものではない。

例えば、１つのメモリセルアレイ内において、（Ｅ＋１）個のカラムユニット１０が設けられ、カラムデコーダ３０内において、（Ｅ＋１）個のローカルカラムデコーダ１０が設けられている。メモリセルアレイ１に対して設定されるカラムユニット１０の個数は、特に限定されず、１つのカラムユニット内のＣＯＬの個数、又は、１ページに属するメモリセルＭＣの個数に応じて変化する。

ローカルカラムデコーダ５０のそれぞれは、１つのデータバススイッチ（ＣＯＬ選択スイッチともよばれる）５９_０，５９_１，５９_２，・・・５９_Ｅ−１，５９_Ｅを有する。以下では、データバススイッチ５９_０，５９_１，５９_２，・・・５９_Ｅ−１，５９_Ｅが区別されない場合には、データバススイッチ５９と表記する。データバススイッチ５９は、例えば、電界効果トランジスタによって形成される。
データバススイッチ５９がオンされることによって、所定のカラムユニット１０及びＣＯＬ１５が、データバスＤＢに接続される。

尚、ＣＯＬ１５とデータバスＤＢＵＳとの導通状態は、データバススイッチ５９によって制御される。データバススイッチ５９は、ローカルカラムデコーダ５０などによって、制御される。ローカルカラムデコーダ５０は、アドレス信号、ポインタレジスタ５５、クロックなどによって、データバススイッチ５９を介したＣＯＬ１５とデータバスＤＢＵＳとの接続関係を制御する。

データの入力時（書き込み動作時）又はデータの出力時（読み出し動作時）において、カラムアドレス（物理カラムアドレス）が、アドレスバッファ９を介して、カラムデコーダ３０の複数のローカルカラムデコーダ５０に入力される。各ローカルカラムデコーダ５０は、アドレスデコード回路をそれぞれ有している。アドレスデコード回路により選択されたローカルカラムデコーダ５０に、ポインタＰＴがセットされる。

ポインタＰＴがセットされたローカルカラムデコーダ５０は、対応するカラムユニット１０及びＣＯＬを選択する。具体的には、ポインタＰＴがローカルカラムデコーダ５０にセットされることによって、ローカルカラムデコーダ５０は、データバススイッチ５９を活性化（オン）する。データバススイッチ５９がオンされることによって、カラムユニット１０及びＣＯＬ１５が、データバスＤＢに接続される。

その後、ポインタＰＴは、例えば、選択されたページＰＧに対する動作が完了するまで、複数のローカルカラムデコーダ５０間をループする。

それぞれのポインタＰＴは、選択されたローカルカラムデコーダ５０を基準とした物理カラムアドレスを有していると言える。例えば、所定のカラムユニット１０又はＣＯＬ１５に対応するポインタは、所定のカラムユニット１０又はＣＯＬ１５に対応する物理カラムアドレスに一致する。

各ローカルカラムデコーダ５０は、ポインタレジスタ５５_０，５５_１，・・・，５５_Ｅ−１，５５_Ｅを有する。
各ポインタレジスタ５５_０，５５_１，・・・，５５_Ｅ−１，５５_Ｅは、各カラムユニット１０_０，１０_１，・・・，１０_Ｅ−１，１０_Ｅにそれぞれ対応するように設けられている。ポインタレジスタ５５_０，５５_１，・・・，５５_Ｅ−１，５５_Ｅは、ポインタＰＴを受信し、ポインタＰＴの信号を一時的に保持する。ポインタレジスタ５５_０，５５_１，・・・，５５_Ｅ−１，５５_Ｅを区別しない場合には、ポインタレジスタ５５と表記する。ここで、“ポインタＰＴがセットされる”とは、このポインタレジスタ５５にポインタＰＴの信号（例えば、“Ｈ”レベルの信号）が保存されている状態を意味する。ポインタレジスタ５５が保持するポインタの信号に応じて、データバススイッチ５９がオン／オフする。

ポインタレジスタ５５は、初段のローカルカラムデコーダ５０_０から最終段のローカルカラムデコーダ５０_Ｅの間において、シフトレジスタ（レジスタ回路）６０を形成している。

ローカルカラムデコーダ５０内に入力されたポインタＰＴは、例えば、所定の動作タイミングに応じて、制御ユニット７０によって、後段のローカルカラムデコーダへ転送（シフト）される。ポインタＰＴのシフトによって、ローカルカラムデコーダ５０が、順次選択される。例えば、ローカルカラムデコーダ５０間のポインタＰＴのシフトは、各ローカルカラムデコーダ５０に入力されるクロックＣＬＫに同期して、実行される。例えば、ポインタＰＴが、クロックＣＬＫに同期して、複数のローカルカラムデコーダ５０をまたがるように順次移動するとき、各ローカルカラムデコーダ５０のポインタレジスタ５５のデータ保持状態（“Ｈ”又は“Ｌ”レベル）が遷移する。
ポインタＰＴがローカルカラムデコーダ５０内を順次移動して、カラムユニット１０が選択される。この際、本実施形態において、ポインタＰＴが初段のローカルカラムデコーダから最終段のローカルカラムデコーダまでシフトされる期間において、順次アクティブとなる複数のＣＯＬから形成される制御単位のことを、ループユニット６５_１，６５_２、・・・６５_１４，６５_１５とよぶ。複数のループユニット６５_１，６５_２、・・・６５_１４，６５_１５が、メモリセルアレイ１及びカラム制御回路３０（複数のＣＯＬ１５）に対して、設定されている。

各ループユニット６５_１，６５_２，・・・，６５_１４，６５_１５は、例えば、複数のカラムユニット１０をまたがるように形成されている。ループユニット６５が含んでいる複数のＣＯＬ１５は、各カラムユニット１０からそれぞれ１つずつ選択されている。例えば、１番目のループユニット６５_１は、各カラムユニット１０における１番目のアドレスが割り付けられたＣＯＬによって、形成されている。１つのカラムユニット１０が１６個のＣＯＬ１５を含む場合、例えば、１６個のループユニット６５_０，６５_１，・・・，６５_１４，６５_１５が形成される。各ループユニット６５_１，６５_２，・・・，６５_１４，６５_１５を区別しない場合には、ループユニット６５と表記する。

最終段のローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅに、ポインタＰＴが達し、その最終段のローカルカラムデコーダに対応するカラムユニットＣＵのデータの入出力が完了した場合、初段（１番目）のローカルカラムデコーダ（ＬＣＤ＃０）５０_０にポインタＰＴが転送される。また、最終段のローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅに、ポインタが達すると、制御ユニット７０にポインタＰＴが転送される。

本実施形態において、ポインタの移動経路のことを、ポインタループパスともよぶ。ポインタループパスは、制御ユニット７０内を経由してもよいし、ポインタＰＴの入力ポートのみが、制御ユニット７０に形成されてもよい。

例えば、ローカルカラムデコーダ５０は、又は、ポインタレジスタ５５は、ポインタＰＴ又はポインタＰＴの保持状態を示す信号を、制御ユニット７０に出力する。

制御ユニット（制御信号生成回路）７０は、制御ユニット７０に入力されるポインタＰＴ又はローカルカラムデコーダ５０などの出力信号に基づいて、ループユニット６５、クロックＣＬＫ及びメモリセルアレイ１などの動作を制御する。制御ユニット７０は、制御ユニット７０に入力されたポインタＰＴを用いて、カラムデコーダ３０、ローカルカラムデコーダ５０及びメモリセルアレイ１の動作を制御する信号ＣＮＴ（例えば、ループユニット６５のアドレスをインクリメントする信号）を生成する。

例えば、制御ユニット７０は、ローカルカラムデコーダ５０に対するクロックＣＬＫの供給を制御する。例えば、クロックＣＬＫは、同期クロックとして、制御ユニット７０を経由して、各ローカルカラムデコーダ５０に入力される。ローカルカラムデコーダ間におけるポインタの移動は、制御ユニット７０からのクロックＣＬＫに同期して、実行される。

制御ユニット７０は、生成した制御信号ＣＮＴを、ローカルカラムデコーダ５０またはシフトレジスタ６０へ出力する。

制御ユニット７０は、入力されたポインタＰＴに基づいて、メモリセルアレイの所定の制御単位（例えば、ループユニット）を選択する制御信号（選択信号）を生成及び出力する。

例えば、ポインタＰＴが最終段のローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅに入力され、そのローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅに対応する最終段のカラムユニット（ＣＵ＃Ｅ）１０_Ｅの動作が完了した場合、最終段のローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅは、ポインタＰＴ＃Ｅを出力する。そのポインタＰＴ＃Ｅは、ポインタループパスを介して、初段のローカルカラムデコーダ５０_１に転送されるとともに、制御ユニット７０に転送される。

制御ユニット７０は、最終段のローカルカラムデコーダからのポインタＰＴ＃Ｅを受信すると、現在のループユニットから次段のループユニットへ動作対象（選択状態）が遷移するように、次段のループユニット６５を選択する信号（以下、ループユニット選択信号とよぶ）ＬＵＳを、生成する。これによって、フラッシュメモリのカラム（またはＣＯＬ）に対して設定されたループユニット６５が、次段のループユニット６５に、インクリメントされる。このように、動作の対象のループユニット６５及びＣＯＬ１５のアドレスが、シフトする。これとほぼ同時に、初段のローカルカラムデコーダ（ＬＣＤ＃０）に、ポインタＰＴがセットされる。

また、制御ユニット７０は、例えば、メモリセルアレイのカラムに対する制御の開始時に、カラム制御回路３の外部からのポインタＰＴを受信する場合がある。このポインタに基づいて、動作の開始時に最初に選択されるループユニットに対する選択信号を生成する場合もある。尚、ループユニット選択信号ＬＵＳは、メモリのカラムに対して設定されたループユニット６５に出力されてもよい。

ローカルカラムデコーダ５０は、ループユニット選択信号ＬＵＳに基づいて、データバススイッチ５９のオン／オフの制御とともに、選択されたループユニット６５に属するＣＯＬ１５とデータバスＤＢＵＳとの接続を制御する。

尚、ループユニット６５がデクリメントされることによって、メモリセルアレイ１のアドレスが、変更されてもよい。

制御ユニット７０に入力されたポインタＰＴを用いて、現在の選択カラムユニット及び選択ＣＯＬ（カラム）のアドレスを、認識できる。制御ユニット７０は、例えば、ローカルカラムデコーダ５０又はループユニット６５からの信号が入力されることによって、現在の動作対象のカラムユニット１０及びＣＯＬ１５を識別してもよい。そして、制御ユニット７０は、その動作対象のカラムユニット又はＣＯＬを示すポインタ（ポインタ値）を、制御回路８又は他の回路へ出力する。
これによって、カラムデコーダ３０からの情報（ポインタ値）に基づいて、フラッシュメモリを形成する周辺回路、外部のメモリコントローラ、又はホストが、現在の動作対象が、どのカラムユニット１０又はどのＣＯＬ１５であるかを、認識できる。例えば、制御回路８は、外部のメモリコントローラなどとの信号の受け渡しのために、ポインタと物理アドレスとを変換するポインタ−アドレス変換ユニットを含んでもよい。

また、ポインタＰＴは、クロックＣＬＫに同期して、シフトレジスタ６０内を順次移動する。そのため、ポインタＰＴがセットされた位置及び制御ユニット７０が出力した制御信号（例えば、ループユニット選択信号）の少なくとも１つを用いて、制御ユニット７０及び制御回路８が、現在の選択カラムユニット及び選択ＣＯＬに対応するポインタ（又は、物理カラムアドレス）を判別してもよい。例えば、制御ユニット７０又は制御回路８は、ポインタレジスタ５５のデータ保持状態（例えば、“Ｈ”レベル）を検知し、且つ、出力したループユニット選択信号ＬＵＳを検知することによって、現在の選択カラムユニット１０及び選択ＣＯＬ１５のポインタから物理カラムアドレスを判別してもよい。

また、制御ユニット７０は、例えば、最後のＣＯＬに対応するループユニット６５_１５を選択するためのループユニット選択信号ＬＵＳ＿ＥＮＤと最終段のカラムユニット１０Ｅに対応する最終段のローカルカラムデコーダ５０ＥからのポインタＰＴ＃Ｅとに基づいて、所定の全てのカラムユニット１０及び所定の全てのＣＯＬ１５が選択されたことを識別することもできる。

そして、制御ユニット７０は、外部からのアドレス信号に対応する所定の全カラムユニット及び全ＣＯＬが選択されたこと示す信号（カラムの動作の完了を示す信号）Ｓｉｇ＿ＣＯＬＥＮＤを、制御回路８に出力する。これによって、制御回路８は、所定のコマンド及び所定のアドレス信号に対応するメモリセルアレイ１のカラムに対する動作又は選択されたページＰＧに対する動作の完了を、認識することもできる。

尚、制御回路８が、カラムデコーダ３０内の制御ユニット７０と実質的に同じ機能を有し、ポインタＰＴの生成、ポインタＰＴに基づいた制御信号ＣＮＴ，ＬＵＳの生成、ローカルカラムデコーダ５０の動作の制御を、実行してもよい。

本実施形態のフラッシュメモリにおいて、制御ユニット７０に対するポインタＰＴの入出力に基づいて、メモリセルアレイ１のカラム及びメモリセルユニット及びＣＯＬ１５を含んでいるカラムユニット１０の動作及び選択状態が制御される。
これによって、本実施形態のフラッシュメモリは、比較的簡便な構成でメモリセルアレイのカラムを制御できる。すなわち、ポインタＰＴの位置によりアドレスを判別することができる。また、ループユニット選択信号ＬＵＳを検知することによって、カラムユニット１０に含まれている複数のＣＯＬのうち、どのＣＯＬ１５が選択されているかも判別できる。その結果として、ポインタ−アドレス変換をする必要がなくなるため、データの入出力を高速化できる。

また、本実施形態のフラッシュメモリによれば、メモリセルアレイ１のカラムアドレスを、ポインタＰＴを用いて判断するため、複雑及び回路規模の大きい回路（例えば、アドレスカウンタ）を用いずともよい。それゆえ、本実施形態のフラッシュメモリは、回路を簡素化でき、フラッシュメモリの製造コストを低減できる。

以上のように、本実施形態のフラッシュメモリは、フラッシュメモリの特性を向上できる。

（ｂ） 動作
図５乃至図８を用いて、第１の実施形態の半導体メモリ（例えば、フラッシュメモリ）の動作について、説明する。尚、ここでは、図１乃至図４も適宜用いて、本実施形態のフラッシュメモリの動作について説明する。

図５は、本実施形態のフラッシュメモリの動作のタイミングチャートを示している。図６乃至図８は、本実施形態のフラッシュメモリの動作を模式的に示す図である。

本実施形態のフラッシュメモリの動作は、主に、ＣＯＬ１５を介したメモリセルアレイに対するデータの入出力時のカラム制御回路３の動作に関する。尚、カラム制御回路３によるカラムの選択は、ＣＯＬ及びメモリセルアレイ１（カラムユニット１０）に対するデータの入出力方向が異なるのみで、メモリセルアレイに対するデータの入力（メモリの書き込み動作）においても、或いは、メモリセルアレイからのデータの出力（メモリの読し出し動作）においても、実質的に同じである。それゆえ、メモリの書き込み動作／読み出し動作の詳細な説明は、省略する。

メモリセルアレイ１に対してデータの入力又は出力が外部から要求されたとき、書き込みコマンド又は読み出しコマンドが、制御信号入力端子２０Ａを介して、外部から制御回路８へ入力される。このコマンドの入力とともに、アドレス信号入力端子２０Ｃを介して、アドレス信号（物理アドレス）が、アドレスバッファ９へ入力される。例えば、書き込みコマンドが入力された場合、外部からのデータが、コマンドやアドレス信号とともに、データ入出力端子２０Ｂを経由して、データ入出力バッファ７に入力される。

コマンド及びアドレス信号の入力によって、制御回路８は、ロウ制御回路２及びカラム制御回路３を駆動する。これによって、アドレス信号が示すブロックＢＬＫ、ページＰＧ、カラムユニットＣＵ（１０）、ＣＯＬ１５及びビット線（メモリセルユニット）が、アクティブにされる。例えば、フラッシュメモリにおいて、データの書き込み時、１ページ分のデータが、メモリセルアレイ１の所定のアドレスに書き込まれる、又は、データの読み出し時、１ページ分のデータが、所定のアドレスから読み出される。それゆえ、１ページＰＧに対応する複数のカラムユニットＣＵが、動作の対象として所定の動作のタイミング及び順序で、順次活性化（選択）される。

電位生成回路６は、入力されたコマンドに応じて、書き込み電位、読み出し電位、非選択電位などを生成する。ソース線制御回路４及びウェル制御回路５は、電位生成回路６によって生成された電位を、ソース線及びウェルに印加する。

ロウ制御回路２は、制御回路８による制御（コマンド）及びアドレス信号に基づいて、メモリセルアレイ１のロウを制御する。ロウ制御回路２は、ロウアドレスが示すブロック（以下、選択ブロック）ＢＬＫ及びページ（以下、選択ページ）ＰＧを、アクティブにする。そして、ロウ制御回路２は、所定の電位を、所定のワード線及びセレクトゲート線に、転送及び印加する。

カラム制御回路３は、制御回路８による制御（コマンド）及びアドレス信号に基づいて、メモリセルアレイ１のカラムを制御する。

カラム制御回路３内のカラムデコーダ３０において、カラムアドレスの入力に伴って、所定のローカルカラムデコーダ５０が選択される。この選択されたローカルカラムデコーダ５０に対応するポインタＰＴが、セットされる。尚、ポインタＰＴは、ローカルカラムデコーダ５０のアドレスデコード回路又は制御ユニット７０によって生成されてもよい。

ポインタＰＴの信号（“Ｈ”レベルの信号）は、制御ユニット７０及びクロックＣＬＫによって、各カラムユニット１０に対応するポインタレジスタ５５を順次移動する。

また、初期のループユニット選択信号ＬＵＳが、カラムアドレス又はポインタに基づいて、制御ユニット７０（又は、ポインタがセットされたローカルカラムデコーダ）によって生成される。ループユニット選択信号ＬＵＳは、制御ユニット７０からローカルカラムデコーダ５０に出力される。このループユニット選択信号ＬＵＳによって、カラムユニット内のＣＯＬが選択される。

例えば、書き込みコマンドが入力された場合、ローカルカラムデコーダ５０に対するポインタのセットともに、外部からのデータが、書き込むべきデータとして、パージバッファ回路３２内の各データラッチユニット３０２に転送される。

カラムデコーダ３０は、ポインタＰＴがセットされることにより、そのローカルカラムデコーダ５０に対応するカラムユニットＣＵを最初の動作対象として選択する。そして、カラムデコーダ３０は、ローカルカラムデコーダ５０間（ポインタループパス内）におけるポインタＰＴの移動に伴って、選択カラムユニット１０及び選択ＣＯＬ１５を順次切り替える。この結果として、選択カラムユニット１０及び選択ＣＯＬ１５が、移動する。

ここでは、アドレス信号によって、１番目のカラムユニット（ＣＵ＃０）１０_０が選択され、そのカラムユニット１０_０の１番目のＣＯＬ（ループユニット６５_０）が選択された場合について、説明する。尚、１番目以外のカラムユニット又は１番目以外のＣＯＬ（ループユニット）が、カラムアドレスによって選択された場合においても、以下で述べる動作が実行できるのは、もちろんである。

図６は、ポインタＰＴが、１番目のローカルカラムデコーダ５０_０にセットされてから、２番目のローカルカラムデコーダ５０_１にセットされるまでの動作を模式的に示している。

ポインタＰＴが、１番目（初段）のローカルカラムデコーダ（ＬＣＤ＃０）５０_０にセットされる。それとともに、制御ユニット７０からのループユニット選択信号ＬＵＳが、各カラムユニット１０の１番目のＣＯＬ（ＣＯＬ＃０）１５に対応するループユニット６５_０が選択されるように、ローカルカラムデコーダ５０に入力される。ローカルカラムデコーダ５０のポインタレジスタ５５のデータ保持状態が、遷移する。

図５に示されるように、各ローカルカラムデコーダ５０のポインタレジスタ５５におけるデータ保持状態の遷移は、クロックＣＬＫに同期する。例えば、クロックＣＬＫの立ち下がりエッジに同期して、ローカルカラムデコーダ（ＬＣＤ＃０）５０_０のポインタレジスタ５５のデータ保持状態が、“Ｈ”レベルになる。

例えば、制御ユニット７０は、ローカルカラムデコーダ５０に対するクロックＣＬＫの供給を制御する。クロックＣＬＫは、制御ユニット７０を経由して、各ローカルカラムデコーダ５０に入力される。但し、クロックＣＬＫは、制御ユニット７０を経由せずに、各ローカルカラムデコーダ５０に入力されてもよい。

図５及び図６に示されるように、ポインタＰＴが、ローカルカラムデコーダ５０_０のポインタレジスタ５５_０にセットされ、ポインタレジスタ５５_０のデータ保持状態（ＰＴ＃０）は“Ｈ”レベルに遷移する。そして、その直後のクロックＣＬＫの立ち上がりエッジに同期して、カラムユニット（ＣＵ＃０）１０_０の選択されたＣＯＬ１５に対応するデータバススイッチ５９_０に、“Ｈ”レベルの制御信号ＤＳＷ＃ｍ（ここでは、ｍ＝０）が入力され、データバススイッチ５９_０がオンする。これによって、選択カラムユニット１０_０内の所定のＣＯＬ１５とデータバスＤＢとの間のデータ入出力パスが導通する。例えば、ポインタレジスタ５５が保持する信号レベルが、制御信号ＳＤＷ＃ｍとして、データバススイッチ９５の制御端子に入力される。

選択カラムユニット１０_０内の選択ＣＯＬ（ＣＯＬ＃０）１５に対するデータの入出力は、クロックＣＬＫの立ち上がりエッジから立ち下がりエッジまでの期間に、実行される。例えば、選択されたＣＯＬ１５に対応するデータラッチ３０２に入力されたメモリセルアレイ１の複数のメモリセルユニットＭＵからのデータ（１ページに属する１バイトのデータ）は、オン状態のデータバススイッチ５９_０を介して、データバスＤＢに出力される。

そして、クロックＣＬＫの立ち下がりエッジに同期して、データの入出力が完了したカラムユニット（ＣＵ＃０）１０_０内のＣＯＬ１５に対応するデータバススイッチ５９_０は、制御信号ＤＳＷ＃ｍ（ｍ＝０）が“Ｌ”レベルに遷移することによって、オフする。これによって、カラムユニット（ＣＵ＃０）１０_０は、一度非アクティブにされる。

カラムユニット（ＣＵ＃０）１０_０内のＣＯＬ１５に対応するデータバススイッチ５９_０がオフするのとほぼ同時に、ポインタＰＴがローカルカラムデコーダ５０間を移動する。
すなわち、図５に示されるように、クロックＣＬＫの立ち下がりエッジに同期して、初段（１番目）のローカルカラムデコーダ（ＬＣＤ＃０）５０_０のポインタレジスタ５５_０のデータ保持状態（ＰＴ＃０）は、“Ｌ”レベルに遷移する。
それとほぼ同時に、その次段（２番目）のローカルカラムデコーダ（ＬＣＤ＃１）５０_１のポインタレジスタ５５_１のデータ保持状態（ＰＴ＃１）が、“Ｈ”レベルに遷移する。ポインタＰＴの移動によって、２番目のカラムユニット１０_１が、選択される。

尚、制御ユニット７０は、ループユニット選択信号ＬＵＳとローカルカラムデコーダ５０からの出力によって、現在の動作対象のカラムユニット及びＣＯＬを判別できる。例えば、各カラムユニット１０の１番目のＣＯＬ（ＣＯＬ＃０）に対応するループユニット６５_０を選択した信号と１番目のカラムユニット１００に対応するローカルカラムデコーダ５０_０からの出力信号とに基づいて、現在の動作対象のカラムが、２番目のカラムユニット１０_１内の１番目のカラムＣＯＬ＃０であることを、識別できる。

図５及び図６に示されるように、クロックＣＬＫの立ち上がりエッジに同期して、２番目のローカルカラムデコーダ（ＬＣＤ＃１）５０_１内のデータバススイッチ５９_１がオンする。オンしたデータバススイッチ５９_１に対応したカラムユニット（ＣＵ＃１）１０_１が、選択カラムユニットとして、アクティブとなり、選択カラムユニット（ＣＵ＃１）１０_１内の選択ループユニットに属するＣＯＬ１５がデータバスに接続される。

そして、２番目のカラムユニット（ＣＵ＃１）１０_１内の１番目のＣＯＬ（ＣＯＬ＃０）に対して、データの入出力が実行される。

選択カラムユニットとしての２番目のカラムユニット（ＣＵ＃１）１０_１に対する動作が完了した後、１番目のカラムユニット１０_０と２番目のカラムユニット１０_１との間の選択カラムユニットの変更（スイッチング）と同様に、クロックＣＬＫの立ち下がりエッジに同期して、２番目のカラムユニット（ＣＵ＃１）１０_１と３番目のカラムユニット（ＣＵ＃２）１０_２とにおいて、ポインタＰＴがシフトレジスタ６０を形成しているポインタレジスタ５５間を、移動する。また、ポインタＰＴの移動とともに、２番目のローカルカラムデコーダ（ＬＣＤ＃１）５０_１内のデータバススイッチ５９_１がオフされる。この後、３番目のローカルカラムデコーダ（ＬＣＤ＃３）５０_３のデータバススイッチがオンされ、３番目のカラムユニット（ＣＵ＃３）内の１番目のＣＯＬ（ＣＯＬ＃０）及びそのＣＯＬに対応するメモリセルユニットに対して、データの入出力が実行される。

このように、制御ユニット７０は、ポインタＰＴを用いて、メモリセルアレイ１のカラムに対する制御信号（例えば、ループユニット選択信号ＬＵＳ）を生成する。このようなポインタＰＴを用いた制御ユニット７０によるカラム制御動作は、カラムアドレスが示す最初のカラムユニットに対応するローカルカラムデコーダ５０_１にポインタＰＴが入力されてから、最終段のローカルカラムデコーダ５０_ＥにポインタＰＴが入力されるまで、ローカルカラムデコーダ５０間（シフトレジスタ６０を形成しているポインタレジスタ５５間）をポインタＰＴが順次移動することによって、実行される。

上述のように、シフトレジスタ６０のポインタレジスタ５５におけるデータ保持状態（例えば、“Ｈ”レベル）を検知することによって、現在の選択カラムユニット及び選択ＣＯＬのポインタ（物理カラムアドレス）を判別できる。

シフトレジスタ６０内におけるポインタＰＴの移動中において、そのポインタＰＴが、シフトレジスタ６０内のポインタレジスタ５５間で入出力されるのとともに、ポインタＰＴの移動又は取得を示す信号が、制御ユニット７０に随時出力されてもよい。さらに、制御ユニット７０は、ポインタＰＴ及びそれに応じた信号の入出力に基づいて、現在の選択カラムユニット及び選択ＣＯＬを、フラッシュメモリ内の他の回路（例えば、制御回路８）に通知してもよい。制御ユニット７０が出力したポインタＰＴに基づく制御信号（選択信号）によって、制御ユニット７０及び制御回路８が、現在の選択カラムユニット及び選択カラムのアドレスを、認識してもよい。

図７は、ポインタＰＴが、最終段のローカルカラムデコーダ５０_Ｅにセットされてから、１番目のローカルカラムデコーダ５０_０に、ループして（帰還され）、セットされるまでの動作を模式的に示している。

図５及び図７に示されるように、シフトレジスタ６０によってシフトされたポインタＰＴ（ＰＴ＃Ｅ）は、最終段のローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅ内のポインタレジスタ５５にセットされる。

そして、最終段のカラムユニット（ＣＵ＃Ｅ）の１番目のＣＯＬ（ＣＯＬ＃０）に対するデータの入出力が、完了すると、ポインタＰＴ＃Ｅが最終段のローカルデコーダ５０_Ｅから初段のローカルカラムデコーダ５０_０にループされるとともに、制御ユニット７０に出力される。

このように、最終段のローカルカラムデコーダに到達したポインタＰＴは、ポインタループパスを経由して、初段（１番目）のローカルカラムデコーダ（ＬＣＤ＃０）５０_０へ戻される。尚、最終段のローカルカラムデコーダ５０_ＥからのポインタＰＴが、制御ユニット７０に入力され、制御ユニット７０が、ポインタＰＴを初段のローカルカラムデコーダ（ＬＣＤ＃０）５０_０へ転送してもよい。

また、最終段のローカルカラムデコーダ５０_ＥからのポインタＰＴが、制御ユニット７０に入力されることによって、制御ユニット７０は、メモリのカラムに対して設定されたループユニット６５を次段のループユニット６５に切り替えるため、制御信号（ループユニット選択信号）ＬＵＳを生成し、次段のループユニットを選択する。これによって、動作対象のループユニット（選択ループユニット）が、１番目のＣＯＬ（ＣＯＬ＃０）に対応するループユニット（ＬＵ＃０）６５_０から２番目のＣＯＬ（ＣＯＬ＃１）に対応するループユニット（ＬＵ＃１）６５_１へ切り替わる（インクリメントされる）。

１番目のローカルカラムデコーダ（ＬＣＤ＃０）５０_０に帰還されたポインタＰＴは、ローカルカラムデコーダ５０_０にセットされる。

これによって、ローカルカラムデコーダ５０によって、１番目のカラムユニット１０_０が選択され、選択されたループユニットに属するＣＯＬの選択スイッチがオン状態にされる。そして、そのカラムユニット１０_０の２番目のループユニット６５_１に属するＣＯＬ１５及びそのＣＯＬに対応する複数のメモリセルユニットに対応するデータの入出力が実行される。

以上のようなローカルカラムデコーダ及びループユニットのスイッチング動作が、ローカルカラムデコーダ５０内（シフトレジスタ６０）内におけるポインタのループと、ポインタが入力された制御ユニット７０による制御信号（ループユニット選択信号）の生成とによって、最終段のカラムユニット（ＣＵ＃Ｅ）１０_Ｅの最後のＣＯＬ（ＣＯＬ＃１５）に対するデータの入出力が完了するまで、順次繰り返される。

図８は、メモリセルアレイ１に設定された最後のループユニット６５_１５が選択され、ポインタＰＴが、最終段のローカルカラムデコーダ５０_Ｅにセットされた場合における動作を模式的に示している。

図８に示されるように、ループユニット選択信号ＬＵＳによって、最後のループユニット６５_１５が選択された後、ポインタＰＴが、最終段のローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅに、セットされ、最後のループユニット６５_１５に属する最後のＣＯＬ（ＣＯＬ＃１５）に対するデータの入出力が実行される。

この際、制御ユニット７０は、動作対象の全てのＣＯＬ（又はビット線）が選択されたことを示すカラム選択終了信号Ｓｉｇ＿ＣＯＬＥＮＤを、カラム制御回路３の外部（例えば、制御回路８）に出力する。例えば、制御ユニット７０は、カラム選択終了信号Ｓｉｇ＿ＣＯＬＥＮＤを、複数のＣＯＬ１５に対して設定された最後のループユニット６５_１５を選択するループユニット選択信号ＬＵＳ（ＬＵＳ＃ＥＮＤ）と最終段のローカルカラムデコーダ（ＬＣＤ＃Ｅ）５０_Ｅから制御ユニット７０に出力されたポインタＰＴ（ＰＴ＃Ｅ）とに基づいて、生成する。

制御回路８は、制御ユニット７０からのカラム選択終了信号Ｓｉｇ＿ＣＯＬＥＮＤを受信することよって、アドレス信号に対応するメモリセルアレイ１のカラムユニット１０及びＣＯＬ１５に対応する動作または選択されたページＰＧに対する動作が完了したことを、検知する。例えば、制御回路８は、その信号Ｓｉｇ＿ＣＯＬＥＮＤに基づいて、動作の完了を、メモリコントローラやホストに通知する。

以上の動作によって、本実施形態のフラッシュメモリにおけるデータの入出力（書き込み動作又は読み出し動作）が、終了する。

図５乃至図８を用いて説明した動作のように、本実施形態のフラッシュメモリは、外部からのアドレス信号に基づくポインタがカラム制御回路３内の制御ユニット７０に入力される。そして、制御ユニット７０が、入力されたポインタに基づいて、メモリセルアレイ１のカラムを制御する信号ＣＮＴ，ＬＵＳを生成する。ポインタの入出力に基づいて生成された制御信号ＣＮＴ，ＬＵＳによって、カラム制御回路３が、メモリセルアレイ１のカラムの動作を制御する。

このような本実施形態のフラッシュメモリの動作によって、比較的簡便で回路規模が小さい回路構成でメモリセルアレイのカラムを制御でき、データの入出力を高速化できる。

（ｃ） まとめ
第１の実施形態の半導体メモリ（例えば、フラッシュメモリ）は、外部からのアドレス信号に対応するポインタＰＴが入力される制御ユニット７０を有するカラム制御回路３を含んでいる。制御ユニット７０は入力されたポインタＰＴに基づいて、ＣＯＬ１５を制御する信号を生成する。

従来では、フラッシュメモリのカラム制御方式において、カウンタ回路（アドレスカウンタ）が用いられていた。クロックによるアドレスカウンタのカウントアップ動作によって、ポインタが存在するアドレスが判定され、また、そのカウント結果（カウント数）に基づいて、メモリセルアレイのカラムに対する制御信号が生成されていた。

フラッシュメモリにおけるアドレスカウンタを用いたカラムの制御方式は、メモリの高速なデータの入出力動作に対するアドレスカウンタのカウント動作のタイミングマージンが減少する可能性があった。その結果として、カウンタ動作のタイミングマージンの確保が、メモリの高速動作を損なわせる可能性があった。

これに対して、本実施形態のフラッシュメモリは、アドレスカウンタを用いずに、選択カラムユニットがクロックＣＬＫに同期したポインタＰＴの移動によって順次切り替わる。そして、ポインタＰＴに基づいて、制御ユニット７０は物理アドレスを検知する。
それゆえ、本実施形態のフラッシュメモリは、カウント動作のタイミングマージンの確保に起因して、メモリの動作が圧迫されることはない。したがって、本実施形態のフラッシュメモリは、データの入出力動作を高速化できる。

アドレスカウンタが用いられた場合、メモリセルアレイ１に対して設定されたカラムユニット１０の個数に応じて、カラム制御信号を出力させるタイミングが変化する。それゆえ、ユーザが要求する仕様に応じて、メモリセルアレイのカラムの構成が変更されるたびに、アドレスカウンタを再設計する必要があった。また、アドレスカウンタは、回路構成が複雑、且つ、回路規模が大きい。

これに対して、本実施形態フラッシュメモリは、ローカルカラムデコーダ５０に対するポインタＰＴのセット、ローカルカラムデコーダ５０のポインタレジスタ５５によって形成されたシフトレジスタ６０内におけるポインタＰＴの移動、及び、制御ユニット７０へのポインタＰＴの入力に基づいて、選択されたカラムユニット１を検知する。さらに、アクティブ状態のローカルカラムデコーダ５０及びループユニット６５によって、所定のカラムユニット及びＣＯＬ（カラム）が選択され、メモリセルアレイ１のカラムユニット１０及びＣＯＬ１５が、制御される。

それゆえ、本実施形態のフラッシュメモリは、回路規模の大きいカウンタ回路（アドレスカウンタ）を用いずに、メモリセルアレイのカラムユニットの選択（切り替え）を実行できる。

本実施形態のフラッシュメモリは、メモリセルアレイ１内に対して割り付けられるカラムユニット１０の個数、カラムユニット１０内のＣＯＬ（カラムグループ）の数又はビット線ＢＬの本数が変化した場合においても、ポインタＰＴの出力位置を変化させて、そのポインタＰＴを制御ユニット７０に転送することによって、メモリセルアレイのカラムの制御を実行できる。それゆえ、本実施形態のフラッシュメモリは、カラム制御回路の設計を簡便に変更できる。

特に、フラッシュメモリのように、記憶密度の増大が要求されている半導体メモリにおいて、記憶密度の増大とともに、アドレスカウンタの回路規模も増大する。そのため、本実施形態のフラッシュメモリのように、比較的簡易な構成な回路、且つ、回路規模が大きくならない回路によって、カラムの制御（選択）を実行できることは、回路の簡素化、回路設計のフレキシビリティ及びチップサイズの縮小の観点から好ましい。

以上のように、本実施形態の半導体メモリによれば、メモリの動作特性を向上できる。

（２） 第２の実施形態
図９及び図１０を参照して、第２の実施形態の半導体メモリ（例えば、フラッシュメモリ）及びその動作について、説明する。尚、第１の実施形態と同様の構成及び動作に関する説明は、必要に応じて行う。

メモリセルアレイを複数の論理領域（以下では、カラム領域とよぶ）に分割し、その分割されたカラム領域ごとに、メモリセルアレイのカラムの動作を制御してもよい。

例えば、図９に示されるように、本実施形態のフラッシュメモリのメモリセルアレイ１は、カラム方向に論理的に分割された２つのカラム領域１９Ｌ，１９Ｒを含んでいる。ここでは、説明の明確化のため、メモリセルアレイ１及びそれに対応するカラム制御回路３に設定された２つの論理的なカラム領域１９Ｌ，１９Ｒのうち、一方のカラム領域１９Ｌを、レフトカラム領域１９Ｌとよび、他方のカラム領域１９Ｒを、ライトカラム領域１９Ｒとよぶ。２つのカラム領域１９Ｌ，１９Ｒのうちどちらの領域が選択されたかは、カラムアドレスの最上位ビットや、アドレス信号が含む判別ビットによって、判別される。

レフトカラム領域１９Ｌは、複数のカラムユニット１０Ｌを含んでいる。ライトカラム領域１９Ｒは、複数のカラムユニット１０Ｒを含んでいる。そして、第１の実施形態と同様に、ローカルカラムデコーダ５０Ｌ，５０Ｒが、各カラムユニット１０Ｌ，１０Ｒに対応するように、各カラム領域１９Ｌ，１９Ｒ内に設けられている。尚、レフト及びライトカラム領域１９Ｌ，１９Ｒがそれぞれ含むカラムユニット１０Ｒ，１０Ｒの個数は、同じ個数であることが好ましい。また、第１の実施形態と同様に、レフトカラム領域１９Ｌ及びライトカラム領域１９Ｒのそれぞれに、ループユニット６５Ｌ，６５Ｒが設定されている。

各ローカルカラムデコーダ５０Ｌ，５０Ｒは、第１の実施形態と同様に、ポインタレジスタ５５によって形成されるシフトレジスタ６０Ｌ，６０Ｒを有している。各カラム領域１９Ｌ，１９Ｒにおいて、ポインタレジスタ５５によって形成されるシフトレジスタ６０Ｌ，６０Ｒは、複数のローカルカラムデコーダ５０Ｌ，５０Ｒにまたがって、形成されている。

制御ユニット７０は、レフト／ライトカラム領域１９Ｌ，１９Ｒに共有される。制御ユニット７０は、レフトカラム領域１９Ｌ内のローカルカラムデコーダ５０Ｌに、クロックＣＬＫ＿Ｌを供給する。レフトカラム領域１９Ｌに対するクロックＣＬＫ＿Ｌの供給は、クロック供給スイッチ（例えば、電界効果トランジスタ）７９Ｌによって制御される。制御ユニット７０は、ライトカラム領域１９Ｒ内の複数のローカルカラムデコーダ５０Ｒに、クロックＣＬＫ＿Ｒを供給する。ライトカラム領域１９Ｒに対するクロックＣＬＫ＿Ｒの供給は、クロック供給スイッチ７９Ｒによって制御される。

制御ユニット７０は、レフトカラム領域１９Ｌ及びライトカラム領域１９Ｒに対するポインタＰＴ＃Ｌ，ＰＴ＃Ｒを受信する。例えば、制御ユニット７０は、ポインタＰＴ＃Ｌ，ＰＴ＃Ｒを各カラム領域１９Ｌ，１９Ｒに対応するローカルカラムデコーダ５０Ｌ，５０Ｒに出力する。

図１０を用いて、本実施形態のフラッシュメモリの動作について説明する。

例えば、外部からのアドレス信号によって、レフトカラム領域１９Ｌが動作の対象として選択された場合、制御ユニット７０は、レフトカラム領域１９Ｌに対するクロック供給スイッチ７９Ｌをオンする。これによって、クロックＣＬＫ＿Ｌが、制御ユニット７０を経由して、レフトカラム領域１９Ｌに供給される。

レフトカラム領域１９Ｌが選択された場合、制御ユニット７０は、ライトカラム領域１９Ｒに対するクロック供給スイッチ７９Ｒをオフにする。このため、レフトカラム領域１９Ｌに対するクロックＣＬＫ＿Ｌの供給時、クロックＣＬＫ＿Ｒは、ライトカラム領域１９Ｒに供給されない。

レフトカラム領域１９Ｌにおいて、クロックＣＬＫ＿Ｌの立ち下がりエッジに同期して、ポインタＰＴ＃Ｌ０が、所定のローカルカラムデコーダ（ＬＣＤ＃Ｌ０）５０Ｌにセットされる。そして、レフトカラム領域１９Ｌにおいて、ローカルカラムデコーダ（ＬＣＤ＃Ｌ０）５０Ｌに対応するカラムユニット（ＣＵＬ＃０）１０Ｌが、選択され（アクティブにされ）、そのカラムユニット（ＣＵ＃Ｌ０）１０Ｌの所定のＣＯＬ（例えば、ＣＯＬ＃０）及びメモリセルアレイ１に対するデータの入出力が実行される。

そして、第１の実施形態の図４乃至図７を用いて説明した動作と実質的に同様に、そのポインタＰＴ＃Ｌが、供給されたレフトクロックＣＬＫ＿Ｌに同期して、ポインタレジスタ５５によって形成されたシフトレジスタ６０Ｌ内において、順次シフトされる。これによって、レフトカラム領域１９Ｌ内のローカルカラムデコーダ５０Ｌが順次切り替えられて、所定の順序で、レフトカラム領域１９Ｌ内の各カラムユニット１０Ｌが選択される。選択カラムユニットの所定のループユニットに属するＣＯＬに対するデータの入出力が実行される。

そして、制御ユニット７０は、レフトカラム領域１９Ｌの最終段のローカルカラムデコーダ（ＬＣＤ＃ＬＥ）５０ＬにポインタＰＴ＃ＬＥが入力されたのを検知する。制御ユニット７０は、そのポインタＰＴ＃ＬＥを用いて、レフトカラム領域１９Ｌに対するクロックＣＬＫ＿Ｌの供給の停止と、ライトカラム領域１９Ｒに対するクロックＣＬＫ＿Ｒの供給の開始とを制御する。

例えば、制御ユニット７０は、レフトカラム領域１９Ｌの最終段のローカルカラムデコーダ（ＬＣＤ＃ＬＥ）に対するポインタＰＴ＃ＬＥの入力（ポインタＰＴ＃ＬＥの立ち上がりエッジ）に同期して、又は、最終段のローカルカラムデコーダ（ＬＣＤ＃ＬＥ）がポインタＰＴ＃ＬＥを保持している期間中に、ライトカラム領域１９Ｒに対するクロック供給スイッチ７９Ｒをオンにする。これによって、クロックＣＬＫ＿Ｒが、ライトカラム領域１９Ｒに、供給される。

制御ユニット７０は、ポインタＰＴ＃ＬＥの立ち下がりエッジに同期して、レフトカラム領域１９に対するクロック供給スイッチ７９Ｌをオフにする。これによって、レフトカラム領域１９Ｌに対するクロックＣＬＫ＿Ｌの供給が、停止される。

このように、レフトカラム領域１９Ｌに対する制御（動作）が停止され、ライトカラム領域１９Ｒに対する制御（動作）が開始される。

そして、レフトカラム領域１９Ｌに対する動作と同様に、ライトカラム領域１９Ｒ内の所定のローカルカラムデコーダ（ＬＣＤ＃Ｒ０）５０Ｒに、クロックＣＬＫ＿Ｒの立ち下がりに同期して、ポインタＰＴ＃Ｒ０がセットされる。そして、ライトカラム領域１９Ｒの所定のカラムユニット１０Ｒ内のＣＯＬ＃Ｒに対してデータの入出力が、実行される。

そして、ライトカラム領域１９Ｒ内において、ポインタＰＴ＃Ｒは、供給されたクロックＣＬＫ＿Ｒに同期して、シフトレジスタ５０Ｒによって、後段のローカルカラムデコーダ５０Ｒに、順次転送される。ポインタＰＴ＃Ｒの移動に伴って、ライトカラム領域１９Ｒのカラムユニット１０Ｒが、順次選択され、所定のループユニット６５Ｒに属する複数のＣＯＬ及びメモリセルアレイ１に対するデータの入出力が実行される。

ライトカラム領域１９Ｒの最終段のローカルカラムデコーダ（ＬＣＤ＃ＲＥ）５０Ｒに、ポインタＰＴ＃ＲＥが到達すると、制御ユニット７０は、ライトカラム領域１９Ｒのクロック供給スイッチ７９Ｒをオフする。これによって、ライトカラム領域１９Ｒに対するクロックＣＬＫ＿Ｒの供給が、停止される。

この後、レフトカラム領域１９Ｌが動作の対象であれば、制御ユニット７０は、ライト領域１９Ｒからのポインタの入力に基づいて、制御信号ＣＮＴ，ＬＵＳを生成する。そして、上述の動作と同様に、制御ユニット７０の制御によって、レフトカラム領域１９Ｌに、クロックＣＬＫ＿Ｌが供給され、レフトカラム領域１９Ｌのローカルカラムデコーダ５０Ｌが駆動され、カラムユニット１０Ｌが選択される。

このように、カラム領域１９Ｌ，１９Ｒの最終段のカラムデコーダに対応するポインタＰＴ＃Ｌ，ＰＴ＃Ｒによって、制御ユニット７０が制御信号ＣＮＴ，ＬＵＳを生成する。その生成された制御信号ＣＮＴ，ＬＵＳによって、メモリセルアレイ１のカラムに対して割り付けられた複数の論理領域１９Ｌ，１９Ｒの選択及びクロックＣＬＫ＿Ｌ，ＣＬＫ＿Ｒの供給が、制御される。

尚、第１の実施形態で述べたカラム選択最終信号Ｓｉｇ＿ＣＯＬＥＮＤによって、レフトカラム領域１９Ｌとライトカラム領域１９Ｒとの切り替えが行われてもよい。また、レフトカラム領域１９Ｌ内の全てのカラムユニット１０Ｌに対するデータの入出力が完了してから、ライトカラム領域１９Ｒ内のカラムユニット１０Ｒに対するデータの入出力が実行されてもよい。

本実施形態において、１つのチップ内の１つのメモリセルアレイが２つの論理領域に分割された例が示されているが、１つのチップ内の複数のメモリセルアレイに対して、或いは、複数のチップのメモリセルアレイに対して、図８及び図９を用いて説明した動作が実行できるのは、もちろんである。

本実施形態のフラッシュメモリは、メモリセルアレイ１を複数の領域（論理領域）１９Ｌ，１９Ｒに分割し、メモリセルアレイ１のカラムをその領域１９Ｌ，１９Ｒ毎に制御する。これによって、アクセスしていない領域１９Ｌ，１０Ｒに対して、クロックや電圧／電流の供給を停止できる。それゆえ、本実施形態のフラッシュメモリは、第１の実施形態で述べた効果が得られるとともに、メモリの消費電力を低減できる。

以上のように、第２の実施形態の半導体メモリによれば、メモリの動作特性を向上できる。

［その他］
本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態は、メモリセルアレイのカラムの制御方式が実質的に同じであれば、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ（Resistive RAM）及びＰＣＲＡＭ（Phase Change RAM）のようなメモリにも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：メモリセルアレイ、２：ロウ制御回路、３：カラム制御回路、８：制御回路、３０：カラムデコーダ、３１：センスアンプ回路、３２：ページバッファ回路、５０：ローカルカラムデコーダ、６０：レジスタ回路（シフトレジスタ）、７０：制御ユニット。

Claims (5)

1. ロウ方向及びカラム方向に沿って配列され、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルアレイのロウを制御するロウ制御回路と、
   外部からのアドレス信号に対応するポインタに基づいて前記メモリセルアレイのカラムを制御する信号を生成する制御ユニットを有するカラム制御回路と、
   を具備することを特徴とする半導体メモリ。
2. 前記メモリセルアレイ及び前記カラム制御回路は、前記カラム制御回路に設定された複数のカラムグループを含む複数のカラムユニットと、前記複数のカラムグループが前記複数のカラムユニットをまたがるように含む複数のループユニットと、を含み、
   前記カラム制御回路は、前記ポインタが入出力され、前記複数のカラムユニットのそれぞれに対応する複数のローカルカラムデコーダを含み、
   前記制御ユニットは、ポインタに基づいて、前記複数のループユニットのうち動作対象のループユニットを変更する信号を出力する、
   ことを特徴とする請求項１に記載の半導体メモリ。
3. 前記制御ユニットは、最終段の前記ローカルカラムデコーダから出力されるポインタと最後のループユニットが選択されていることを示す信号とを用いて、前記メモリセルアレイのカラムの選択が終了したことを示す信号を生成する、
   ことを特徴とする請求項２に記載の半導体メモリ。
4. 前記制御ユニットは、前記複数のローカルカラムデコーダのうちアドレス信号により選択されたローカルカラムデコーダにポインタをセットする
   ことを特徴とする請求項２又は３に記載の半導体メモリ。
5. 前記アドレス信号が含む物理カラムアドレスと前記ポインタが示すアドレスとが一致している、ことを特徴とする請求項１乃至４のうちいずれか１項に記載の半導体メモリ。

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