JP2672969B2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
- Publication number
- JP2672969B2 JP2672969B2 JP63092430A JP9243088A JP2672969B2 JP 2672969 B2 JP2672969 B2 JP 2672969B2 JP 63092430 A JP63092430 A JP 63092430A JP 9243088 A JP9243088 A JP 9243088A JP 2672969 B2 JP2672969 B2 JP 2672969B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transistor
- circuit
- output
- level shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】 〔概要〕 マスタスライスLSI用のECL回路に関し， 既存のマスタスライスLSI用のECL回路の接続を変更す
るだけで，トランジスタを飽和させることなく３値論理
を実現することを目的とし， レベルシフト用の第１の抵抗と電流スイッチ用の第２
の抵抗とを回路要素として含むECL回路からなる複数個
のゲートにより構成されるマスタスライスLSI回路にお
いて，レベルシフト型のECL回路からなるゲートの基準
側トランジスタに並列にトランジスタを付加し，このト
ランジスタを駆動する非レベルシフト型のECL回路から
なるゲートを設け，このゲートを構成するECL回路の出
力側トランジスタのコレクタ回路は，上記第１の抵抗と
第２の抵抗とを直列接続したものからなるように構成す
る。
るだけで，トランジスタを飽和させることなく３値論理
を実現することを目的とし， レベルシフト用の第１の抵抗と電流スイッチ用の第２
の抵抗とを回路要素として含むECL回路からなる複数個
のゲートにより構成されるマスタスライスLSI回路にお
いて，レベルシフト型のECL回路からなるゲートの基準
側トランジスタに並列にトランジスタを付加し，このト
ランジスタを駆動する非レベルシフト型のECL回路から
なるゲートを設け，このゲートを構成するECL回路の出
力側トランジスタのコレクタ回路は，上記第１の抵抗と
第２の抵抗とを直列接続したものからなるように構成す
る。
本発明は,ECL回路，特にマスタスライスLSI用のECL回
路に関する。
路に関する。
電子計算機のCPUを高速化するために,ECL（Emitter C
oupled Logic）回路が使用されている。
oupled Logic）回路が使用されている。
第５図は，従来のレベルシフト型ECL回路の例を示す
図である。
図である。
第５図において,Tr1,Tr2,Tr3及びTr4は入力トランジ
スタ,Tr5は基準トランジスタ,R0はレベルシフト抵抗,R
CS1及びRCS2は電流スイッチ抵抗,Tr6及びTr7は出力をエ
ミッタフォロワにより取り出すためのトランジスタ,REF
は終端抵抗,iCSは定電流回路,VBBは基準電圧,VEEは電流
スイッチ用電圧,VTTは終端電圧である。
スタ,Tr5は基準トランジスタ,R0はレベルシフト抵抗,R
CS1及びRCS2は電流スイッチ抵抗,Tr6及びTr7は出力をエ
ミッタフォロワにより取り出すためのトランジスタ,REF
は終端抵抗,iCSは定電流回路,VBBは基準電圧,VEEは電流
スイッチ用電圧,VTTは終端電圧である。
以下，第５図の従来例の動作を説明する。
入力トランジスタTr1,Tr2,Tr3及びTr4のうちのいずれ
か１つに“1"が入力されると，そのトランジスタはONに
なり，基準トランジスタTr5はOFFになる。その結果，基
準トランジスタTr5のコレクタ電位が上昇し,Tr6のベー
ス−エミッタON電位降下分，電位の下がった“1"レベル
出力がOR出力に出力される。
か１つに“1"が入力されると，そのトランジスタはONに
なり，基準トランジスタTr5はOFFになる。その結果，基
準トランジスタTr5のコレクタ電位が上昇し,Tr6のベー
ス−エミッタON電位降下分，電位の下がった“1"レベル
出力がOR出力に出力される。
Tr6の出力は，入力トランジスタTr1,Tr2,Tr3及びTr4
のうちのいずれか１つに“1"が入力されると“1"となる
ので,OR出力である。
のうちのいずれか１つに“1"が入力されると“1"となる
ので,OR出力である。
一方,Tr7はTr6と正反対の動作をする。すなわち，入
力トランジスタTr1,Tr2,Tr3及びTr4のうちのいずれか１
つに“1"が入力されると，そのトランジスタはONになる
ので，コレクタ電位は降下し，出力NORには，このコレ
クタ電位からTr7のベース−エミッタON電位分，電位の
下がった“0"レベル出力電位が出力される。
力トランジスタTr1,Tr2,Tr3及びTr4のうちのいずれか１
つに“1"が入力されると，そのトランジスタはONになる
ので，コレクタ電位は降下し，出力NORには，このコレ
クタ電位からTr7のベース−エミッタON電位分，電位の
下がった“0"レベル出力電位が出力される。
Tr7の出力は，入力トランジスタTr1,Tr2,Tr3及びTr4
のうちのいずれか１つに“1"が入力されると“0"となる
ので,NOR出力である。
のうちのいずれか１つに“1"が入力されると“0"となる
ので,NOR出力である。
第６図は，第５図に示した従来例の等価回路である。
第６図から分かるように，第５図の回路は,4個の入力
IN1,IN2,IN3及びIN4に対してOR出力とNOR出力とを有す
る。この関係を式で表すと次のようになる。
IN1,IN2,IN3及びIN4に対してOR出力とNOR出力とを有す
る。この関係を式で表すと次のようになる。
OR＝IN1＋IN2＋IN3＋IN4 NOR＝▲▼ ところで，第５図の回路を高速化するためには，論理
振幅を小さくする必要がある。これは，電流スイッチ抵
抗RCS1及びRCS2を小さくすることにより，第５図にＣと
して示した寄生容量による遅延時間（0.7RCS×Ｃ程度）
を小さくすることにより実現することができる。
振幅を小さくする必要がある。これは，電流スイッチ抵
抗RCS1及びRCS2を小さくすることにより，第５図にＣと
して示した寄生容量による遅延時間（0.7RCS×Ｃ程度）
を小さくすることにより実現することができる。
また,LSI内部の論理振幅をLSI外部の論理振幅よりも
小さくした場合，基準レベルの整合性を得るために，レ
ベルシフトを行う必要がある。これは，レベルシフト抵
抗R0により行われる。第５図の場合，レベルシフトは，
△Ｖ＝R0×iCSだけ行われる。
小さくした場合，基準レベルの整合性を得るために，レ
ベルシフトを行う必要がある。これは，レベルシフト抵
抗R0により行われる。第５図の場合，レベルシフトは，
△Ｖ＝R0×iCSだけ行われる。
第７図は，第５図に示した従来のECL回路の論理レベ
ルを示した図である。
ルを示した図である。
第７図から分かるように,LSI外部の論理振幅は,LSIの
内部の論理振幅より大きくされている。この理由は,LSI
の外部は他の素子へ信号を伝達するため温度差等による
ノイズ要因が大きく，その分，論理振幅を大きくして伝
達マージンを大きくする必要があるためである。
内部の論理振幅より大きくされている。この理由は,LSI
の外部は他の素子へ信号を伝達するため温度差等による
ノイズ要因が大きく，その分，論理振幅を大きくして伝
達マージンを大きくする必要があるためである。
また，第７図から，レベルシフト抵抗R0がないと，外
部レベルと内部レベルとの整合性が悪いことが分かる。
部レベルと内部レベルとの整合性が悪いことが分かる。
従来のマスタスライスLSI用のECL回路では,3値論理を
実現できないという問題があった。
実現できないという問題があった。
本発明は，既存のマスタスライスLSI用のECL回路の接
続を変更するだけでトランジスタを飽和させることなく
３値論理を実現することのできるECL回路を提供するこ
とを目的とする。
続を変更するだけでトランジスタを飽和させることなく
３値論理を実現することのできるECL回路を提供するこ
とを目的とする。
上記の目的を達成するために，本発明のECL回路は，
レベルシフト用の第１の抵抗と電流スイッチ用の第２の
抵抗とを回路要素として含むECL回路からなる複数個の
ゲートにより構成されるマスタスライスLSI回路におい
て，レベルシフト型のECL回路からなるゲートの基準側
トランジスタに並列にトランジスタを付加し，このトラ
ンジスタを駆動する非レベルシフト型のECL回路からな
るゲートを設け，このゲートを構成するECL回路の出力
側トランジスタのコレクタ回路は，上記第１の抵抗と第
２の抵抗とを直列接続したものからなるように構成す
る。
レベルシフト用の第１の抵抗と電流スイッチ用の第２の
抵抗とを回路要素として含むECL回路からなる複数個の
ゲートにより構成されるマスタスライスLSI回路におい
て，レベルシフト型のECL回路からなるゲートの基準側
トランジスタに並列にトランジスタを付加し，このトラ
ンジスタを駆動する非レベルシフト型のECL回路からな
るゲートを設け，このゲートを構成するECL回路の出力
側トランジスタのコレクタ回路は，上記第１の抵抗と第
２の抵抗とを直列接続したものからなるように構成す
る。
本発明のECL回路は，レベルシフト型のECL回路からな
るゲートの基準側トランジスタに並列にトランジスタを
付加し，このトランジスタを駆動する非レベルシフト型
のECL回路からなるゲートを設けている。このゲートを
構成するECL回路の出力側トランジスタのコレクタ回路
は，レベルシフト型のECL回路のレベルシフト抵抗と電
流スイッチ抵抗とを直列接続したものからなる。
るゲートの基準側トランジスタに並列にトランジスタを
付加し，このトランジスタを駆動する非レベルシフト型
のECL回路からなるゲートを設けている。このゲートを
構成するECL回路の出力側トランジスタのコレクタ回路
は，レベルシフト型のECL回路のレベルシフト抵抗と電
流スイッチ抵抗とを直列接続したものからなる。
したがって，レベルシフト型のECL回路からなるゲー
トの基準側トランジスタに並列に接続されたトランジス
タを駆動するための論理レベルは，レベルシフト型のEC
L回路の複数個の入力トランジスタ及び基準側トランジ
スタの論理レベルよりも高くなる。
トの基準側トランジスタに並列に接続されたトランジス
タを駆動するための論理レベルは，レベルシフト型のEC
L回路の複数個の入力トランジスタ及び基準側トランジ
スタの論理レベルよりも高くなる。
この結果，レベルシフト型のECL回路からなるゲート
の基準側トランジスタに並列に接続されたトランジスタ
は，レベルシフト型のECL回路の複数個の入力トランジ
スタの状態と無関係にONすることができる。
の基準側トランジスタに並列に接続されたトランジスタ
は，レベルシフト型のECL回路の複数個の入力トランジ
スタの状態と無関係にONすることができる。
以上に述べたように，本発明のECL回路によれば，レ
ベルシフト型のECL回路の複数個の入力トランジスタに
よるOR出力及びNOR出力のほかに，レベルシフト型のECL
回路からなるゲートの基準側トランジスタに並列に接続
されたトランジスタによる出力が得られる。すなわち,3
値論理を実現することができる。
ベルシフト型のECL回路の複数個の入力トランジスタに
よるOR出力及びNOR出力のほかに，レベルシフト型のECL
回路からなるゲートの基準側トランジスタに並列に接続
されたトランジスタによる出力が得られる。すなわち,3
値論理を実現することができる。
第１図は，本発明の１実施例構成図である。
第１図において,Tr1,Tr4,Tr7,Tr8,Tr13及びTr14は入
力トランジスタ,Tr2,Tr5,Tr9及びTr15は基準トランジス
タ,R0はレベルシフト抵抗,RCS1及びRCS2は電流スイッチ
抵抗,Tr10は基準Tr9に並列に付加したトランジスタ,Tr
16は基準Tr15に並列に付加したトランジスタ,Tr3,Tr6,T
r11,Tr12及びTr17は出力をエミッタフォロワにより取り
出すためのトランジスタ,REFは終端抵抗,VBBは基準電
圧,VEEは電流スイッチ用電圧,VTTは終端電圧,Aはゲート
１の入力,Bはゲート２の入力,Cはゲート２の出力である
と共にゲート３の入力,Dはゲート３の入力,Eはゲート３
の出力,Fはゲート３の出力,G及びＨはゲート４の入力,X
はゲート１の出力,Y及びＹ′はゲート４の出力である。
力トランジスタ,Tr2,Tr5,Tr9及びTr15は基準トランジス
タ,R0はレベルシフト抵抗,RCS1及びRCS2は電流スイッチ
抵抗,Tr10は基準Tr9に並列に付加したトランジスタ,Tr
16は基準Tr15に並列に付加したトランジスタ,Tr3,Tr6,T
r11,Tr12及びTr17は出力をエミッタフォロワにより取り
出すためのトランジスタ,REFは終端抵抗,VBBは基準電
圧,VEEは電流スイッチ用電圧,VTTは終端電圧,Aはゲート
１の入力,Bはゲート２の入力,Cはゲート２の出力である
と共にゲート３の入力,Dはゲート３の入力,Eはゲート３
の出力,Fはゲート３の出力,G及びＨはゲート４の入力,X
はゲート１の出力,Y及びＹ′はゲート４の出力である。
以下，ゲート３を構成するレベルシフト型のECL回路
を中心に，本実施例を説明する。
を中心に，本実施例を説明する。
ゲート３を構成するレベルシフト型のECL回路は，入
力トランジスタTr7及びTr8,基準トランジスタTr9,レベ
ルシフト抵抗R0,電流スイッチ抵抗RCS1及びRCS2,基準ト
ランジスタTr9に並列に付加されたトランジスタTr10,出
力側のOR出力をエミッタフォロワにより取り出すための
トランジスタTr11,入力側のNOR出力をエミッタフォロワ
により取り出すためのトランジスタTr12,終端抵抗REFか
ら構成されている。
力トランジスタTr7及びTr8,基準トランジスタTr9,レベ
ルシフト抵抗R0,電流スイッチ抵抗RCS1及びRCS2,基準ト
ランジスタTr9に並列に付加されたトランジスタTr10,出
力側のOR出力をエミッタフォロワにより取り出すための
トランジスタTr11,入力側のNOR出力をエミッタフォロワ
により取り出すためのトランジスタTr12,終端抵抗REFか
ら構成されている。
基準トランジスタTr9に並列に付加されたトランジス
タTr10は，ゲート１の出力により駆動される。
タTr10は，ゲート１の出力により駆動される。
ゲート１は非レベルシフト型のECL回路からなり，入
力トランジスタTr1,基準トランジスタTr2,レベルシフト
抵抗R0,電流スイッチ抵抗RCS2,出力側のOR出力をエミッ
タフォロワにより取り出すためのトランジスタTr3,終端
抵抗REFから構成されている。
力トランジスタTr1,基準トランジスタTr2,レベルシフト
抵抗R0,電流スイッチ抵抗RCS2,出力側のOR出力をエミッ
タフォロワにより取り出すためのトランジスタTr3,終端
抵抗REFから構成されている。
ゲート３を構成するレベルシフト型のECL回路の入力
トランジスタTr7及びTr8のうち,Tr7にはゲート２の出力
Ｃが印加され,Tr8には，ゲート２と同じ論理出力レベル
を有するゲートで駆動される入力Ｄが印可される。ま
た，基準トランジスタTr9に並列に付加されたトランジ
スタTr10は，ゲート１の出力Ｘにより駆動される。
トランジスタTr7及びTr8のうち,Tr7にはゲート２の出力
Ｃが印加され,Tr8には，ゲート２と同じ論理出力レベル
を有するゲートで駆動される入力Ｄが印可される。ま
た，基準トランジスタTr9に並列に付加されたトランジ
スタTr10は，ゲート１の出力Ｘにより駆動される。
この結果,Tr11からは入力Ｃ及びＤのOR出力Ｅが出力
され,Tr12からは入力Ｃ及びＤのNOR出力Ｆが出力され
る。また，ゲート１においてＡ＝“1"が入力されると，
ゲート１からＸ＝“1"が出力され,Tr10がONになるの
で，入力Ｃ及びＤの状態と無関係に,Tr11からＥ＝“0"
が出力され,Tr12からＦ＝“1"が出力される。
され,Tr12からは入力Ｃ及びＤのNOR出力Ｆが出力され
る。また，ゲート１においてＡ＝“1"が入力されると，
ゲート１からＸ＝“1"が出力され,Tr10がONになるの
で，入力Ｃ及びＤの状態と無関係に,Tr11からＥ＝“0"
が出力され,Tr12からＦ＝“1"が出力される。
第２図は，第１図の回路のゲート３を中心にした部分
等価回路を示す図である。また，第３図は，第２図の回
路の論理図である。
等価回路を示す図である。また，第３図は，第２図の回
路の論理図である。
第４図は，第１図の回路の論理レベルを示す図であ
る。
る。
第４図から分かるように，出力Ｘ及びＹのVOHは，レ
ベルシフト型のECL回路の出力であるＣ及びＥよりも十
分に高く，出力Ｘ及びＹのVOLは，出力Ｃ及びＥとほぼ
同程度である。
ベルシフト型のECL回路の出力であるＣ及びＥよりも十
分に高く，出力Ｘ及びＹのVOLは，出力Ｃ及びＥとほぼ
同程度である。
出力Ｘ及びＹのVOHをレベルシフト型のECL回路の出力
であるＣ及びＥよりも十分に高くすることは，ゲート３
の基準トランジスタTr9に付加したトランジスタTr10,ゲ
ート４の基準トランジスタTr15に付加したトランジスタ
Tr16により３値論理を実現するために必要であり，出力
Ｘ及びＹのVOLを出力Ｃ及びＥとほぼ同程度にすること
は，ゲート３の基準トランジスタTr9に付加したトラン
ジスタTr10及びゲート４の基準トランジスタTr15に付加
したトランジスタTr16が飽和するのを防止するために必
要である。
であるＣ及びＥよりも十分に高くすることは，ゲート３
の基準トランジスタTr9に付加したトランジスタTr10,ゲ
ート４の基準トランジスタTr15に付加したトランジスタ
Tr16により３値論理を実現するために必要であり，出力
Ｘ及びＹのVOLを出力Ｃ及びＥとほぼ同程度にすること
は，ゲート３の基準トランジスタTr9に付加したトラン
ジスタTr10及びゲート４の基準トランジスタTr15に付加
したトランジスタTr16が飽和するのを防止するために必
要である。
A,B,C,D,G及びＨには，出力Ｃ及びＥの低VOHレベルを
適用し，ゲート３の基準トランジスタTr9に付加したト
ランジスタTr10及びゲート４の基準トランジスタTr15に
付加したトランジスタTr16には，出力Ｘ及びＹの高VOH
レベルを適用する。
適用し，ゲート３の基準トランジスタTr9に付加したト
ランジスタTr10及びゲート４の基準トランジスタTr15に
付加したトランジスタTr16には，出力Ｘ及びＹの高VOH
レベルを適用する。
ゲート４のエミッタフォロワ抵抗は,REF1,REF2の２本
の直列抵抗により構成されている。これは，非レベルシ
フト型のECL回路からなるゲート１及びゲート４におい
て，レベルシフト型のECL回路からなるゲート２及びゲ
ート３と同一のVOHレベルを作り出すための手段であ
る。
の直列抵抗により構成されている。これは，非レベルシ
フト型のECL回路からなるゲート１及びゲート４におい
て，レベルシフト型のECL回路からなるゲート２及びゲ
ート３と同一のVOHレベルを作り出すための手段であ
る。
ここで，トランジスタに飽和が発生する場合について
説明する。
説明する。
トランジスタの飽和は，例えば，ゲート４の基準トラ
ンジスタTr15に付加したトランジスタTr16にゲート１の
出力Ｘのように高いVOHレベルを入力したとき,VOLレベ
ルを低くし過ぎると発生する。
ンジスタTr15に付加したトランジスタTr16にゲート１の
出力Ｘのように高いVOHレベルを入力したとき,VOLレベ
ルを低くし過ぎると発生する。
すなわち，出力Ｙに外部レベルと同程度の低いVOLを
発生しようとした場合，通常状態でもゲート４のVXはゲ
ート１の出力Ｘとほぼ等しくなり，これにRGNDによるLS
I電源の電圧降下とトランジスタ内のコレクタ抵抗によ
る電圧降下が加わり,Tr16のベース−コレクタ接合が順
方向バイアスとなり，飽和が発生する。高密度LSIで
は，微細化トランジスタを使用しているためにコレクタ
抵抗が特に大きな値になっているので，飽和が発生しや
すい。
発生しようとした場合，通常状態でもゲート４のVXはゲ
ート１の出力Ｘとほぼ等しくなり，これにRGNDによるLS
I電源の電圧降下とトランジスタ内のコレクタ抵抗によ
る電圧降下が加わり,Tr16のベース−コレクタ接合が順
方向バイアスとなり，飽和が発生する。高密度LSIで
は，微細化トランジスタを使用しているためにコレクタ
抵抗が特に大きな値になっているので，飽和が発生しや
すい。
本実施例では，このトランジスタの飽和を防止するた
めに，出力Ｘ及びＹのVOLが出力Ｃ及びＥとほぼ同程度
になるようにしている。
めに，出力Ｘ及びＹのVOLが出力Ｃ及びＥとほぼ同程度
になるようにしている。
本発明に係るECL回路によれば，既存のマスタスライ
スLSI用のECL回路の接続を変更するだけでトランジスタ
を飽和させることなく３値論理を実現することができ
る。
スLSI用のECL回路の接続を変更するだけでトランジスタ
を飽和させることなく３値論理を実現することができ
る。
第１図は本発明の１実施例構成図，第２図は第１図の回
路の部分等価回路を示す図，第３図は第２図の回路の論
理図，第４図は第１図の回路の論理レベルを示す図，第
５図は従来例を示す図，第６図は従来例の等価回路を示
す図，第７図は従来例の論理レベルを示す図である。 第１図において Tr1,Tr4,Tr7,Tr8,Tr13,Tr14:入力トランジスタ Tr2,Tr5,Tr9,Tr15:基準トランジスタ R0:レベルシフト抵抗 RCS1,RCS2:電流スイッチ抵抗 Tr10:基準Tr9に並列に付加したトランジスタ Tr16:基準Tr15に並列に付加したトランジスタ Tr3,Tr6,Tr11,Tr12,Tr17:出力をエミッタフォロワによ
り取り出すためのトランジスタ REF:終端抵抗 VBB:基準電圧 VEE:電流スイッチ用電圧 VTT:終端電圧 A:ゲート１の入力 B:ゲート２の入力 C:ゲート２の出力であると共にゲート３の入力 D:ゲート３の入力 E:ゲート３の出力 F:ゲート３の出力 G,H:ゲート４の入力 X:ゲート１の出力 Y,Y′：ゲート４の出力
路の部分等価回路を示す図，第３図は第２図の回路の論
理図，第４図は第１図の回路の論理レベルを示す図，第
５図は従来例を示す図，第６図は従来例の等価回路を示
す図，第７図は従来例の論理レベルを示す図である。 第１図において Tr1,Tr4,Tr7,Tr8,Tr13,Tr14:入力トランジスタ Tr2,Tr5,Tr9,Tr15:基準トランジスタ R0:レベルシフト抵抗 RCS1,RCS2:電流スイッチ抵抗 Tr10:基準Tr9に並列に付加したトランジスタ Tr16:基準Tr15に並列に付加したトランジスタ Tr3,Tr6,Tr11,Tr12,Tr17:出力をエミッタフォロワによ
り取り出すためのトランジスタ REF:終端抵抗 VBB:基準電圧 VEE:電流スイッチ用電圧 VTT:終端電圧 A:ゲート１の入力 B:ゲート２の入力 C:ゲート２の出力であると共にゲート３の入力 D:ゲート３の入力 E:ゲート３の出力 F:ゲート３の出力 G,H:ゲート４の入力 X:ゲート１の出力 Y,Y′：ゲート４の出力
Claims (1)
- 【請求項１】レベルシフト用の第１の抵抗（R0）と電流
スイッチ用の第２の抵抗（RCS1,RCS2）とを回路要素と
して含むECL回路からなる複数個のゲートにより構成さ
れるマスタスライスLSI回路において， レベルシフト型のECL回路からなるゲート（ゲート３）
の基準側トランジスタ（Tr9）に並列にトランジスタ（T
r10）を付加し， このトランジスタ（Tr10）を駆動する非レベルシフト型
のECL回路からなるゲート（ゲート１）を設け， このゲート（ゲート１）を構成するECL回路の出力側ト
ランジスタ（Tr2）のコレクタ回路は，上記第１の抵抗
（R0）と第２の抵抗（RCS2）とを直列接続したものから
なる ことを特徴とするECL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092430A JP2672969B2 (ja) | 1988-04-14 | 1988-04-14 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092430A JP2672969B2 (ja) | 1988-04-14 | 1988-04-14 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264015A JPH01264015A (ja) | 1989-10-20 |
| JP2672969B2 true JP2672969B2 (ja) | 1997-11-05 |
Family
ID=14054223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092430A Expired - Lifetime JP2672969B2 (ja) | 1988-04-14 | 1988-04-14 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672969B2 (ja) |
-
1988
- 1988-04-14 JP JP63092430A patent/JP2672969B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01264015A (ja) | 1989-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4806796A (en) | Active load for emitter coupled logic gate | |
| US4453095A (en) | ECL MOS Buffer circuits | |
| US4980579A (en) | ECL gate having dummy load for substantially reducing skew | |
| US5075579A (en) | Level shift circuit for achieving a high-speed processing and an improved output current capability | |
| US4948990A (en) | BiCMOS inverter circuit | |
| US5331225A (en) | BiCMOS logic circuit with bipolar transistor and MOS transistor formed on the same semiconductor substrate | |
| JP2672969B2 (ja) | Ｅｃｌ回路 | |
| US5338980A (en) | Circuit for providing a high-speed logic transition | |
| JPS63161723A (ja) | Ｃｍｏｓ論理回路 | |
| US3506846A (en) | Logic gate circuit having complementary output drive | |
| KR900006047B1 (ko) | 전압 레벨 변환기 | |
| US4435656A (en) | Phase inverter circuit | |
| JP2570492B2 (ja) | 半導体回路 | |
| JP2760047B2 (ja) | エミッタ結合型論理回路 | |
| JPH0738580B2 (ja) | エミッタ結合論理回路 | |
| US4590392A (en) | Current feedback Schottky logic | |
| JPS58190132A (ja) | 飽和型論理回路 | |
| EP0399126B1 (en) | Current source technology | |
| JPS6351380B2 (ja) | ||
| JPH0661436A (ja) | Ｔｔｌ−ｃｍｏｓ出力段 | |
| JPS6255327B2 (ja) | ||
| JPS60502182A (ja) | 電流切換装置 | |
| JPS5829657B2 (ja) | フリツプフロツプ回路 | |
| JP2570480B2 (ja) | レベル変換回路 | |
| JPH0736518B2 (ja) | 半導体集積回路 |