JPS58190132A - 飽和型論理回路 - Google Patents
飽和型論理回路Info
- Publication number
- JPS58190132A JPS58190132A JP7273982A JP7273982A JPS58190132A JP S58190132 A JPS58190132 A JP S58190132A JP 7273982 A JP7273982 A JP 7273982A JP 7273982 A JP7273982 A JP 7273982A JP S58190132 A JPS58190132 A JP S58190132A
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- JP
- Japan
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- potential
- collector
- diode
- circuit
- transistor
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- Pending
Links
- 239000000758 substrate Substances 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 229920006395 saturated elastomer Polymers 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000005219 brazing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は飽和型論理回路に関し、集積回路化した際の
動作の安定を図ったものである。
動作の安定を図ったものである。
集積回路化したバイポーラトランジスタによって、次の
表に示すような真理値動作を尋る１可路を形成した場合
は、８１図に示すような回路１１１成となる。
表に示すような真理値動作を尋る１可路を形成した場合
は、８１図に示すような回路１１１成となる。
８１図の回路において、トランジスタＱ、、Ｑｌのベー
スｅこは、それぞれ入力信号Ａ、Ｂが加えられる。トラ
ンジスタＱｓ＝Ｑ＊のエミッタは＆準棲地電位とされ、
コレクタは、共通に抵抗ＲＩ を介して電姉端子に接続
されるとともに、−トランジスタＱ３のベースに接続さ
れる。トランジスタＱ、のエミッタは基準接地電位とさ
れ、コレクタは、出力端１０に接続されるとともに抵抗
Ｒ１を介して電漉熾子に接続される。この回路において
、入力信号Ａ及び父はＢが１１「（ハイレベル）になる
と、トランジスタＱ、のベースは０１（ロウレベル）と
なり、出力端１０は１１１（ハイレベル）となる。一方
、入力１６号Ａ、Ｂがともに１０＠のときは、トランジ
スタＱ。
スｅこは、それぞれ入力信号Ａ、Ｂが加えられる。トラ
ンジスタＱｓ＝Ｑ＊のエミッタは＆準棲地電位とされ、
コレクタは、共通に抵抗ＲＩ を介して電姉端子に接続
されるとともに、−トランジスタＱ３のベースに接続さ
れる。トランジスタＱ、のエミッタは基準接地電位とさ
れ、コレクタは、出力端１０に接続されるとともに抵抗
Ｒ１を介して電漉熾子に接続される。この回路において
、入力信号Ａ及び父はＢが１１「（ハイレベル）になる
と、トランジスタＱ、のベースは０１（ロウレベル）と
なり、出力端１０は１１１（ハイレベル）となる。一方
、入力１６号Ａ、Ｂがともに１０＠のときは、トランジ
スタＱ。
のペースはハイレベルとなり、出力端１ｏは”０１とな
る。上記の回路においては、トランジスタＱｔ ＝
Ｑｔ−Ｑｓともオンしたときは飽和状態となる、 〔背景技術の問題点〕 一方ＮＰＮ）ランジスタを集積回路化した場合は、第２
図に示すような構造となる。この嘱２図において、ＮＰ
Ｎ）ランノスタが飽和状態となったときの寄生電流につ
いて説明する。エミッタが接地されていると、トランジ
スタが飽和したときコレクタの電位は、エミッタ即ち基
準接地電位に略等しくなる、このとき、サブストレート
１１に何らかの電流が流れたとすると、サブストレート
１１のインピーダンスによりサブストレートの電位が基
準接地電位よりも舖くなってしまう。この電圧が約０．
３ｖに達すると、サブストレートとコレクタ間の寄生ダ
イオードに１ｔａが流れるという現東を引き起す。この
ように一度ｓｆ生電流が流れると、全く電流を制限する
抵抗が無いため、増々奇生Ｉｔ流が大きくなる。この寄
生電流がふえると、サブストレート１１が接地電位から
浮く、つまり電位差が生じ、このような現眼が集積回路
内で生じると、数々の奇生トランジスタが発生する恐れ
があり、乗積回路の動作としては異常なものとなる。ま
た、この寄生電流を防止するためにエミッタとｆＳ準接
地喧位４間に抵抗を入れたりすると、スイッチングスピ
ードが遅くなり高速な切換スピードを必要とＣるような
回路には不向となる。
る。上記の回路においては、トランジスタＱｔ ＝
Ｑｔ−Ｑｓともオンしたときは飽和状態となる、 〔背景技術の問題点〕 一方ＮＰＮ）ランジスタを集積回路化した場合は、第２
図に示すような構造となる。この嘱２図において、ＮＰ
Ｎ）ランノスタが飽和状態となったときの寄生電流につ
いて説明する。エミッタが接地されていると、トランジ
スタが飽和したときコレクタの電位は、エミッタ即ち基
準接地電位に略等しくなる、このとき、サブストレート
１１に何らかの電流が流れたとすると、サブストレート
１１のインピーダンスによりサブストレートの電位が基
準接地電位よりも舖くなってしまう。この電圧が約０．
３ｖに達すると、サブストレートとコレクタ間の寄生ダ
イオードに１ｔａが流れるという現東を引き起す。この
ように一度ｓｆ生電流が流れると、全く電流を制限する
抵抗が無いため、増々奇生Ｉｔ流が大きくなる。この寄
生電流がふえると、サブストレート１１が接地電位から
浮く、つまり電位差が生じ、このような現眼が集積回路
内で生じると、数々の奇生トランジスタが発生する恐れ
があり、乗積回路の動作としては異常なものとなる。ま
た、この寄生電流を防止するためにエミッタとｆＳ準接
地喧位４間に抵抗を入れたりすると、スイッチングスピ
ードが遅くなり高速な切換スピードを必要とＣるような
回路には不向となる。
なお４４２図において、１１はサブストレート、１２は
ｎ埋込１−１１３はＮチヤツキに＠、１４は分、岨用の
Ｐチャンネル層、１５はＰチャンネル層４．１６．１７
はｎチャンネル層であり、１ｇ、１９．２０はコレクタ
・エミッタ・ベースである。上述したように、第１図で
示したような論理回路が集積回路化された場合は、不要
な寄生電流が流れ、回路動ｒ「に支障をきたすことがあ
る、 〔発明の目的） この発明は上記の事情に鑑みてなされたもので、ＮＰＮ
）ランノスタを飽和状態で使用してもサブストレートか
らコレクタへ不要な寄生電流が７１？すれないようにし
叫る飽和型論理回路を提供することを目的とする。
ｎ埋込１−１１３はＮチヤツキに＠、１４は分、岨用の
Ｐチャンネル層、１５はＰチャンネル層４．１６．１７
はｎチャンネル層であり、１ｇ、１９．２０はコレクタ
・エミッタ・ベースである。上述したように、第１図で
示したような論理回路が集積回路化された場合は、不要
な寄生電流が流れ、回路動ｒ「に支障をきたすことがあ
る、 〔発明の目的） この発明は上記の事情に鑑みてなされたもので、ＮＰＮ
）ランノスタを飽和状態で使用してもサブストレートか
らコレクタへ不要な寄生電流が７１？すれないようにし
叫る飽和型論理回路を提供することを目的とする。
この発明では、基準接地電位とＮＰＮ）ランノスタのコ
レクタ間に常に電位ＶＦを保つようにダイオードＤＩを
設けるものである。
レクタ間に常に電位ＶＦを保つようにダイオードＤＩを
設けるものである。
以下この発明の実施例を図面を８照して説明する、嘱３
図において、トランジスタＱ１１゜Ｑｌ！ｓＱ１ｍの各
エミッタは共通に接続されてダイオードＤ、を介して基
準接地電位端に接続される。トランジスタＱ１１＊Ｑｌ
＠のコレクタは、共通に抵抗Ｒ１１を介して電１Ｉｊ４
千に接続されるとともに、トランジスタＱ、ｌのベース
Ｋｆｆｌ続される。このトランジスタＱ１ｍのコレクタ
は、抵抗Ｒ１，を介して電―端子に！ｊＩ続されるとと
もに出力端２１に接続されている。この回路の１本的な
動作は、礪１図の場合と同様であり、その貞理値表も先
にポした表と同様である。
図において、トランジスタＱ１１゜Ｑｌ！ｓＱ１ｍの各
エミッタは共通に接続されてダイオードＤ、を介して基
準接地電位端に接続される。トランジスタＱ１１＊Ｑｌ
＠のコレクタは、共通に抵抗Ｒ１１を介して電１Ｉｊ４
千に接続されるとともに、トランジスタＱ、ｌのベース
Ｋｆｆｌ続される。このトランジスタＱ１ｍのコレクタ
は、抵抗Ｒ１，を介して電―端子に！ｊＩ続されるとと
もに出力端２１に接続されている。この回路の１本的な
動作は、礪１図の場合と同様であり、その貞理値表も先
にポした表と同様である。
上記の回６１Ｉにおいて、トランジスタが飽和状態に入
ったと券の動作について説明する。この回路においては
、トランジスタＱ １１ ＊ Ｑ ＠＠ 、 ＱＨのエ
ミッタと基革僧地亀位闇には、ダイオードＤ、があるた
めに、エミッタ電位は、接地電位からダイオードの順方
向電圧ＶＦだけ高くなっている。そして通常、この順方
向電圧ＶＦは約０．７Ｖである１便って、トランジスタ
Ｑ Ｉｔ ＋ Ｑ ＠＠＊Ｑ３．のどれかが飽和状態に
入っても、そのコレクタ鑞付も必ず基準接地電位よりも
■２南くなっている。このため、何らかの要因によって
サブストレートの電位が４準接地電位がら浮き上り電位
が生じたとしても、サブストレートとコレクタ間の今生
ダイオードが導通するまでにはならない。この結果、上
記回路の集積回路化を行っても奇生１を流が流れること
はなく、回路動作はゲ定して維持される。
ったと券の動作について説明する。この回路においては
、トランジスタＱ １１ ＊ Ｑ ＠＠ 、 ＱＨのエ
ミッタと基革僧地亀位闇には、ダイオードＤ、があるた
めに、エミッタ電位は、接地電位からダイオードの順方
向電圧ＶＦだけ高くなっている。そして通常、この順方
向電圧ＶＦは約０．７Ｖである１便って、トランジスタ
Ｑ Ｉｔ ＋ Ｑ ＠＠＊Ｑ３．のどれかが飽和状態に
入っても、そのコレクタ鑞付も必ず基準接地電位よりも
■２南くなっている。このため、何らかの要因によって
サブストレートの電位が４準接地電位がら浮き上り電位
が生じたとしても、サブストレートとコレクタ間の今生
ダイオードが導通するまでにはならない。この結果、上
記回路の集積回路化を行っても奇生１を流が流れること
はなく、回路動作はゲ定して維持される。
この発明は上記実−洒に・、艮定されるものではなく、
第４図、躬５図に示すように、−理回路を構成するトラ
ンジスタが２個以上であれば、これに過用できるもので
ある。嘱４図は、トランジスタＱ□、Ｑ１．の共通エミ
ッタが、メイオードＤ、を順方向に介して１＆準償地電
位端に接続され、コレクタは共通に抵抗”Ｉｓを介して
電椋端子に接続されるとともに出力端２５に接続された
ものである。この回路は、入力端Ａ、Ｂの何れか一方、
又は双方に１１１が入力しているときは、出力として“
Ｏ″を叫る回路である。嘱５図のものは、トランジスタ
Ｑｌ？＊Ｑｊｌｌの共通エミッタがダイオードＤ、を順
方向に介して基準接地電位端に接続され、トランジスタ
Ｑ０のコレクタは、トランジスタｑｔａのベースに接続
されるとともに抵抗Ｒ１４を介して電線端子に接続され
、またトランジスタＱ１．のコレクタは抵抗ＲＩＩを介
して電線端子に接続されるとともに出力端２６に接続さ
れて構成される。この回路はインバータとして動作する
。
第４図、躬５図に示すように、−理回路を構成するトラ
ンジスタが２個以上であれば、これに過用できるもので
ある。嘱４図は、トランジスタＱ□、Ｑ１．の共通エミ
ッタが、メイオードＤ、を順方向に介して１＆準償地電
位端に接続され、コレクタは共通に抵抗”Ｉｓを介して
電椋端子に接続されるとともに出力端２５に接続された
ものである。この回路は、入力端Ａ、Ｂの何れか一方、
又は双方に１１１が入力しているときは、出力として“
Ｏ″を叫る回路である。嘱５図のものは、トランジスタ
Ｑｌ？＊Ｑｊｌｌの共通エミッタがダイオードＤ、を順
方向に介して基準接地電位端に接続され、トランジスタ
Ｑ０のコレクタは、トランジスタｑｔａのベースに接続
されるとともに抵抗Ｒ１４を介して電線端子に接続され
、またトランジスタＱ１．のコレクタは抵抗ＲＩＩを介
して電線端子に接続されるとともに出力端２６に接続さ
れて構成される。この回路はインバータとして動作する
。
上記したようにこの発明によれば集積回路化したバイポ
ーラトランジスタで論理回路をｌｌ１１成゛「る複数の
トランジスタのエミッタを共通にして、これらエミッタ
と基！１１１接地電接地間にダイオードを接続すること
により、トランジスタが飽和状様になったときにサブス
トレートとコレクタ間の奇生ダイオードが導通して寄生
′を流が流れるのを防止する飽和型論理回路を提供でき
る。
ーラトランジスタで論理回路をｌｌ１１成゛「る複数の
トランジスタのエミッタを共通にして、これらエミッタ
と基！１１１接地電接地間にダイオードを接続すること
により、トランジスタが飽和状様になったときにサブス
トレートとコレクタ間の奇生ダイオードが導通して寄生
′を流が流れるのを防止する飽和型論理回路を提供でき
る。
＠１図は従来の論理回路を示す回路図、′＠２図はＮＰ
Ｎ）ランノスタの半導体集積構造を示す説明図、４３図
、＠４図、嘱５図はそれぞれこの発明の実施例を示す回
路図である。 Ｑｌｌ 〜 Ｑｘａ 、 ＱＩＳｓ Ｑ
１． ＠ Ｑｔｖ ｓ Ｑｓｓ ・・・ ト
ランノスタ、ＤＩ Ｉ Ｄｌ Ｉ Ｄｌ・・・ダ
イオード。
Ｎ）ランノスタの半導体集積構造を示す説明図、４３図
、＠４図、嘱５図はそれぞれこの発明の実施例を示す回
路図である。 Ｑｌｌ 〜 Ｑｘａ 、 ＱＩＳｓ Ｑ
１． ＠ Ｑｔｖ ｓ Ｑｓｓ ・・・ ト
ランノスタ、ＤＩ Ｉ Ｄｌ Ｉ Ｄｌ・・・ダ
イオード。
Claims (1)
- 集積回路化した少なくとも′＠１．′＠２のＮＰＮトラ
ンゾスタであって両方のトランジスタのエミッタを共通
に接続してこれらのエミッタと基準接地電位端間にダイ
オードを接続してなることを特徴とする飽和型論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273982A JPS58190132A (ja) | 1982-04-30 | 1982-04-30 | 飽和型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273982A JPS58190132A (ja) | 1982-04-30 | 1982-04-30 | 飽和型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190132A true JPS58190132A (ja) | 1983-11-07 |
Family
ID=13498022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7273982A Pending JPS58190132A (ja) | 1982-04-30 | 1982-04-30 | 飽和型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190132A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009119413A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 結晶性ポリマー微孔性膜及びその製造方法、並びに濾過用フィルタ |
| JP2009119412A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 結晶性ポリマー微孔性膜及びその製造方法、並びに濾過用フィルタ |
| JP2009119416A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 精密ろ過フィルター及びその製造方法 |
| JP2009119415A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 精密ろ過フィルター及びその製造方法 |
-
1982
- 1982-04-30 JP JP7273982A patent/JPS58190132A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009119413A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 結晶性ポリマー微孔性膜及びその製造方法、並びに濾過用フィルタ |
| JP2009119412A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 結晶性ポリマー微孔性膜及びその製造方法、並びに濾過用フィルタ |
| JP2009119416A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 精密ろ過フィルター及びその製造方法 |
| JP2009119415A (ja) * | 2007-11-16 | 2009-06-04 | Fujifilm Corp | 精密ろ過フィルター及びその製造方法 |
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