JPH0736518B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にエミッタ結合論理
回路を有する半導体集積回路に関する。

〔従来の技術〕

従来、エミッタ結合論理回路（以下、ECL回路と称す）
を有する半導体集積回路は、一般的に第５図および第６
図に示す回路で形成されている。

第５図は従来の一例を説明するためのECL回路図であ
る。

第５図に示すように、このECL回路を構成するIN₁₁は入
力端子、OUT₁₁およびOUT₁₂は出力端子、11は接地端子、
12はECL用電源端子、13は終端用電源端子、Q₁₁およびQ
₁₂はスイッチングトランジスタ、Q₁₃およびQ₁₄はエミッ
タフォロアトランジスタ、I₀は定電流源回路である。ま
た、V_Rは基準電位、R,R_Tは抵抗、Ｃは負荷容量である。
前記トランジスタQ₁₂のコレクタからエミッタフォロア
トランジスタQ₁₃,Q₁₄のベースを経てECL論理回路出力OU
T₁₁,OUT₁₂が得られる。この回路において、入力端子IN
₁₁が基準電位V_Rと比較しハイ（Ｈ）レベルのときトラン
ジスタQ₁₁は導通し、トランジスタQ₁₂は非導通になる。
従って、トランジスタQ₁₃,Q₁₄にはベース電流が供給さ
れ、ともに導通する。一方、入力端子IN₁₁がロー（Ｌ）
レベルに変化すると、トランジスタQ₁₁は非導通になる
ので、トランジスタQ₁₂は導通状態になり、この導通し
たトランジスタQ₁₂のコレクタレベルは下がるので、出
力端子OUT₁₁もロー（Ｌ）レベルになる。要するに、か
かるECL回路はバッファ回路を構成している。

第６図は従来の他の例を説明するためのECL回路図であ
る。

第６図に示すように、このECL回路が前述の第５図に示
す従来例と異なるのは、駆動能力を上げるため出力端子
を２端子から１端子にして電流を多く取り出す点であ
る。従って、エミッタフォロアトランジスタQ₁₃およびQ
₁₄の各エミッタを接続し、この接続点から出力を取り出
す構成になっている。その他の回路および回路動作につ
いては、第５図に示すECL回路と同様であるので説明を
省略する。

〔発明が解決しようとする問題点〕

上述した従来のECL回路を有する半導体集積回路は、例
えば第５図の回路を構成するのに四個のトランジスタと
一個の低電流回路とを必要とするなど部品点数が多くな
るという欠点があった。また、出力端子からの配線長が
長い場合には、配線容量による遅延時間が大きくなると
いう欠点があり、更には回路動作のスピードを保障する
ためエミッタフォロアトランジスタの抵抗値を下げると
消費電力が大きくなるという相反する欠点があった。

本発明の目的は、上記の点に鑑みてなされたものであ
り、出力端子の負荷容量によるスィッチング時間の遅れ
を低減させ、また同じ素子数で且つ消費電力が大きくな
らないようにして駆動能力を増大させる半導体集積回路
を提供するものである。

〔問題点を解決するための手段〕

本発明の半導体集積回路は、入力信号を入力される第一
のスイッチングトランジスタと、基準電位をベースに印
加しエミッタを前記第一のスイッチングトランジスタの
エミッタに接続した第二のスイッチングトランジスタ
と、前記第一および第二のスイッチングトランジスタの
エミッタに接続した定電流回路と、前記第一または第二
のスイッチングトランジスタの出力信号をベースに入力
し且つマルチエミッタを備えたエミッタフォロアトラン
ジスタと、前記エミッタフォロアトランジスタの前記マ
ルチエミッタにそれぞれ接続した抵抗および１個または
複数個の出力端子とを有し、前記出力端子が１個の場合
には前記エミッタフォロアトランジスタの前記エミッタ
を１個または複数個とも前記出力端子に接続し、前記出
力端子が複数個の場合には前記エミッタフォロアトラン
ジスタの前記エミッタを各々異なる前記出力端子に接続
して構成される。

〔実施例〕

次に、本発明の実施例について図面を用いて説明する。

第１図は本発明の基本構成を説明するためのECL回路図
である。

第１図に示すように、この基本構成を示すECL回路は、
第５図に示す従来例の回路の中のトランジスタQ₁₃,Q₁₄
をマルチエミッタトランジスタQ₁に置き替えて使用した
ものであり、他の点について第５図の従来例の回路と同
様である。また、このマルチエミッタトランジスタQ₁の
個々の性能は従来のトランジスタQ₁₃,Q₁₄と同じであ
る。

次に、第２図は本発明の第一の実施例を説明するための
ECL回路図である。

第２図に示すように、かかるECL回路において、出力端
子OUT₁,OUT₂に接続される負荷Ｃが大きい場合には、負
荷容量を半分程度のC/2にしてマルチエミッタトランジ
スタQ₃のエミッタに接続されたそれぞれの出力端子OU
T₁,OUT₂に接続させる必要がある。これにより従来に比
べ遅延時間を低減させることができる。これは出力側に
マルチエミッタトランジスタを用いたことにより可能と
なる。

また、第３図は本発明の第二の実施例を説明するための
ECL回路図である。

第３図に示すように、F/O数が多い場合でもトランジス
タをF/Oの数だけ使用せずに従来の数の半分以下のマル
チエミッタトランジスタQ₃,Q₄で十分となる。

第４図は本発明の第三の実施例を説明するためのECL回
路図である。

第４図に示すように、このECL回路は第６図に示す従来
のECL回路のエミッタフォロアのトランジスタをマルチ
エミッタトランジスタQ₃にし、さらに駆動能力を増加さ
せるため、マルチエミッタトランジスタのエミッタを出
力端子OUT₁に並列に接続したものである。

本実施例は前述の第一の実施例にくらべて高駆動能力と
なるのでバスライン等に使用可能となる。尚、ここでは
バッファ回路を例に説明したが、他のすべてのECL回路
も含まれることは明瞭である。

このように、一つの素子により複数の機能を持たせるこ
とが可能となり、また素子数を低減できるという利点が
ある。

要するに、上述した従来のECL回路を有する半導体集積
回路に対し、本発明の回路は部品点数を減らすし配線長
が長い場合でも高速化が可能で限られた部品点数の中で
高駆動能力を合わせ持つことができる。

すなわち、従来のECL回路の出力エミッタフォロアでは
出力のファンアウト数，駆動能力によりトランジスタ素
子数が変化していたのに対して、本発明では素子数を減
らし且つ負荷容量等により通常の駆動能力のままにする
か、または駆動能力を上げる場合でも素子数を変えるこ
となく対応できるという長所がある。

〔発明の効果〕

以上説明したように、本発明の半導体集積回路は出力の
エミッタフォロアトランジスタをマルチエミッタトラン
ジスタで構成することにより、負荷容量が大きい時にお
ける遅延時間の遅れを減少させることができるという効
果がある。また、出力端子に接続される負荷により一つ
の素子で適宜エミッタと抵抗とを切り換えることがで
き、且つ素子数を減少させることができるという効果が
ある。従って、回路動作の高速化はもちろん、高集積化
したときの回路の実装スペースを小さくすることができ
る。

【図面の簡単な説明】

第１図は本発明の基本構成を説明するためのECL回路
図、第２図は本発明の第一の実施例を説明するためのEC
L回路図、第３図は本発明の第二の実施例を説明するた
めのECL回路図、第４図は本発明の第三の実施例を説明
するためのECL回路図、第５図および第６図はそれぞれ
従来の一例を説明するためのECL回路図である。 IN₁……入力端子、OUT₁〜OUT₄……出力端子、１……接
地端子、２……ECL用電源端子、３……終端用電源端
子、Q₁,Q₂……スイッチングトランジスタ、Q₃,Q₄……エ
ミッタフォロアトランジスタ、V_R……基準電圧入力端
子、I_O……定電流回路、R,R_T……抵抗、Ｃ……負荷容
量。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号を入力される第一のスイッチング
   トランジスタと、基準電位をベースに印加しエミッタを
   前記第一のスイッチングトランジスタのエミッタに接続
   した第二のスイッチングトランジスタと、前記第一およ
   び第二のスイッチングトランジスタのエミッタに接続し
   た定電流回路と、前記第一または第二のスイッチングト
   ランジスタの出力信号をベースに入力し且つマルチエミ
   ッタを備えたエミッタフォロアトランジスタと、前記エ
   ミッタフォロアトランジスタの前記マルチエミッタにそ
   れぞれ接続した抵抗および１個または複数個の出力端子
   とを有し、前記出力端子が１個の場合には前記エミッタ
   フォロアトランジスタの前記エミッタを１個または複数
   個とも前記出力端子に接続し、前記出力端子が複数個の
   場合には前記エミッタフォロアトランジスタの前記エミ
   ッタを各々異なる前記出力端子に接続することを特徴と
   する半導体集積回路。