JPH01264015A - Ｅｃｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マスクスライスＬＳＩ用のＥＣＬ回路に関し。

既存のマスクスライスＬＳＩ用のＥＣＬ回路の接続を変
更するだけで、トランジスタを飽和させることなく３値
論理を実現することを目的とし。

レベルシフト用の第１の抵抗と電流スイッチ用の第２の
抵抗とを回路要素として含むＥＣＬ回路からなる複数個
のゲートにより構成されるマスクスライスＬＳ、１回路
において、レベルシフト型のＥＣＬ回路からなるゲート
の基準側トランジスタに並列にトランジスタを付加し、
このトランジスタを駆動する非レベルシフト型のＥＣＬ
回路からなるゲートを設け、このゲートを構成するＥＣ
Ｌ回路の出力側トランジスタのコレクタ回路は、上記第
１の抵抗と第２の抵抗とを直列接続したものからなるよ
うに構成する。

〔産業上の利用分野〕

本発明は、ＥＣＬ［ｉｉｌ＆３．特にマスクスライスＬ
ＳＩ用のＥ　Ｃ１，回路に関する。

〔従来の技術〕

電子計算機のｃｐｕを高速化するために、　　ＥＣＬ　
（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）回路
が使用されている。

第５図は２従来のレベルンフト型ＥＣＬ回路の例を示す
図である。

第５図において、　Ｔｒｌ　、　Ｔｒｚ　、　Ｔｒ３及
びＴｒ４は入力トランジスタ、　Ｔｒ５は基串トランジ
スタ。

ＲｅはレベルシフＮＩＥ抗＋　　ＲＣ３１及びＲＣ３２
は電流スイッチ抵抗、　Ｔｒｂ及びＴｒｔは出力をエミ
ッタフォロワにより取り出すためのトランジスタ。

ＲＥＦは終端抵抗、１ｃ！は定電流回路＋ｖｌｌｌは基
準電圧、■、は電流スイッチ用電圧、ＶＴＴは終端電圧
である。

以下、第５図の従来例の動作を説明する。

人力トランジスタＴｒ、　、　Ｔｒｚ　、　Ｔｒ３及び
Ｔｒ、のうちのいずれか１つに“ｌ”が入力されると、
そのトランジスタはＯＮになり、基ｉｔ　トランジスタ
ＴｒｓはＯＦＦになる。その結果、法準トランジスタＴ
ｒ５のコレクタ電位が上昇し、　Ｔｒ＝のヘースーエミ
ソタＯＮ電位降下分、電位の下がった“１”レベル出力
電圧がＯＲ出力に出力される。

Ｔｒｌ、の出力は、入力トランジスタＴｒ１　、　Ｔｒ
ｚ　。

’ｒｒｚ及びＴｒ４のうちのいずれか１つに“１“が入
力されるとｌ”となるので、ＯＲ出力である。

一方、Ｔ「、はＴｒｈと正反対の動作をする。すなわち
１人力トランジスタＴｒ＋　、　Ｔｒｚ　、　Ｔｒｓ及
びＴｒ、のうちのいずれか１つに“１″が入力されると
、そのトランジスタはＯＮになるので、コレクタ電位は
降下し、出力ＮｏＲには、このコレクタ電位からＴｒ７
のベース−エミッタＯＮ電位分、電位の下がった“Ｏ”
レベル出力電位が出力される。

Ｔｒ７の出力は、入力トランジスタＴｒ、　、　Ｔｒ、
　。

Ｔｒ３及びＴｒａのうちのいずれか１つに”ｌ”が入力
されると“Ｏ”となるので、ＮＯＲ出力である。

第６図は、第５図に示した従来例の等価回路である。

第６図から分かるように、第５図の回路は、４個の人力
ＩＮ、　、　［Ｎ２．　ＩＮ３及びＩＮ、に対してＯＲ
出力とＮＯＲ出力とをもする。この関係を弐で表すと次
のようになる。

ＯＲ＝　ＩＮ、　　ト［Ｎｚ　　士ｌＮ３　　＋ｌＮ４
Ｎ　ＯＲ＝　０１−２ ところで、第５図の回路を高速化するためには。

論ｒ！１ＩＦｉ幅を小さくする必要がある。これは、電
流スイッチ抵抗Ｒｅ５ｔ及びＲｃｓｚを小さくすること
により、第５図にＣとして示した寄生容量による遅延時
間（０，７ＲｃｉＸＣ程度）を小さくすることにより実
現することができる。

また、ＬＳＩ内部の論理振幅をＬＳＩ外部の論理振幅よ
りも小さくした場合、ｕｒｉ屹レヘしベ整合性を得るた
めに、レベルシフトを行う必要がある。

これは、レベルシフト７１．（抗Ｒ０により行われる。

第５図の場合、レベルシフトは、ΔＶ＝ＲｏＸｉ６．だ
け行われる。

第７図は、第５図に示した従来のＥＣＬ回路の論理レベ
ルを示した図である。

第７図から分かるように、ＬＳＩの外部の論理振幅は、
ＬＳＩの内部の論理振幅より大きくされている。この理
由は、ＬＳＩの外部は他の素子へ信号を伝達するため温
度差等によるノイズ要因が大きく、その分、論理振幅を
大きくして伝達マージンを大きくする必要があるためで
ある。

また、第７図から、レベルシフト抵抗Ｒ０がないと、外
部レベルと内部レベルとの整合性が悪いことが分かる。

〔発明が解決しようとする課題〕

従来のマスクスライスＬＳＩ用のＥＣＬ回路では、３値
論理を実現できないという問題があった。

本発明は、既存のマスクスライスＬＳＩ用のＥＣＬ回路
の接続を変更するだけで１〜ランジスタを飽和させるこ
となく３値論理を実現することのできるＥＣＬ回路を提
供することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するために３本発明のＥＣＬ回路は、
レベルシフト用の第１の抵抗と電流スイッチ用の第２の
抵抗とを回路要素として含むＥＣＬ回路からなる複数個
のゲートにより構成されるマスクスライスＬＳＩ回路に
おいて、レベルシフト型のＥＣＬ回路からなるゲートの
基４を側トランジスタに並列にトランジスタを付加し、
このトランジスタを駆動する非レベルシフト型のＥＣＬ
回路からなるゲートを設け、このゲートを構成するＥＣ
Ｌ回路の出力側トランジスタのコレクタ回路は、上記第
１の抵抗と第２の抵抗とを直列接続したものからなるよ
うに構成する。

〔作用〕

本発明のＥＣＬ回路は、レベルシフト型のＥＣＬ回路か
らなるゲートの基準側トランジスタに並列にトランジス
タを付加し、このトランジスタを駆動する非レベルシフ
ト型のＥＣＬ回路からなるゲートを設けている。このゲ
ートを構成するＥＣＬ回路の出力側トランジスタのコレ
クタ回路は。

レベルシフト型のＥＣＬ回路のレベルシフト抵抗と電流
スイッチ抵抗とを直列接続したものからなる。

したがって５　レベルシフト型のＥＣＬ回路からなるゲ
ートの基準側トランジスタに並列に接続されたトランジ
スタを駆動するための論理レベルは。

レベルシフト型のＥＣＬ回路の複数個の入力トランジス
タ及び基準側トランジスタの論理レベルよりも高くなる
。

この結果、レベルシフト型のＥＣＬ回路からなるゲート
の基準側トランジスタに並列に接続されたトランジスタ
は、レベルシフト型のＥＣＬ回路の複数個の入力トラン
ジスタの状態と無関係にＯＮすることができる。

以上に述べたように１本発明のＥＣＬ回路によれば、レ
ベルシフト型のＥＣＬ回路の複数個の入力トランジスタ
によるＯＲ出力及びＮＯＲ出力のほかに、レベルシフト
型のＥＣＬ回路からなるゲートの基準側トランジスタに
並列に接続されたトランジスタによる出力が得られる。

すなわち、３値論理を実現することができる。

〔実施例〕

第１図は２本発明の１実施例構成図である。

第１図において、　Ｔｒａ、Ｔｒａ、Ｔｒｌ、Ｔｒｓ、
Ｔｒａｓ及びＴｒ、は人力トランジスタ、　Ｔｒｙ、　
Ｔｒｓ、　Ｔｒｑ及びＴｒ１５は基ｔｉｔ　トランジス
タ、Ｒｏはレベルシフト１氏抗。

ＲＣ３Ｉ及びＲＣ３ｔは電流スイッチ抵抗、　Ｔｒａ。

は基？ｌｌ、７　ｒ、に並列に付加したトランジスタ＋
　Ｔ’＋６は基準Ｔｒ、５に並列に付加したトランジス
タ、　Ｔｒ３．Ｔｒ６゜Ｔｒｌｌ＋　Ｔｒｌ２及びＴｒ
ａｔは出力をエミッタフォロワにより取り出すためのト
ランジスタ＋ＲＥＦは終端抵抗、■□は基準電圧、■。

は電流スイッチ用電圧。

ｖｙｔは終端電圧、Ａはゲート１の入力、Ｂはゲート２
の入力、Ｃはゲート２の出力であると共にゲート３の入
力、Ｄはゲート３の入力、Ｅはゲート３の出力、Ｆはゲ
ート３の出力、Ｇ及びＨはゲート４の入力、Ｘはゲー１
−１の出力、Ｙ及びＹ′はゲート４の出力である。

以下、ゲート３を構成するレベルシフト型のＥＣＬ回路
を中心に２本実施例を説明する。

ゲート３を構成するレベルシフ１〜型のＥＣＬ回路は２
人力トランジスタＴｒｌ及びＴ「６．基準トランジスタ
Ｔ「１．レベルシフト抵抗Ｒｏ、電流スイッチ砥抗ｒ？
　ｃｓ＋及びＲＣｆｆｌ＋基準トランジスタＴｒｑに並
列に付加されたトランジスタＴｒｉｏ、　出力側のＯＲ
出力をエミッタフォロワにより取り出すためのトランジ
スタＴｒ１１＋　入力側のＮＯＲ出力をエミッタフォロ
ワにより取り出すためのトランジスタＴｒ、□。

終端抵抗Ｒ０から構成されている。

基準トランジスタＴｒｑに並列に付加されたトランジス
タＴｒ１．は、ゲート１の出力により駆動される。

ゲート１は非レベルシフト型のＥＣＬ回路からなり、入
力トランジスタＴｒ＋、基準トランジスタＴｒｙ、レベ
ルシフト抵抗Ｒ０，電流スイッチ抵抗ＲＣ５ｔ、出力側
のＯＲ出力をエミッタフォロワにより取り出すためのト
ランジスタＴｒｘ、終端抵抗ＲＥＦから構成される装置 ゲート３を構成するレベルシフト型のＥＣＬ回路の入力
トランジスタＴｒｔ及びＴｒｅのうち、　Ｔｒ。

にはゲート２の出力Ｃが印加され、　Ｔｒ＠には、ゲー
ト２と同し論理出力ルベルを有するゲートで駆動される
人力りが印加される。また、基準トランジスタＴｒｇに
並列に付加されたトランジスタＴｒ１０は、ゲート１の
出力Ｘにより駆動される。

この結果、　Ｔｒ＋＋からは入力Ｃ及びＤのＯＲ出力Ｅ
が出力され＋Ｔｒ１１からは入力Ｃ及びＤのＮＯＲＯＲ
出力用力される。また、ゲートｌにおいてＡ＝“ｌ”が
入力されると、ゲート１からＸ＝“１″が出力され、　
Ｔｒ１０がＯＮになるので、入力Ｃ及びＤの状態と無関
係に、　Ｔｒ＋＋からＥ＝“Ｏ”が出力され、　Ｔｒ＋
ｚからＦ＝“１”が出力される。

第２図は、第１図の回路のゲート３を中心にした部分等
価回路を示す図である。また、第３図は。

第２図の回路の論理図である。

第４図は、第１図の回路の論理レベルを示す図である。

第４図から分かるように、出力Ｘ及びＹのＶ。Ｈは、し
へルシフト型のＥＣＬ回路の出力であるＣ及びＥよりも
十分に高く、出力Ｘ及びＹの■。Ｌは。

出力Ｃ及びＥとほぼ同程度である。

出力Ｘ及びＹのＶＯＩＩをレベルシフト型のＥＣＬ回路
の出力であるＣ及びＥよりも十分に高くすることは、ゲ
ート３の基準トランジスタＴｒｇに付加したトランジス
タＴｒ１０、ゲート４の基準トランジスタＴ「１．に付
加したトランジスタＴｒ＋ａにより３値論理を実現する
ために必要であり、出力Ｘ及びＹのＶ。Ｌを出力Ｃ及び
Ｅとほぼ同程度にすることは。

ゲート３の基準トランジスタＴｒｑに付加したトランジ
スタＴｒｌ。及びゲート４の基準トランジスタＴｒ１．
に付加したトランジスタ７ｒＨが飽和するのを防止する
ために必要である。

Ａ、Ｂ、Ｃ，Ｄ、Ｇ及びＨには、出力Ｃ及びＥの低ＶＯ
ニレベルを適用し、ゲート３の基準トランジスタＴｒｑ
に付加したトランジスタＴｒ１０及びゲート４の基準ト
ランジスタＴ「５．に付加したトランジスタＴｒ０には
、出力Ｘ及びＹの高ＶＯＲレベルを適用する。

ゲート４のエミッタフォロワ抵抗は、　　Ｒｔｒ＋＋Ｒ
ｔＦＺの２本の直列抵抗により構成されている。

これは、非レベルシフト型のＥＣＬ回路からなるゲート
１及びゲート４において、レベルシフト型のＥＣＬ回路
からなるゲート２及びゲート３と同一のＶ。Ｈルベルを
作り出すための手段である。

ここで、トランジスタに飽和が発生する場合について説
明する。

トランジスタの飽和は１例えば、ゲート４の基準トラン
ジスタＴｒ＋ｓに付加したトランジスタＴｒｙｔｈにゲ
ートｌの出力Ｘのように高いＶ。、レベルを入力したと
き、■。ルベルを低くし過ぎると発生ずる。

すなわち、出力Ｙに外部レベルと同程度の低いＶＯＬを
発生しようとした場合１通常状態でもゲート４の■８は
ゲートｌの出力Ｘとほぼ等しくなり。

これにＲＣＮＤによるＬＳＩ電源の電圧降下とトランジ
スタ内のコレクタ抵抗による電圧降下が加わり＋　Ｔｒ
ｌｋのベース−コレクタ接合が順方向バイアスとなり、
飽和が発生する。高密度ＬＳＩでは。

微細化トランジスタを使用しているためにコレクタ抵抗
が特に大きな値になっているので、飽和が発生しやすい
。

本実施例では、このトランジスタの飽和を防止するため
に、出力Ｘ及びＹの■。、が出力Ｃ及びＥとほぼ同程度
になるようにしている。

〔発明の効果〕

本発明に係るＥＣＬ回路によれば、既存のマスクスライ
スＬＳＩ用のＥＣＬ回路の接続を変更するだけでトラン
ジスタを飽和させることなく３値論理を実現することが
できる。

【図面の簡単な説明】

第１図は本発明の１実施例構成図、第２図は第１図の回
路の部分等価回路を示す図５第３図は第２図の回路の論
理図、第４図は第１図の回路の論理レベルを示す図、第
５図は従来例を示す図、第６図は従来例の等価回路を示
す図、第７図は従来例の論理レベルを示す図である。 第１図において Ｔｒ、、Ｔｒａ＋Ｔｒｙ＋Ｔｒｓ＋Ｔｒ＋ｓ＋　Ｔｒ＋
ａ　：入力トランジスタ Ｔｒ−ｔ、　Ｔｒｓ、　Ｔｒｑ＋　Ｔｒ＋　ｓ　’基ｉ
１＝　）ランジスタＲ０ニレベルシフト抵抗 Ｒｃｓ＋　＋　　Ｒｅ５ｔ　　：電流スイッチ抵抗Ｔｒ
ｌ。：４ｉｐ、Ｔｒ、に並列に付加したトランジスタＴ
ｒ＋ｉ　：　基弔Ｔｒ＋ｓに並列に付加したトランジス
タＴｒ３．Ｔｒ６．Ｔｒ１．、　Ｔｒｌ□、Ｔｒｌ？　
’出力をエミッタフォロワにより取り 出すためのトラン ジスタ Ｒ４，：終端抵抗 ｖｌｌｌ二基準電圧 ＶＥＥ：電流スイッチ用電圧 ■、７：終端電圧 Ａ：ゲート１の入力 Ｂ：ゲート２の入力 Ｃ：ゲート２の出力であると共にゲート３の入り：ゲー
ト３の入力 Ｅ：ゲート３の出力 Ｆ：ゲート３の出力 Ｇ、Ｈ：ゲート４の入力 Ｘ：ゲート１の出力 Ｙ、Ｙ’：ゲート４の出力

Claims (1)

1. 【特許請求の範囲】 レベルシフト用の第１の抵抗（Ｒ＿０）と電流スイッチ
   用の第２の抵抗（Ｒ＿ｃ＿ｓ＿１、Ｒ＿ｃ＿ｓ＿２）と
   を回路要素として含むＥＣＬ回路からなる複数個のゲー
   トにより構成されるマスタスライスＬＳＩ回路において
   、 レベルシフト型のＥＣＬ回路からなるゲート（ゲート３
   ）の基準側トランジスタ（Ｔｒ＿９）に並列にトランジ
   スタ（Ｔｒ＿１＿０）を付加し、このトランジスタ（Ｔ
   ｒ＿１＿０）を駆動する非レベルシフト型のＥＣＬ回路
   からなるゲート（ゲート１）を設け、 このゲート（ゲート１）を構成するＥＣＬ回路の出力側
   トランジスタ（Ｔｒ＿２）のコレクタ回路は、上記第１
   の抵抗（Ｒ＿０）と第２の抵抗（Ｒ＿ｃ＿ｓ＿２）とを
   直列接続したものからなる ことを特徴とするＥＣＬ回路。