JP2659614B2 - 表示制御装置 - Google Patents
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- G09G3/3611—Control of matrices with row and column drivers
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Description
［産業上の利用分野］ 本発明は、走査型表示装置の表示を制御する表示制御
装置に関し、特に、表示画面を分割した複数の領域を並
行して走査する表示装置の表示制御装置に関するもので
ある。 ［従来の技術］ 陰極線管のような表示装置では、表示画面全体を１本
の走査線で表示しているのに対し、たとえば、液晶表示
装置のような表示装置では、画面を２つの領域に分け
て、それらの領域を並行に走査するのが一般的である。 そこで、このような画面を分割した複数の領域を２つ
の領域に並行に走査する表示装置の表示を制御する従来
の表示制御装置では、表示する画面のビットマップデー
タを保持するメモリ（以下、表示メモリと記す）として
ランダムアクセスメモリを用いて、外メモリに表示デー
タを格納する描画アクセスと表示のために表示データを
読みだす表示アクセスとを時分割で交互に行なう方式を
とっていた。 この方式は１タイムシェアリング方式と呼ばれるが、
この方式では表示アクセスをする場合にランダムアドレ
スを指定できるために、離散して配置された２つの領域
から交互に表示データを読みだすことができ、表示装置
に対して同時に複数の表示データを送出することができ
る。 また、このようなランダムアクセスメモリを用いた表
示制御装置において、表示メモリの表示用読みだしアド
レスを制御することで、ラップ・アラウンドスクロール
を実現する特開昭63−21388号公報記載の技術が知られ
ている。 ［発明が解決しようとする課題］ 表示メモリとして単なるランダムアクセスメモリを用
いる前記従来技術によれば、高精細の大画面表示装置に
適用する場合、表示メモリからの単位時間あたりの表示
用読み出しが多くなり、表示メモリに対する表示アクセ
スと、表示メモリへの描画アクセスとの競合が多くな
り、表示メモリへの描画が遅くなってしまうという問題
があった。 ところで、表示アクセスと描画アクセスとの競合は、
これらのアクセスを同時に実行可能なデュアルポートメ
モリ（以下、「DPRAM」と記す）を利用することで解決
することができる。 この場合、DPRAMのシリアルポートからの表示用読み
だしは、連続したアドレスで行なわれるので、前記従来
のタイムシェアリング方式により複数の表示領域のデー
タを交互に読みだすためには、第７図に示すように描画
を行なう際にあらかじめ表示メモリのアドレスを操作し
て、シリアルポートから読みだされる表示データを２つ
の領域のデータが交互に読みだされるようにする必要が
ある。 しかし、これでは、画面分割スクロール、つまり、表
示画面の一部分の領域だけをスクロールする場合、これ
を前記特開昭63−21388号公報記載の技術のように表示
用読みだしアクセスのアドレスを変えることによって行
なうと、スクロールしない表示領域までスクロールして
しまうという問題が生ずる。 これは、第８図に示すように、Ａの領域を部分スクロ
ールしようとすると、スクロールしなくともよいＢの領
域までスクロールしてしまうことを意味している。 また、表示メモリのメモリマップが従来のランダムア
クセスメモリを用いたものと異なってしまうので、既存
の描画ソフトウェア等を利用できなくなってしまうとい
う問題もあった。 そこで、本発明は、従来のランダムアクセスメモリを
用いた表示メモリと同じメモリマップを設定できる、デ
ュアルポートメモリを用いた表示メモリを備えた表示制
御装置を提供することを目的とする。 また、本発明は、高精細の大画面表示装置に適用した
場合でも、高速な描画処理を行なうことができ、かつ、
表示画面の部分的なスクロールを行なうことのできる表
示制御装置を提供することを目的とする。
装置に関し、特に、表示画面を分割した複数の領域を並
行して走査する表示装置の表示制御装置に関するもので
ある。 ［従来の技術］ 陰極線管のような表示装置では、表示画面全体を１本
の走査線で表示しているのに対し、たとえば、液晶表示
装置のような表示装置では、画面を２つの領域に分け
て、それらの領域を並行に走査するのが一般的である。 そこで、このような画面を分割した複数の領域を２つ
の領域に並行に走査する表示装置の表示を制御する従来
の表示制御装置では、表示する画面のビットマップデー
タを保持するメモリ（以下、表示メモリと記す）として
ランダムアクセスメモリを用いて、外メモリに表示デー
タを格納する描画アクセスと表示のために表示データを
読みだす表示アクセスとを時分割で交互に行なう方式を
とっていた。 この方式は１タイムシェアリング方式と呼ばれるが、
この方式では表示アクセスをする場合にランダムアドレ
スを指定できるために、離散して配置された２つの領域
から交互に表示データを読みだすことができ、表示装置
に対して同時に複数の表示データを送出することができ
る。 また、このようなランダムアクセスメモリを用いた表
示制御装置において、表示メモリの表示用読みだしアド
レスを制御することで、ラップ・アラウンドスクロール
を実現する特開昭63−21388号公報記載の技術が知られ
ている。 ［発明が解決しようとする課題］ 表示メモリとして単なるランダムアクセスメモリを用
いる前記従来技術によれば、高精細の大画面表示装置に
適用する場合、表示メモリからの単位時間あたりの表示
用読み出しが多くなり、表示メモリに対する表示アクセ
スと、表示メモリへの描画アクセスとの競合が多くな
り、表示メモリへの描画が遅くなってしまうという問題
があった。 ところで、表示アクセスと描画アクセスとの競合は、
これらのアクセスを同時に実行可能なデュアルポートメ
モリ（以下、「DPRAM」と記す）を利用することで解決
することができる。 この場合、DPRAMのシリアルポートからの表示用読み
だしは、連続したアドレスで行なわれるので、前記従来
のタイムシェアリング方式により複数の表示領域のデー
タを交互に読みだすためには、第７図に示すように描画
を行なう際にあらかじめ表示メモリのアドレスを操作し
て、シリアルポートから読みだされる表示データを２つ
の領域のデータが交互に読みだされるようにする必要が
ある。 しかし、これでは、画面分割スクロール、つまり、表
示画面の一部分の領域だけをスクロールする場合、これ
を前記特開昭63−21388号公報記載の技術のように表示
用読みだしアクセスのアドレスを変えることによって行
なうと、スクロールしない表示領域までスクロールして
しまうという問題が生ずる。 これは、第８図に示すように、Ａの領域を部分スクロ
ールしようとすると、スクロールしなくともよいＢの領
域までスクロールしてしまうことを意味している。 また、表示メモリのメモリマップが従来のランダムア
クセスメモリを用いたものと異なってしまうので、既存
の描画ソフトウェア等を利用できなくなってしまうとい
う問題もあった。 そこで、本発明は、従来のランダムアクセスメモリを
用いた表示メモリと同じメモリマップを設定できる、デ
ュアルポートメモリを用いた表示メモリを備えた表示制
御装置を提供することを目的とする。 また、本発明は、高精細の大画面表示装置に適用した
場合でも、高速な描画処理を行なうことができ、かつ、
表示画面の部分的なスクロールを行なうことのできる表
示制御装置を提供することを目的とする。
前記目的達成のために、本発明は、表示画面を複数に
分割した分割表示画面毎に並行に走査を行なう走査型表
示装置の表示を制御する表示制御装置であって、 ランダムアクセスポートより表示データが書き込まれ
シリアルアクセスポートより表示データを読み出される
デュアルポートメモリと、複数のバッファメモリと、前
記デュアルポートメモリより順次、各分割表示画面毎に
１ラスタづつ表示データを読み出す表示アドレスを発生
する表示アドレス発生手段と、デュアルポートメモリよ
り読み出した表示データを、各分割表示画面毎に、それ
ぞれ前記複数のバッファメモリに格納する格納手段と、
前記複数のバッファメモリに格納された表示データを並
行に読み出し表示装置へ送出する手段とを有することを
特徴とする表示制御装置を提供する。 また、この表示制御装置においては、前記分割表示画
面のスクロール時に、スクロールする分割表示画面の表
示データを読み出す前記表示アドレスのみに、スクロー
ル量分のアドレス値を加算もしくは減算する演算手段を
備えることが望ましい。 また、併せて、本発明は、表示装置と、外表示装置の
表示を制御する前記表示制御装置と、前記デュアルポー
トメモリに表示データを格納する文書編集手段とを有す
ることを特徴とする文書編集装置をも提供する。
分割した分割表示画面毎に並行に走査を行なう走査型表
示装置の表示を制御する表示制御装置であって、 ランダムアクセスポートより表示データが書き込まれ
シリアルアクセスポートより表示データを読み出される
デュアルポートメモリと、複数のバッファメモリと、前
記デュアルポートメモリより順次、各分割表示画面毎に
１ラスタづつ表示データを読み出す表示アドレスを発生
する表示アドレス発生手段と、デュアルポートメモリよ
り読み出した表示データを、各分割表示画面毎に、それ
ぞれ前記複数のバッファメモリに格納する格納手段と、
前記複数のバッファメモリに格納された表示データを並
行に読み出し表示装置へ送出する手段とを有することを
特徴とする表示制御装置を提供する。 また、この表示制御装置においては、前記分割表示画
面のスクロール時に、スクロールする分割表示画面の表
示データを読み出す前記表示アドレスのみに、スクロー
ル量分のアドレス値を加算もしくは減算する演算手段を
備えることが望ましい。 また、併せて、本発明は、表示装置と、外表示装置の
表示を制御する前記表示制御装置と、前記デュアルポー
トメモリに表示データを格納する文書編集手段とを有す
ることを特徴とする文書編集装置をも提供する。
本発明に係る表示制御装置によれば、前記デュアルポ
ートメモリより順次、各分割表示画面毎に１ラスタづつ
表示データを読み出し、前記複数のバッファメモリにそ
れぞれ格納する。そして、複数のバッファメモリに格納
された表示データを並行に読み出し表示装置へ送出す
る。したがい、表示装置を利用する情報処理装置等は、
従来のランダムアクセスメモリを用いたタイムシェアリ
ング方式とまったく同じに、表示制御装置のデュアルポ
ートメモリのアドレスマップを設定でき、描画方法を変
更する必要がなく、従来の描画処理ソフトウェアがその
まま利用できる。また、表示メモリとしてデュアルポー
トメモリを用いるので、表示アクセスとの競合により、
描画アクセスが妨げられることがなく、高速な描画処理
を行なうことができる。 また、この表示制御装置において、前記演算手段を備
えた場合には、外演算手段により、スクロールする分割
表示画面の表示データを読み出す前記表示アドレスのみ
にスクロール量分のアドレス値を加算もしくは減算し、
この表示アドレスによりデュアルポートメモリより表示
データを読み出す。したがい、部分表示画面のみの部分
的なスクロールを行なうことができる。
ートメモリより順次、各分割表示画面毎に１ラスタづつ
表示データを読み出し、前記複数のバッファメモリにそ
れぞれ格納する。そして、複数のバッファメモリに格納
された表示データを並行に読み出し表示装置へ送出す
る。したがい、表示装置を利用する情報処理装置等は、
従来のランダムアクセスメモリを用いたタイムシェアリ
ング方式とまったく同じに、表示制御装置のデュアルポ
ートメモリのアドレスマップを設定でき、描画方法を変
更する必要がなく、従来の描画処理ソフトウェアがその
まま利用できる。また、表示メモリとしてデュアルポー
トメモリを用いるので、表示アクセスとの競合により、
描画アクセスが妨げられることがなく、高速な描画処理
を行なうことができる。 また、この表示制御装置において、前記演算手段を備
えた場合には、外演算手段により、スクロールする分割
表示画面の表示データを読み出す前記表示アドレスのみ
にスクロール量分のアドレス値を加算もしくは減算し、
この表示アドレスによりデュアルポートメモリより表示
データを読み出す。したがい、部分表示画面のみの部分
的なスクロールを行なうことができる。
以下、本発明に係る表示制御装置の一実施例について
説明する。 まず、第３図に本実施例に係る表示制御装置を適用し
た文書編集装置の構成を示す。 図示するように、文書編集装置は、中央処理装置（以
下CPU）301、キーボードやプリンタ等で構成されるI/O
装置302、ランダムアクセスメモリで構成される記憶装
置303、表示制御装置304、液晶等表示画面が２つ以上の
領域に分割して走査される表示装置305により構成され
ている。 該文書編集装置の動作は、記憶装置303に記憶された
プログラムに従って、I/O装置であるキーボードからの
仮名、漢字あるいは英数字等の入力を表示制御装置を通
して表示装置に表示することで操作者に編集文書を示
し、操作者は、編集文書を表示で確認し、I/O装置であ
るプリンタ等で印刷し所望の文書を得ることができる。 次に、表示制御装置304について説明する。 本実施例では、便宜上、表示装置として表示画面を上
下２つの領域に分割し、これを同時に走査する液晶表示
装置を例にとり、また表示画面の大きさは、横方向32ド
ット、縦方向８ラインとして説明する。 まず、第１図に、表示制御装置304の構成を示す。 図中、102は、表示メモリであり、デュアルポートDRA
Mで構成されている。 101はVRAM制御回路であり、デュアルポートDRAMのリ
フレッシュ、シリアルポートのアクセス制御、及びCPU
からの表示メモリに対する描画アクセス制御を行なう。 104、105は、それぞれ上画面用下画面用のバッファメ
モリであり、103は、バッファメモリ制御回路で表示メ
モリ制御回路101からの制御信号により、バッファメモ
リ104、105のアドレス発生及びアクセス制御を行なって
いる。 106、107は、バッファメモリから読出された液晶への
送出用の表示データをラッチするフリップフロップ（以
下、FFと記す）である。 ここで、表示メモリアドレスと表示画面の対応を第４
図に示す。 図示するように、アドレス空間上前半部0H〜FHを上画
面用領域として、アドレス空間上後半部10H〜1FHを下画
面用領域として用いる。 20H以降は、通常は未表示領域であるが、後述するよ
うにスクロール処理において用いる。 次に、表示制御装置304の動作を、第２図に示す。 図示するように、デュアルポートDRAMで構成された表
示メモリ102のシリアルポートは、シリアルアクセスす
る先頭のアドレスと、シリアルアクセスを制御するデー
タ・トランスファ・サイクル（以下、「DTサイクル」と
記す）制御信号により起動し、シリアルポート読出しク
ロックにより順々に読出される。 これらDTサイクルの制御は、表示メモリ制御回路101
（第１図参照）が行う。また、表示メモリ制御回路101
は、CPU301からの指令に基づいて表示メモリ102に対し
て描画処理も行う。 表示メモリ102から、表示データは、まず上画面用の
第１ラインから読み出される。すなわち、アドレスが0H
から次々と読出され、これらはバッファメモリ制御回路
103が発生するバッファメモリアドレス及び上画面バッ
ファメモリ書き込み信号に従って、順々に上画面用バッ
ファメモリ104に書き込まれる。 上画面の１ライン分を104に書き込んだところで、表
示メモリ制御回路101は下画面用のDTサイクルを起動
し、表示データをアドレス10Hから次々と読出し、順々
に下画面用のバッファメモリ105に書き込む。 下画面用バッファメモリ105に書込みが始まったとこ
ろで、バッファメモリ制御回路103の発生する上下両画
面バッファメモリ読み出し信号により、上下両方のバッ
ファメモリから同時に読出しを開始する。 ここで下画面用バッファメモリ105には、図２に示す
ように表示データの書込みと読出しが時分割に並行して
行われるが、書込みのほうが読出しより２倍高速に行わ
れるので、確実に書込み後のデータを読出すことができ
る。 下画面用バッファメモリの書込みが終了すると、次
に、上画面の第２ラインの書込みを上画面用バッファメ
モリ104に開始する。この時上画面の第１ライン用の表
示データの読出しも上画面用バッファメモリ104から行
われているが、第１ラインの表示データは、既に半分以
上読出した後であり、第１ラインの読出しをこの第２ラ
インの書込みが追い越すことはない。 バッファメモリ制御回路103は、表示メモリ制御回路1
01からのDTサイクル制御信号により、これら一連のバッ
ファメモリのアドレス及びアクセス制御を行う。 また、バッファメモリ104、105から読出された表示デ
ータは、表示メモリVRAM制御回路101からの表示データ
ラッチ信号によりFF106、107でラッチされ、液晶表示装
置に送出される。 次に、画面分割スクロール時の動作について説明す
る。 まず、第８図に表示メモリ制御回路（第１図101）内
部の表示メモリアドレス発生部の構成を示す。 図中、タイミング発生器801は、本アドレス発生部の
タイミングを制御する。 水平表示カウンタ802は表示の横方向で表示アドレス
の増加をカウントするもので、SSX803は水平方向分割ス
クロールの開始位置を示すレジスタである。 垂直カウンタ804は表示の縦方向で表示ライン数の増
加をカウントするもので、SSY805は水平方向分割スクロ
ールの開始位置を示すものである。 判定手段808は水平表示カウンタ802の出力値と、SSX8
03の値を比較して同じ値となったときに加減算器815に
横方向の分割位置に達したことを知らせる。 判定手段809は、垂直表示カウンタの値とSSY805の出
力値を比較し、SSY805に設定してある値が上画面のもの
か下画面のものかに応じて上画面用表示アドレスの加減
算器811または下画面用表示アドレス加減算器812に対し
て縦方向の分割位置に達したことを知らせる。 上画面用表示アドレス発生器806は、上画面用の表示
のための読み出しアドレスを発生するもので、下画面用
表示アドレス発生器807は下画面の表示のための表示メ
モリアドレスを発生する。 SAY810は縦方向に分割スクロールするときの、スクロ
ール量に相当する表示メモリアドレスのオフセット値を
保持するレジスタで、その内容は加減算器811および812
に送られる。 加減算器811および812は、それぞれ上画面用表示メモ
リアドレスまたは下画面用表示メモリアドレスから、SA
Y810のオフセット値を加減算をするものである。 また、加減算器811および812は判定手段809から分割
位置に達していないという信号が送られた場合はSAY810
の値は無視して表示メモリアドレスを素通りさせる。 セレクタ813は、タイミングを制御しながら切り替
え、前記したように表示用読みだしアドレスを上画面用
表示アドレスと下画面用表示メモリアドレスを交互に表
示メモリに与えるものである。 SAX814は、横方向に分割スクロールするときの、スク
ロール量に相当する表示メモリアドレスのオフセット値
を保持するレジスタで、その内容は加減算器815に送ら
れる。 加減算器815は、表示アドレスをSAX814のオフセット
値だけ加減算するものである。 加減算器815も、811、815と同様に判定手段808から画
面分割位置に達していないという信号が送られた場合は
SAX814の値は無視して表示メモリアドレスを素通りさせ
る。 次に、第４図に示した32ドット×８ラインの表示画面
の第６ライン以降を、１ライン分上スクロールする場合
を例にとり実際の動作を説明する。 なお、本実施例においては、説明を簡単にするため
に、SSX814には非常に大きな値を設定し水平方向には画
面分割しないこととするが、水平方向に関する処理も原
理的には以下に述べる垂直方向のスクロールと同じであ
る。 さて、いま、SSX803、SSY805、SAX814、SAY810に対し
てそれぞれ100、６、任意な値、４を設定すれば、水平
カウンタ802は横方向に最大で４カウントするが、SSXの
100の値に達しないため、判定手段808は画面分割しない
信号を出し続け、水平方向では加減算器815で表示アド
レスが加減算されることがない。 一方、垂直表示カウンタ804は、表示ラインが上から
下へ進むにつれてカウントをを更新する。 判定手段809は、画面分割位置が上画面にあるか下画
面にあるかを判別し、本実施例では６ライン目であるの
で分割位置は下画面に存在することがわかり、上画面用
の表示メモリアドレスの加減算器811へは、画面分割信
号をアクティブにせず、下画面用表示メモリ加減算器81
2に対して、 （SSY設定値）−（上画面ライン数） ＝（垂直表示カウント数） ６−４＝２ となったときに、垂直画面分割信号を発生する。 これにより、下画面の表示メモリアドレスが加減算器
812によりSAY810の値４が加算され、表示メモリアドレ
スはそれまで14Hであったものが18Hとなる。以下、下画
面の表示メモリアドレスに４だけ加算されることにな
り、結果、表示画面は第５図に示すようになる。すなわ
ち、第６ライン以降が１ライン分上スクロールし、上画
面についてはスクロールしない。 したがい、各レジスタを設定し、表示メモリアドレス
20H〜23Hの部分だけ描画すれば表示画面上ではあたかも
第５ラスタ〜第８ラスタが１ラスタ分上方向へスクロー
ルしたように見え、かつ、表示メモリとしてデュアルポ
ートDRAMを使用しているため、表示アクセスとの競合に
より描画アクセスが妨げられることなく高速なスクロー
ルが可能となる。 以上のように、本実施例によれば、CPUからは、従来
通りランダムアクセスメモリを用いたタイムシェアリン
グ方式とまったく同じにアドレスマップを設定できるた
め、描画方法を変更する必要がなく描画処理ソフトウェ
アがそのまま利用できる。また、デュアルポートメモリ
を利用することにより、タイムシェアリング方式のよう
に描画アクセスと表示のためのアクセスを同一のポート
で行わなくてよいので、描画アクセスと表示アクセスの
競合が少なくなり、描画処理の高速化が図れる。 また、デュアルポートメモリを用いて表示メモリを構
成しながら表示画面の部分的な高速スクロールを可能と
した。 さらに、本実施例で付加したバッファメモリは、並列
に走査する表示領域ごとに１ラスタ分の容量ですむの
で、表示制御LSIの内部に設置することも十分可能であ
り、装置が大型化することがない。 ［発明の効果］ 以上のように、本発明によれば、従来のランダムアク
セスメモリを用いた表示メモリと同じメモリマップを設
定できる、デュアルポートメモリを用いた表示メモリを
備えた表示制御装置を提供することができる。 また、本発明によれば、高精細の大画面表示装置に適
用した場合でも、高速な描画処理を行うことができ、か
つ、表示画面の部分的なスクロールを行うことのできる
表示制御装置を提供することができる。
説明する。 まず、第３図に本実施例に係る表示制御装置を適用し
た文書編集装置の構成を示す。 図示するように、文書編集装置は、中央処理装置（以
下CPU）301、キーボードやプリンタ等で構成されるI/O
装置302、ランダムアクセスメモリで構成される記憶装
置303、表示制御装置304、液晶等表示画面が２つ以上の
領域に分割して走査される表示装置305により構成され
ている。 該文書編集装置の動作は、記憶装置303に記憶された
プログラムに従って、I/O装置であるキーボードからの
仮名、漢字あるいは英数字等の入力を表示制御装置を通
して表示装置に表示することで操作者に編集文書を示
し、操作者は、編集文書を表示で確認し、I/O装置であ
るプリンタ等で印刷し所望の文書を得ることができる。 次に、表示制御装置304について説明する。 本実施例では、便宜上、表示装置として表示画面を上
下２つの領域に分割し、これを同時に走査する液晶表示
装置を例にとり、また表示画面の大きさは、横方向32ド
ット、縦方向８ラインとして説明する。 まず、第１図に、表示制御装置304の構成を示す。 図中、102は、表示メモリであり、デュアルポートDRA
Mで構成されている。 101はVRAM制御回路であり、デュアルポートDRAMのリ
フレッシュ、シリアルポートのアクセス制御、及びCPU
からの表示メモリに対する描画アクセス制御を行なう。 104、105は、それぞれ上画面用下画面用のバッファメ
モリであり、103は、バッファメモリ制御回路で表示メ
モリ制御回路101からの制御信号により、バッファメモ
リ104、105のアドレス発生及びアクセス制御を行なって
いる。 106、107は、バッファメモリから読出された液晶への
送出用の表示データをラッチするフリップフロップ（以
下、FFと記す）である。 ここで、表示メモリアドレスと表示画面の対応を第４
図に示す。 図示するように、アドレス空間上前半部0H〜FHを上画
面用領域として、アドレス空間上後半部10H〜1FHを下画
面用領域として用いる。 20H以降は、通常は未表示領域であるが、後述するよ
うにスクロール処理において用いる。 次に、表示制御装置304の動作を、第２図に示す。 図示するように、デュアルポートDRAMで構成された表
示メモリ102のシリアルポートは、シリアルアクセスす
る先頭のアドレスと、シリアルアクセスを制御するデー
タ・トランスファ・サイクル（以下、「DTサイクル」と
記す）制御信号により起動し、シリアルポート読出しク
ロックにより順々に読出される。 これらDTサイクルの制御は、表示メモリ制御回路101
（第１図参照）が行う。また、表示メモリ制御回路101
は、CPU301からの指令に基づいて表示メモリ102に対し
て描画処理も行う。 表示メモリ102から、表示データは、まず上画面用の
第１ラインから読み出される。すなわち、アドレスが0H
から次々と読出され、これらはバッファメモリ制御回路
103が発生するバッファメモリアドレス及び上画面バッ
ファメモリ書き込み信号に従って、順々に上画面用バッ
ファメモリ104に書き込まれる。 上画面の１ライン分を104に書き込んだところで、表
示メモリ制御回路101は下画面用のDTサイクルを起動
し、表示データをアドレス10Hから次々と読出し、順々
に下画面用のバッファメモリ105に書き込む。 下画面用バッファメモリ105に書込みが始まったとこ
ろで、バッファメモリ制御回路103の発生する上下両画
面バッファメモリ読み出し信号により、上下両方のバッ
ファメモリから同時に読出しを開始する。 ここで下画面用バッファメモリ105には、図２に示す
ように表示データの書込みと読出しが時分割に並行して
行われるが、書込みのほうが読出しより２倍高速に行わ
れるので、確実に書込み後のデータを読出すことができ
る。 下画面用バッファメモリの書込みが終了すると、次
に、上画面の第２ラインの書込みを上画面用バッファメ
モリ104に開始する。この時上画面の第１ライン用の表
示データの読出しも上画面用バッファメモリ104から行
われているが、第１ラインの表示データは、既に半分以
上読出した後であり、第１ラインの読出しをこの第２ラ
インの書込みが追い越すことはない。 バッファメモリ制御回路103は、表示メモリ制御回路1
01からのDTサイクル制御信号により、これら一連のバッ
ファメモリのアドレス及びアクセス制御を行う。 また、バッファメモリ104、105から読出された表示デ
ータは、表示メモリVRAM制御回路101からの表示データ
ラッチ信号によりFF106、107でラッチされ、液晶表示装
置に送出される。 次に、画面分割スクロール時の動作について説明す
る。 まず、第８図に表示メモリ制御回路（第１図101）内
部の表示メモリアドレス発生部の構成を示す。 図中、タイミング発生器801は、本アドレス発生部の
タイミングを制御する。 水平表示カウンタ802は表示の横方向で表示アドレス
の増加をカウントするもので、SSX803は水平方向分割ス
クロールの開始位置を示すレジスタである。 垂直カウンタ804は表示の縦方向で表示ライン数の増
加をカウントするもので、SSY805は水平方向分割スクロ
ールの開始位置を示すものである。 判定手段808は水平表示カウンタ802の出力値と、SSX8
03の値を比較して同じ値となったときに加減算器815に
横方向の分割位置に達したことを知らせる。 判定手段809は、垂直表示カウンタの値とSSY805の出
力値を比較し、SSY805に設定してある値が上画面のもの
か下画面のものかに応じて上画面用表示アドレスの加減
算器811または下画面用表示アドレス加減算器812に対し
て縦方向の分割位置に達したことを知らせる。 上画面用表示アドレス発生器806は、上画面用の表示
のための読み出しアドレスを発生するもので、下画面用
表示アドレス発生器807は下画面の表示のための表示メ
モリアドレスを発生する。 SAY810は縦方向に分割スクロールするときの、スクロ
ール量に相当する表示メモリアドレスのオフセット値を
保持するレジスタで、その内容は加減算器811および812
に送られる。 加減算器811および812は、それぞれ上画面用表示メモ
リアドレスまたは下画面用表示メモリアドレスから、SA
Y810のオフセット値を加減算をするものである。 また、加減算器811および812は判定手段809から分割
位置に達していないという信号が送られた場合はSAY810
の値は無視して表示メモリアドレスを素通りさせる。 セレクタ813は、タイミングを制御しながら切り替
え、前記したように表示用読みだしアドレスを上画面用
表示アドレスと下画面用表示メモリアドレスを交互に表
示メモリに与えるものである。 SAX814は、横方向に分割スクロールするときの、スク
ロール量に相当する表示メモリアドレスのオフセット値
を保持するレジスタで、その内容は加減算器815に送ら
れる。 加減算器815は、表示アドレスをSAX814のオフセット
値だけ加減算するものである。 加減算器815も、811、815と同様に判定手段808から画
面分割位置に達していないという信号が送られた場合は
SAX814の値は無視して表示メモリアドレスを素通りさせ
る。 次に、第４図に示した32ドット×８ラインの表示画面
の第６ライン以降を、１ライン分上スクロールする場合
を例にとり実際の動作を説明する。 なお、本実施例においては、説明を簡単にするため
に、SSX814には非常に大きな値を設定し水平方向には画
面分割しないこととするが、水平方向に関する処理も原
理的には以下に述べる垂直方向のスクロールと同じであ
る。 さて、いま、SSX803、SSY805、SAX814、SAY810に対し
てそれぞれ100、６、任意な値、４を設定すれば、水平
カウンタ802は横方向に最大で４カウントするが、SSXの
100の値に達しないため、判定手段808は画面分割しない
信号を出し続け、水平方向では加減算器815で表示アド
レスが加減算されることがない。 一方、垂直表示カウンタ804は、表示ラインが上から
下へ進むにつれてカウントをを更新する。 判定手段809は、画面分割位置が上画面にあるか下画
面にあるかを判別し、本実施例では６ライン目であるの
で分割位置は下画面に存在することがわかり、上画面用
の表示メモリアドレスの加減算器811へは、画面分割信
号をアクティブにせず、下画面用表示メモリ加減算器81
2に対して、 （SSY設定値）−（上画面ライン数） ＝（垂直表示カウント数） ６−４＝２ となったときに、垂直画面分割信号を発生する。 これにより、下画面の表示メモリアドレスが加減算器
812によりSAY810の値４が加算され、表示メモリアドレ
スはそれまで14Hであったものが18Hとなる。以下、下画
面の表示メモリアドレスに４だけ加算されることにな
り、結果、表示画面は第５図に示すようになる。すなわ
ち、第６ライン以降が１ライン分上スクロールし、上画
面についてはスクロールしない。 したがい、各レジスタを設定し、表示メモリアドレス
20H〜23Hの部分だけ描画すれば表示画面上ではあたかも
第５ラスタ〜第８ラスタが１ラスタ分上方向へスクロー
ルしたように見え、かつ、表示メモリとしてデュアルポ
ートDRAMを使用しているため、表示アクセスとの競合に
より描画アクセスが妨げられることなく高速なスクロー
ルが可能となる。 以上のように、本実施例によれば、CPUからは、従来
通りランダムアクセスメモリを用いたタイムシェアリン
グ方式とまったく同じにアドレスマップを設定できるた
め、描画方法を変更する必要がなく描画処理ソフトウェ
アがそのまま利用できる。また、デュアルポートメモリ
を利用することにより、タイムシェアリング方式のよう
に描画アクセスと表示のためのアクセスを同一のポート
で行わなくてよいので、描画アクセスと表示アクセスの
競合が少なくなり、描画処理の高速化が図れる。 また、デュアルポートメモリを用いて表示メモリを構
成しながら表示画面の部分的な高速スクロールを可能と
した。 さらに、本実施例で付加したバッファメモリは、並列
に走査する表示領域ごとに１ラスタ分の容量ですむの
で、表示制御LSIの内部に設置することも十分可能であ
り、装置が大型化することがない。 ［発明の効果］ 以上のように、本発明によれば、従来のランダムアク
セスメモリを用いた表示メモリと同じメモリマップを設
定できる、デュアルポートメモリを用いた表示メモリを
備えた表示制御装置を提供することができる。 また、本発明によれば、高精細の大画面表示装置に適
用した場合でも、高速な描画処理を行うことができ、か
つ、表示画面の部分的なスクロールを行うことのできる
表示制御装置を提供することができる。
第１図は本発明に係る表示制御装置の構成を示したブロ
ック図、第２図は表示制御装置の動作を示すタイミング
チャート、第３図は表示制御装置を適用した文書編集装
置の構成を示すブロック図、第４図は表示画面と表示メ
モリアドレスの関係を示す説明図、第５図はスクロール
時の表示画面と表示メモリアドレスの関係を示す説明
図、第６図は表示メモリ制御回路内の表示メモリアドレ
ス発生部の構成を示すブロック図、第７図および第８図
は従来技術に係る表示制御装置の動作を示す説明図であ
る。 101……表示メモリ制御回路、102……表示メモリ、103
……バッファメモリ制御回路、104……上画面用バッフ
ァメモリ、105……下画面用バッファメモリ、106、107
……フリップフロップ、801……タイミング発生器、802
……水平表示カウンタ、803、805、810、814……レジス
タ、804……垂直カウンタ、808……判定手段、815……
加減算器、809……判定手段、811……加減算器、812…
…下画面用表示アドレス加減算器、813……セレクタ、8
15……加減算器。
ック図、第２図は表示制御装置の動作を示すタイミング
チャート、第３図は表示制御装置を適用した文書編集装
置の構成を示すブロック図、第４図は表示画面と表示メ
モリアドレスの関係を示す説明図、第５図はスクロール
時の表示画面と表示メモリアドレスの関係を示す説明
図、第６図は表示メモリ制御回路内の表示メモリアドレ
ス発生部の構成を示すブロック図、第７図および第８図
は従来技術に係る表示制御装置の動作を示す説明図であ
る。 101……表示メモリ制御回路、102……表示メモリ、103
……バッファメモリ制御回路、104……上画面用バッフ
ァメモリ、105……下画面用バッファメモリ、106、107
……フリップフロップ、801……タイミング発生器、802
……水平表示カウンタ、803、805、810、814……レジス
タ、804……垂直カウンタ、808……判定手段、815……
加減算器、809……判定手段、811……加減算器、812…
…下画面用表示アドレス加減算器、813……セレクタ、8
15……加減算器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−177892（ＪＰ，Ａ) 特開 平２−19891（ＪＰ，Ａ) 特開 平２−29780（ＪＰ，Ａ) 特開 昭64−46793（ＪＰ，Ａ)
Claims (3)
- 【請求項１】表示画面を複数に分割した分割表示画面毎
に並行に走査を行なう走査型表示装置の表示を制御する
表示制御装置であって、 ランダムアクセスポートより表示データが書き込まれシ
リアルアクセスポートより表示データを読み出されるデ
ュアルポートメモリと、複数のバッファメモリと、前記
デュアルポートメモリより順次、各分割表示画面毎に１
ラスタづつ表示データを読み出す表示アドレスを発生す
る表示アドレス発生手段と、デュアルポートメモリより
読み出した表示データを、各分割表示画面毎に、それぞ
れ前記複数のバッファメモリに格納する格納手段と、前
記複数のバッファメモリに格納された表示データを並行
に読み出し表示装置へ送出する手段とを有することを特
徴とする表示制御装置。 - 【請求項２】請求項１記載の表示制御装置であって、前
記分割表示画面のスクロール時に、スクロールする分割
表示画面の表示データを読み出す前記表示アドレスのみ
に、スクロール量分のアドレス値を加算もしくは減算す
る演算手段を有することを特徴とする表示制御装置。 - 【請求項３】表示装置と、外表示装置の表示を制御する
請求項１または２記載の表示制御装置と、前記デュアル
ポートメモリに表示データを格納する文書編集手段とを
有することを特徴とする文書編集装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306393A JP2659614B2 (ja) | 1990-11-13 | 1990-11-13 | 表示制御装置 |
| US08/310,992 US5579458A (en) | 1990-11-13 | 1994-09-23 | Display control system for a scan type display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306393A JP2659614B2 (ja) | 1990-11-13 | 1990-11-13 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177390A JPH04177390A (ja) | 1992-06-24 |
| JP2659614B2 true JP2659614B2 (ja) | 1997-09-30 |
Family
ID=17956476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306393A Expired - Lifetime JP2659614B2 (ja) | 1990-11-13 | 1990-11-13 | 表示制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5579458A (ja) |
| JP (1) | JP2659614B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003066946A (ja) * | 2001-08-30 | 2003-03-05 | Sony Corp | 映像表示装置および映像表示方法 |
| AU2003282534A1 (en) * | 2002-10-07 | 2004-05-04 | Radiorx, Inc. | X-nitro compounds, pharmaceutical compositions thereof and uses therof |
| US7362290B2 (en) | 2003-10-29 | 2008-04-22 | Seiko Epson Corporation | Image signal correcting circuit, image processing method, electro-optical device and electronic apparatus |
| US7507842B2 (en) | 2005-08-12 | 2009-03-24 | Radiorx, Inc. | Cyclic nitro compounds, pharmaceutical compositions thereof and uses thereof |
| US20070135380A1 (en) | 2005-08-12 | 2007-06-14 | Radiorx, Inc. | O-nitro compounds, pharmaceutical compositions thereof and uses thereof |
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| EP2763667B1 (en) | 2011-10-07 | 2022-10-26 | EpicentRx, Inc. | Organonitro thioether compounds and medical uses thereof |
| WO2013052803A2 (en) | 2011-10-07 | 2013-04-11 | Radiorx, Inc. | Methods and compositions comprising a nitrite-reductase promoter for treatment of medical disorders and preservation of blood products |
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| US10342778B1 (en) | 2015-10-20 | 2019-07-09 | Epicentrx, Inc. | Treatment of brain metastases using organonitro compound combination therapy |
| US9987270B1 (en) | 2015-10-29 | 2018-06-05 | Epicentrix, Inc. | Treatment of gliomas using organonitro compound combination therapy |
| CN118236371A (zh) | 2016-01-11 | 2024-06-25 | 埃皮辛特瑞柯斯公司 | 2-溴-1-(3，3-二硝基氮杂环丁烷-1-基)乙酮静脉施用的组合物和方法 |
| EA201990949A1 (ru) | 2016-10-14 | 2019-10-31 | Сульфоксиалкильные органические нитросоединения и родственные соединения и фармацевтические композиции для применения в медицине | |
| MX2020000265A (es) | 2017-07-07 | 2020-07-22 | Epicentrx Inc | Composiciones para la administración parenteral de agentes terapéuticos. |
| WO2019164593A2 (en) | 2018-01-08 | 2019-08-29 | Epicentrx, Inc. | Methods and compositions utilizing rrx-001 combination therapy for radioprotection |
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| US5210639A (en) * | 1983-12-30 | 1993-05-11 | Texas Instruments, Inc. | Dual-port memory with inhibited random access during transfer cycles with serial access |
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| US5233689A (en) * | 1990-03-16 | 1993-08-03 | Hewlett-Packard Company | Methods and apparatus for maximizing column address coherency for serial and random port accesses to a dual port ram array |
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-
1990
- 1990-11-13 JP JP2306393A patent/JP2659614B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-23 US US08/310,992 patent/US5579458A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5579458A (en) | 1996-11-26 |
| JPH04177390A (ja) | 1992-06-24 |
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