JPH0731491B2 - 画像メモリの読出回路 - Google Patents
画像メモリの読出回路Info
- Publication number
- JPH0731491B2 JPH0731491B2 JP60159980A JP15998085A JPH0731491B2 JP H0731491 B2 JPH0731491 B2 JP H0731491B2 JP 60159980 A JP60159980 A JP 60159980A JP 15998085 A JP15998085 A JP 15998085A JP H0731491 B2 JPH0731491 B2 JP H0731491B2
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- JP
- Japan
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- data
- parallel
- output
- serial
- image memory
- Prior art date
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えば画像処理装置に用いて好適な画像メ
モリの読出回路に関する。
モリの読出回路に関する。
「従来の技術」 画像メモリ内に記憶されたデータを順次読み出して、CR
T（ブラウン管）表示装置に表示させる画像処理装置に
おいては、その解像度が高くなるにしたがって画像メモ
リの容量が大きくなり、かつ、高速で読み出す必要が生
じてくる。そして、カラー表示を行うためには、画像メ
モリの大容量化、高速読出化がより顕著になり、特に、
表示色が多い場合には、画像データがさらに多くなるた
め、極めて高速の画像メモリ読出回路が必要になってく
る。
T（ブラウン管）表示装置に表示させる画像処理装置に
おいては、その解像度が高くなるにしたがって画像メモ
リの容量が大きくなり、かつ、高速で読み出す必要が生
じてくる。そして、カラー表示を行うためには、画像メ
モリの大容量化、高速読出化がより顕著になり、特に、
表示色が多い場合には、画像データがさらに多くなるた
め、極めて高速の画像メモリ読出回路が必要になってく
る。
ここで、第４図は上記高速読出に応じて設計された従来
の画像メモリ読出回路の一構成例を示すブロック図であ
る。なお、この例はCRT表示面に、1,024×800ピクセル
を60Hzノンインターレースによって表示する場合（１ピ
クセル当たりの表示タイミングは15.7nsec）の構成例で
ある。
の画像メモリ読出回路の一構成例を示すブロック図であ
る。なお、この例はCRT表示面に、1,024×800ピクセル
を60Hzノンインターレースによって表示する場合（１ピ
クセル当たりの表示タイミングは15.7nsec）の構成例で
ある。
図において、１〜４は各々ビデオラム（以下VRAMとい
う）であり、VRAM1〜４は各々１アドレス１ビットの64K
ビットRAM（ランダムアクセスメモリ）16個からなって
いる。すなわち、VRAM1はRAM11〜116によって、VRAM2は
RAM21〜216によって、VRAM3はRAM31〜316によって、VRA
M4は41〜416によって各々構成されている。またこの場
合、上述した各RAMは全て同一のアドレスが設定されて
おり、この結果、１回のアクセスによって各VRAM1〜４
からは、各々16ビットのデータが同時に出力される。
う）であり、VRAM1〜４は各々１アドレス１ビットの64K
ビットRAM（ランダムアクセスメモリ）16個からなって
いる。すなわち、VRAM1はRAM11〜116によって、VRAM2は
RAM21〜216によって、VRAM3はRAM31〜316によって、VRA
M4は41〜416によって各々構成されている。またこの場
合、上述した各RAMは全て同一のアドレスが設定されて
おり、この結果、１回のアクセスによって各VRAM1〜４
からは、各々16ビットのデータが同時に出力される。
次に、５〜８は各々パラレルシリアル変換器であり、VR
AM1〜４の出力データ（16ビット）を15,7nsecの周期で
シリアルデータに変換する。10はパラレルシリアル変換
器５〜８から供給される４ビットのデータをレッドデー
タ、グリーンデータ、ブルーデータからなるカラーデー
タに変換するルックアップテーブルであり、その変換デ
ータはCPU（中央処理装置）11によって書き換えられる
ようになっている。この場合、ルックアップテーブル10
はランダムアクセスメモリ等によって構成されており、
そのデータ変換動作（すなわち、読み出し動作）は15,7
nsecの周期で行なわれるようになっている。また、ルッ
クアップテーブル10は、入力ビット数より出力ビット数
の方が多くなっており、出力ビット数をｎ、入力ビット
数をｍとすれば、2n色の中から2m色を選択し得るように
構成することができる。第４図に示す構成例の場合は、
ｍ＝４であるから、2n色の中から16色を選択することが
できる。したがって、VRAMの数を増やせば、より多くの
色を選択することができる。
AM1〜４の出力データ（16ビット）を15,7nsecの周期で
シリアルデータに変換する。10はパラレルシリアル変換
器５〜８から供給される４ビットのデータをレッドデー
タ、グリーンデータ、ブルーデータからなるカラーデー
タに変換するルックアップテーブルであり、その変換デ
ータはCPU（中央処理装置）11によって書き換えられる
ようになっている。この場合、ルックアップテーブル10
はランダムアクセスメモリ等によって構成されており、
そのデータ変換動作（すなわち、読み出し動作）は15,7
nsecの周期で行なわれるようになっている。また、ルッ
クアップテーブル10は、入力ビット数より出力ビット数
の方が多くなっており、出力ビット数をｎ、入力ビット
数をｍとすれば、2n色の中から2m色を選択し得るように
構成することができる。第４図に示す構成例の場合は、
ｍ＝４であるから、2n色の中から16色を選択することが
できる。したがって、VRAMの数を増やせば、より多くの
色を選択することができる。
次に、12はデジタル・アナログ変換器であり、ルックア
ップテーブル10から出力されるカラーデータをレッド、
グリーン、ブルーのアナログ信号に変換する。そして、
このアナログ信号が図示せぬ表示制御回路へ供給され、
これにより、カラー表示が行なわれるようになってい
る。
ップテーブル10から出力されるカラーデータをレッド、
グリーン、ブルーのアナログ信号に変換する。そして、
このアナログ信号が図示せぬ表示制御回路へ供給され、
これにより、カラー表示が行なわれるようになってい
る。
「発明が解決しようとする問題点」 ところで、上述した従来の画像メモリ読出回路における
パラレルシリアル変換器５〜８およびルックアップテー
ブル10の読み出しサイクルは、表示動作との同期を図る
ため、１ピクセルの表示タイミングであるドットクロッ
ク周波数（周期15,7nsec）と等しくなるように設定しな
ければならない。したがって、上述した従来の画像メモ
リ読出回路においては、高解像度化を図るためにはパラ
レルシリアル変換器５〜８とルックアップテーブル10の
動作速度を極めて速くしなければならないという欠点が
あった。
パラレルシリアル変換器５〜８およびルックアップテー
ブル10の読み出しサイクルは、表示動作との同期を図る
ため、１ピクセルの表示タイミングであるドットクロッ
ク周波数（周期15,7nsec）と等しくなるように設定しな
ければならない。したがって、上述した従来の画像メモ
リ読出回路においては、高解像度化を図るためにはパラ
レルシリアル変換器５〜８とルックアップテーブル10の
動作速度を極めて速くしなければならないという欠点が
あった。
この発明は上述した事情に鑑みてなされたもので、パラ
レルシリアル変換器とルックアップテーブルの動作速度
を速くすることなく、高解像度化を図ることができる画
像メモリの読出回路を提供することを目的としている。
レルシリアル変換器とルックアップテーブルの動作速度
を速くすることなく、高解像度化を図ることができる画
像メモリの読出回路を提供することを目的としている。
「問題点を解決するための手段」 この発明は、上述した問題点を解決するために、ｋビッ
トのデータを出力するとともに、各々同一のアドレスが
設定される第１〜第ｍの画像メモリと、この第１〜第ｍ
の画像メモリに対してそれぞれｊ個ずつ設けられるとと
もに、対応する画像メモリから読み出されたｋビットの
データを所定ビットおきに、かつ重複しないように記憶
し、また、この記憶したデータをシリアル変換出力す
る、それぞれｍ個からなる第１〜第ｊパラレルシリアル
変換器群と、第１〜第ｊパラレルシリアル変換器群に１
つずつ設けられるとともに、対応するシリアルパラレル
変換器群から供給されるｍ個の出力データに対応してカ
ラーデータを出力する第１〜第ｊルックアップテーブル
と、該第１〜第ｊルックアップテーブルの出力に対応し
たｊ個の入力端を有するとともに、該入力端を順次サイ
クリックに切り換えて前記第１〜第ｊルックアップテー
ブルからの出力カラーデータを切り換え出力するセレク
タとを具備している。
トのデータを出力するとともに、各々同一のアドレスが
設定される第１〜第ｍの画像メモリと、この第１〜第ｍ
の画像メモリに対してそれぞれｊ個ずつ設けられるとと
もに、対応する画像メモリから読み出されたｋビットの
データを所定ビットおきに、かつ重複しないように記憶
し、また、この記憶したデータをシリアル変換出力す
る、それぞれｍ個からなる第１〜第ｊパラレルシリアル
変換器群と、第１〜第ｊパラレルシリアル変換器群に１
つずつ設けられるとともに、対応するシリアルパラレル
変換器群から供給されるｍ個の出力データに対応してカ
ラーデータを出力する第１〜第ｊルックアップテーブル
と、該第１〜第ｊルックアップテーブルの出力に対応し
たｊ個の入力端を有するとともに、該入力端を順次サイ
クリックに切り換えて前記第１〜第ｊルックアップテー
ブルからの出力カラーデータを切り換え出力するセレク
タとを具備している。
「作用」 画像メモリのデータが複数設けられたパラレルシリアル
変換器に分配供給され、かつ、これらのデータが同時に
シリアル変換されて読み出され、このシリアル変換され
た各データによってカラーデータが選択され、さらに、
選択されたカラーデータがセレクタの切換タイミングに
対応して出力される。
変換器に分配供給され、かつ、これらのデータが同時に
シリアル変換されて読み出され、このシリアル変換され
た各データによってカラーデータが選択され、さらに、
選択されたカラーデータがセレクタの切換タイミングに
対応して出力される。
「実施例」 次に、図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この実施例は第４図に示す画像メモリ読
出回路と同様にCRT表示面に1,024×800ピクセルを6Hzの
ノンインターレースで表示する場合（１ピクセル当たり
の表示タイミングは15.7nsec）の実施例である。また第
１図において、第４図の各部と対応する部分には同一の
符号を付しその説明を省略する。
である。なお、この実施例は第４図に示す画像メモリ読
出回路と同様にCRT表示面に1,024×800ピクセルを6Hzの
ノンインターレースで表示する場合（１ピクセル当たり
の表示タイミングは15.7nsec）の実施例である。また第
１図において、第４図の各部と対応する部分には同一の
符号を付しその説明を省略する。
第１図において、21a,21bは各々８ビットのパラレルシ
リアル変換器であり、パラレルシリアル変換器21aおよ
び21bには各々VRAM1の出力データの奇数ビットおよび偶
数ビットのデータが第２図に示すように供給されるよう
になっている。すなわち、パラレルシリアル変換器21a
には、VRAM1の出力データのD1,D3,D5,D7,D9,D11,D13,D
15ビットが供給され、パラレルシリアル変換器21bにはD
0,D2,D4,D6,D8,D10,D12,D14ビットが供給される。そし
て、パラレルシリアル変換器21a,21bは各々15,7nsecの
２倍の周期、すなわち、ドットクロック周波数の1/2の
周波数のクロック信号φの立ち上がり時にシフト動作を
行うようになっている。また、第１図に示すパラレルシ
リアル変換器22a,22b.23a,23b,24a,24bも各々上述した
パラレルシリアル変換器21a,21bと同様の構成となって
いる。
リアル変換器であり、パラレルシリアル変換器21aおよ
び21bには各々VRAM1の出力データの奇数ビットおよび偶
数ビットのデータが第２図に示すように供給されるよう
になっている。すなわち、パラレルシリアル変換器21a
には、VRAM1の出力データのD1,D3,D5,D7,D9,D11,D13,D
15ビットが供給され、パラレルシリアル変換器21bにはD
0,D2,D4,D6,D8,D10,D12,D14ビットが供給される。そし
て、パラレルシリアル変換器21a,21bは各々15,7nsecの
２倍の周期、すなわち、ドットクロック周波数の1/2の
周波数のクロック信号φの立ち上がり時にシフト動作を
行うようになっている。また、第１図に示すパラレルシ
リアル変換器22a,22b.23a,23b,24a,24bも各々上述した
パラレルシリアル変換器21a,21bと同様の構成となって
いる。
次に、25,26は各々第４図に示すルックアップテーブル1
0と同様の構成となっているルックアップテーブルであ
り、ルックアップテーブル25の入力端にはパラレルシリ
アル変換器21a,22a,23a,24a（第１パラレルシリアル変
換器）の出力信号（合計４ビット）が供給され、ルック
アップテーブル26の入力端にはパラレルシリアル変換器
21b,22b,23b,24b（第２パラレルシリアル変換器）の各
出力信号（合計４ビット）が供給されるようになってい
る。このルックアップテーブル25,26の出力データ（カ
ラーデータ）は各々セレクタ27のＡ入力端およびＢ入力
端に供給される。セレクタ27はクロック信号φが“1"レ
ベルの時に入力端Ａを、“0"レベルの時に入力端Ｂを選
択するものであり、選択した入力端に供給されているカ
ラーデータをデジタル・アナログ変換器12に供給する。
0と同様の構成となっているルックアップテーブルであ
り、ルックアップテーブル25の入力端にはパラレルシリ
アル変換器21a,22a,23a,24a（第１パラレルシリアル変
換器）の出力信号（合計４ビット）が供給され、ルック
アップテーブル26の入力端にはパラレルシリアル変換器
21b,22b,23b,24b（第２パラレルシリアル変換器）の各
出力信号（合計４ビット）が供給されるようになってい
る。このルックアップテーブル25,26の出力データ（カ
ラーデータ）は各々セレクタ27のＡ入力端およびＢ入力
端に供給される。セレクタ27はクロック信号φが“1"レ
ベルの時に入力端Ａを、“0"レベルの時に入力端Ｂを選
択するものであり、選択した入力端に供給されているカ
ラーデータをデジタル・アナログ変換器12に供給する。
次に、上記構成によるこの実施例の動作を第３図に示す
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
第３図（イ），（ロ）は、各々VRAM1からパラレルシリ
アル変換器21a,21bに供給されるデータを示しており、
同図（ニ），（ホ）は各々パラレルシリアル変換器21a,
21bから出力されるシリアルデータのタイミングを示し
ている。このように、パラレルシリアル変換器21a,21b
からは、同図（ハ）に示すクロック信号φの周期（31.4
nsec）毎に順次上位ビットのデータから出力される。そ
して、他のパラレルシリアル変換器22a〜24aおよび22b
〜24bから出力されるデータも、同図（ニ），（ホ）に
示す状態と全く同様となる。
アル変換器21a,21bに供給されるデータを示しており、
同図（ニ），（ホ）は各々パラレルシリアル変換器21a,
21bから出力されるシリアルデータのタイミングを示し
ている。このように、パラレルシリアル変換器21a,21b
からは、同図（ハ）に示すクロック信号φの周期（31.4
nsec）毎に順次上位ビットのデータから出力される。そ
して、他のパラレルシリアル変換器22a〜24aおよび22b
〜24bから出力されるデータも、同図（ニ），（ホ）に
示す状態と全く同様となる。
したがって、ルックアップテーブル25には、まず、VRAM
1〜４の各D15ビットのデータが供給され、次いで、D13
→D11→……→D1なる順で４ビットずつ供給されてゆ
き、ルックアップテーブル26には、まず、VRAM1〜４の
各D14ビットのデータが供給され、次いで、D12→D10→
……→D0なる順で４ビットずつ供給されてゆく。この場
合にルックアップテーブル25,26に供給される４ビット
データの周期は、ドットクロック周期の２倍の周期とな
り、この結果、ルックアップテーブル25,26から出力さ
れるカラーデータの出力タイミングもドットクロック周
期の２倍の周期となる。そして、セレクタ27は上述した
ように、クロック信号φが“1"レベルの時に入力端Ａを
選択し、“0"レベルの時に入力端Ｂを選択するから、こ
のセレクタ27から出力されるカラーデータは、第３図
（ヘ）に示すように、まず、ビットD15のデータ（４ビ
ット）に対応するカラーデータとなり、次いで、ビット
D14→D13→……→D1→D0の４ビットデータに対応するカ
ラーデータとなる。そして、このカラーデータの出力周
期はクロック信号φの1/2周期、すなわち、ドットクロ
ック周期に等しい周期となり、これによって、ピクセル
表示タイミングカラーデータ出力タイミングとが一致す
る。
1〜４の各D15ビットのデータが供給され、次いで、D13
→D11→……→D1なる順で４ビットずつ供給されてゆ
き、ルックアップテーブル26には、まず、VRAM1〜４の
各D14ビットのデータが供給され、次いで、D12→D10→
……→D0なる順で４ビットずつ供給されてゆく。この場
合にルックアップテーブル25,26に供給される４ビット
データの周期は、ドットクロック周期の２倍の周期とな
り、この結果、ルックアップテーブル25,26から出力さ
れるカラーデータの出力タイミングもドットクロック周
期の２倍の周期となる。そして、セレクタ27は上述した
ように、クロック信号φが“1"レベルの時に入力端Ａを
選択し、“0"レベルの時に入力端Ｂを選択するから、こ
のセレクタ27から出力されるカラーデータは、第３図
（ヘ）に示すように、まず、ビットD15のデータ（４ビ
ット）に対応するカラーデータとなり、次いで、ビット
D14→D13→……→D1→D0の４ビットデータに対応するカ
ラーデータとなる。そして、このカラーデータの出力周
期はクロック信号φの1/2周期、すなわち、ドットクロ
ック周期に等しい周期となり、これによって、ピクセル
表示タイミングカラーデータ出力タイミングとが一致す
る。
また、セレクタ27から出力されたカラーデータは、デジ
タル・アナログ変換器12によってレッド、グリーン、ブ
ルーの各アナログ信号に変換され、その後において、図
示せぬ表示制御回路へ供給され、これにより、カラー表
示が行なわれる。
タル・アナログ変換器12によってレッド、グリーン、ブ
ルーの各アナログ信号に変換され、その後において、図
示せぬ表示制御回路へ供給され、これにより、カラー表
示が行なわれる。
なお、上述した実施例においては、各VRAM1〜４に対し
てパラレルシリアル変換器を２個ずつ設けたが、さらに
多くの数のパラレルシリアル変換器を設けてもよい。た
だし、各VRAM1〜４に対してｊ個のパラレルシリアル変
換器を設けたとすれば、ルックアップテーブルも同様に
ｊ個設ける必要がある。そして、このような構成にする
ことにより、実施例では1024×800の解像度とすること
ができるが、さらに高解像度としてドットクロック周波
数が高くなってもパラレルシリアル変換器およびルック
アップテーブルの動作速度を速くすることなく構成する
ことができる。
てパラレルシリアル変換器を２個ずつ設けたが、さらに
多くの数のパラレルシリアル変換器を設けてもよい。た
だし、各VRAM1〜４に対してｊ個のパラレルシリアル変
換器を設けたとすれば、ルックアップテーブルも同様に
ｊ個設ける必要がある。そして、このような構成にする
ことにより、実施例では1024×800の解像度とすること
ができるが、さらに高解像度としてドットクロック周波
数が高くなってもパラレルシリアル変換器およびルック
アップテーブルの動作速度を速くすることなく構成する
ことができる。
また、VRAMの数も実施例で示した４組に限らず、所望の
表示色数（表示面上で同時に表示させる色の数）に対応
する数だけ設ければよい。
表示色数（表示面上で同時に表示させる色の数）に対応
する数だけ設ければよい。
「発明の効果」 以上説明したように、この発明によれば、ｋビットのデ
ータを出力するとともに、各々同一のアドレスが設定さ
れる第１〜第ｍの画像メモリと、この第１〜第ｍの画像
メモリに対してそれぞれｊ個ずつ設けられるとともに、
対応する画像メモリから読み出されたｋビットのデータ
を所定ビットおきに、かつ重複しないように記憶し、ま
た、この記憶したデータをシリアル変換出力する、それ
ぞれｍ個からなる第１〜第ｊパラレルシリアル変換器群
と、第１〜第ｊパラレルシリアル変換器群に１つずつ設
けられるとともに、対応するシリアルパラレル変換器群
から供給されるｍ個の出力データに対応してカラーデー
タを出力する第１〜第ｊルックアップテーブルと、該第
１〜第ｊルックアップテーブルの出力に対応したｊ個の
入力端を有するとともに、該入力端を順次サイクリック
に切り換えて前記第１〜第ｊルックアップテーブルから
の出力カラーデータを切り換え出力するセレクタとを具
備したので、パラレルシリアル変換器とルックアップテ
ーブルの動作速度を高速にすることなく、高解像度表示
を行うことができる。
ータを出力するとともに、各々同一のアドレスが設定さ
れる第１〜第ｍの画像メモリと、この第１〜第ｍの画像
メモリに対してそれぞれｊ個ずつ設けられるとともに、
対応する画像メモリから読み出されたｋビットのデータ
を所定ビットおきに、かつ重複しないように記憶し、ま
た、この記憶したデータをシリアル変換出力する、それ
ぞれｍ個からなる第１〜第ｊパラレルシリアル変換器群
と、第１〜第ｊパラレルシリアル変換器群に１つずつ設
けられるとともに、対応するシリアルパラレル変換器群
から供給されるｍ個の出力データに対応してカラーデー
タを出力する第１〜第ｊルックアップテーブルと、該第
１〜第ｊルックアップテーブルの出力に対応したｊ個の
入力端を有するとともに、該入力端を順次サイクリック
に切り換えて前記第１〜第ｊルックアップテーブルから
の出力カラーデータを切り換え出力するセレクタとを具
備したので、パラレルシリアル変換器とルックアップテ
ーブルの動作速度を高速にすることなく、高解像度表示
を行うことができる。
第１図はこの発明の一実施例の構成を示すブロック図、 第２図は同実施例におけるパラレルシリアル変換器21a,
21bへのデータ供給状態を示すブロック図、 第３図は同実施例の動作を説明するためのタイミングチ
ャート、 第４図は従来の画像メモリ読出回路の構成を示すブロッ
ク図である。 21a〜24a……パラレルシリアル変換器（第１パラレルシ
リアル変換器）、21b〜24b……パラレルシリアル変換器
（第２パラレルシリアル変換器）、25,26……ルックア
ップテーブル、27……セレクタ。
21bへのデータ供給状態を示すブロック図、 第３図は同実施例の動作を説明するためのタイミングチ
ャート、 第４図は従来の画像メモリ読出回路の構成を示すブロッ
ク図である。 21a〜24a……パラレルシリアル変換器（第１パラレルシ
リアル変換器）、21b〜24b……パラレルシリアル変換器
（第２パラレルシリアル変換器）、25,26……ルックア
ップテーブル、27……セレクタ。
Claims (1)
- 【請求項１】ｋビット（ｋは自然数）のデータを出力す
るとともに、各々同一のアドレスが設定される第１〜第
ｍ（ｍは自然数）の画像メモリと、 この第１〜第ｍの画像メモリに対してそれぞれｊ個（ｊ
は自然数）ずつ設けられるとともに、対応する画像メモ
リから読み出されたｋビットのデータを所定ビットおき
に、かつ重複しないように記憶し、また、この記憶した
データをシリアル変換出力する、それぞれｍ個からなる
第１〜第ｊパラレルシリアル変換器群と、第１〜第ｊパ
ラレルシリアル変換器群に１つずつ設けられるととも
に、対応するシリアルパラレル変換器群から供給される
ｍ個の出力データに対応してカラーデータを出力する第
１〜第ｊルックアップテーブルと、 該第１〜第ｊルックアップテーブルの出力に対応したｊ
個の入力端を有するとともに、該入力端を順次サイクリ
ックに切り換えて前記第１〜第ｊルックアップテーブル
からの出力カラーデータを切り換え出力するセレクタと を具備することを特徴とする画像メモリの読出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159980A JPH0731491B2 (ja) | 1985-07-19 | 1985-07-19 | 画像メモリの読出回路 |
| US06/885,926 US4727423A (en) | 1985-07-19 | 1986-07-15 | Video data processing circuit employing plural parallel-to-serial converters and look-up tables |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159980A JPH0731491B2 (ja) | 1985-07-19 | 1985-07-19 | 画像メモリの読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6221195A JPS6221195A (ja) | 1987-01-29 |
| JPH0731491B2 true JPH0731491B2 (ja) | 1995-04-10 |
Family
ID=15705371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159980A Expired - Fee Related JPH0731491B2 (ja) | 1985-07-19 | 1985-07-19 | 画像メモリの読出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4727423A (ja) |
| JP (1) | JPH0731491B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851826A (en) * | 1987-05-29 | 1989-07-25 | Commodore Business Machines, Inc. | Computer video demultiplexer |
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