JP2566067B2 - 論理回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、比較的負荷の大きな
電位検出点の電位をクロック信号と入力信号に基づいて
高速に検出する論理回路に関する。
電位検出点の電位をクロック信号と入力信号に基づいて
高速に検出する論理回路に関する。
【０００３】
【従来の技術】図１０はダイナミック型のＣＭＯＳ論理
回路の構成を示す図であり、図１１は図１０に示す論理
回路の動作タイミングを示す図である。
回路の構成を示す図であり、図１１は図１０に示す論理
回路の動作タイミングを示す図である。
【０００４】図１０及び図１１において、論理回路は、
ＰチャネルのＭＯＳトランジスタ（以下、「ＰＭＯＳ」
と呼ぶ）１０１とＮチャンネルのＭＯＳトランジスタ
（以下、「ＮＭＯＳ」と呼ぶ）からなる論理スイッチ１
０２との直列接続点Ｎ１がプリチャージ期間に導通状態
のＰＭＯＳ１０１により電源電位ＶDDにプリチャージさ
れた後、エバリュエーション期間に論理スイッチ１０２
が入力Ｉ1 〜Ｉn に基づいて接続点Ｎ１と接地電源ＶSS
とを短絡することにより接続点Ｎ１を接地電位に引き落
とし、この電位変化をインバータ回路１０３により検出
して出力する。
ＰチャネルのＭＯＳトランジスタ（以下、「ＰＭＯＳ」
と呼ぶ）１０１とＮチャンネルのＭＯＳトランジスタ
（以下、「ＮＭＯＳ」と呼ぶ）からなる論理スイッチ１
０２との直列接続点Ｎ１がプリチャージ期間に導通状態
のＰＭＯＳ１０１により電源電位ＶDDにプリチャージさ
れた後、エバリュエーション期間に論理スイッチ１０２
が入力Ｉ1 〜Ｉn に基づいて接続点Ｎ１と接地電源ＶSS
とを短絡することにより接続点Ｎ１を接地電位に引き落
とし、この電位変化をインバータ回路１０３により検出
して出力する。
【０００５】このような論理回路にあっては、接続点Ｎ
１の負荷容量１０４が大きい場合には、論理スイッチ１
０２が接続点Ｎ１の電位を降下させて、図１１に示すよ
うに、接続点Ｎ１の電位を電源電位ＶDDからインバータ
回路１０３のスイッチング点の電位に降下させるまでの
時間ＴEVが長くなり、接続点Ｎ１の電位変化の検出が遅
れるといった不具合が生じていた。
１の負荷容量１０４が大きい場合には、論理スイッチ１
０２が接続点Ｎ１の電位を降下させて、図１１に示すよ
うに、接続点Ｎ１の電位を電源電位ＶDDからインバータ
回路１０３のスイッチング点の電位に降下させるまでの
時間ＴEVが長くなり、接続点Ｎ１の電位変化の検出が遅
れるといった不具合が生じていた。
【０００６】そこで、このような不具合を解消するため
に、インバータ回路１０３を構成するＦＥＴの回路定数
例えばしきい値電圧を変更することによって、スイッチ
ング点を電源電位側に移動させるといった方法がある
が、一般にインバータ回路のスイッチング点を大きく移
動させることは困難であり、また、スイッチング点の移
動によりハイレベルからロウレベルへの電位変化の検出
は速くなるが、ロウレベルからハイレベルの検出が非常
に遅くなり、検出のバランスが悪くなる。さらに、しき
い値電圧は、製造プロセスにより決定されるため、製造
プロセスの進歩がないかぎりしきい値の大幅な変更は極
めて困難である。
に、インバータ回路１０３を構成するＦＥＴの回路定数
例えばしきい値電圧を変更することによって、スイッチ
ング点を電源電位側に移動させるといった方法がある
が、一般にインバータ回路のスイッチング点を大きく移
動させることは困難であり、また、スイッチング点の移
動によりハイレベルからロウレベルへの電位変化の検出
は速くなるが、ロウレベルからハイレベルの検出が非常
に遅くなり、検出のバランスが悪くなる。さらに、しき
い値電圧は、製造プロセスにより決定されるため、製造
プロセスの進歩がないかぎりしきい値の大幅な変更は極
めて困難である。
【０００７】一方、上述した不具合の他の解消策とし
て、図１２に示すように、接続点Ｎ１をプリチャージす
るトランジスタをＮＭＯＳ１０５で構成し、接続点Ｎ１
のプリチャージレベルをＶDD−ＶTN（ＶTNはＮＭＯＳ１
０５のしきい値電圧）とする方法がある。しかしなが
ら、この方法にあっては、接続点Ｎ１のプリチャージレ
ベルにバラツキが生じ易くなり、動作マージンが少なく
なってしまう。また、接続点Ｎ１が長時間ディスチャー
ジされない場合には、ＮＭＯＳ１０５における非導通時
のリーク電流により接続点Ｎ１の電位が電源電位ＶDDま
で引き上げられてしまい、高速な電位検出ができなくな
ってしまう。
て、図１２に示すように、接続点Ｎ１をプリチャージす
るトランジスタをＮＭＯＳ１０５で構成し、接続点Ｎ１
のプリチャージレベルをＶDD−ＶTN（ＶTNはＮＭＯＳ１
０５のしきい値電圧）とする方法がある。しかしなが
ら、この方法にあっては、接続点Ｎ１のプリチャージレ
ベルにバラツキが生じ易くなり、動作マージンが少なく
なってしまう。また、接続点Ｎ１が長時間ディスチャー
ジされない場合には、ＮＭＯＳ１０５における非導通時
のリーク電流により接続点Ｎ１の電位が電源電位ＶDDま
で引き上げられてしまい、高速な電位検出ができなくな
ってしまう。
【０００８】
【発明が解決しようとする課題】以上説明したように、
電位変化を検出する従来のダイナミック型の論理回路に
あっては、電位検出点の負荷が大きい場合に高速な電位
検出が困難となり、電位検出を高速に行なおうとする
と、検出のバランスが悪化したり動作マージンが少なく
なるといった不具合を招いていた。
電位変化を検出する従来のダイナミック型の論理回路に
あっては、電位検出点の負荷が大きい場合に高速な電位
検出が困難となり、電位検出を高速に行なおうとする
と、検出のバランスが悪化したり動作マージンが少なく
なるといった不具合を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、検出バランス
ならびに動作マージンを損なうことなく、低消費電力で
高速な電位変化の検出を達成し得る論理回路を提供する
ことにある。
たものであり、その目的とするところは、検出バランス
ならびに動作マージンを損なうことなく、低消費電力で
高速な電位変化の検出を達成し得る論理回路を提供する
ことにある。
【００１０】［発明の構成］
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、ゲート端子が基準電圧出力端子に接続
されて第１の電源と前記基準電圧出力端子との間に挿入
された第１導電型の第１のＦＥＴ（電界効果トランジス
タ）と、前記基準電圧出力端子に接続されて前記第１の
ＦＥＴを流れる電流を設定して前記基準電圧出力端子の
基準電圧を設定する定電流回路と、第１の電源とプリチ
ャージ電圧出力端子との間に挿入された第１導電型の第
２のＦＥＴと、一方の入力端子が前記基準電圧出力端子
に接続され、他方の入力端子が前記プリチャージ電圧出
力端子に接続され、出力端子が前記第２のＦＥＴのゲー
ト端子に接続され、基準電圧が前記プリチャージ電圧出
力端子に出力されるように前記第２のＦＥＴのゲート端
子に出力信号を与える差動増幅器を備え、第１の電源電
圧よりも低い中間電位のプリチャージ電圧を前記プリチ
ャージ電圧出力端子から出力するプリチャージ回路と、
前記プリチャージ出力端子と電位検出点との間を導通制
御してプリチャージ電圧を前記電位検出点に供給制御す
る第３のＦＥＴと、前記電位検出点と第２の電源との間
を入力信号にしたがって導通制御する論理スイッチと、
共通接続されたゲート端子が前記電位検出点に接続さ
れ、ドレイン端子が共通接続された第１導電型の第４の
ＦＥＴと第２導電型の第５のＦＥＴからなり、前記電位
検出点の電位変化を検出するインバータ回路とから構成
される。
に、この発明は、ゲート端子が基準電圧出力端子に接続
されて第１の電源と前記基準電圧出力端子との間に挿入
された第１導電型の第１のＦＥＴ（電界効果トランジス
タ）と、前記基準電圧出力端子に接続されて前記第１の
ＦＥＴを流れる電流を設定して前記基準電圧出力端子の
基準電圧を設定する定電流回路と、第１の電源とプリチ
ャージ電圧出力端子との間に挿入された第１導電型の第
２のＦＥＴと、一方の入力端子が前記基準電圧出力端子
に接続され、他方の入力端子が前記プリチャージ電圧出
力端子に接続され、出力端子が前記第２のＦＥＴのゲー
ト端子に接続され、基準電圧が前記プリチャージ電圧出
力端子に出力されるように前記第２のＦＥＴのゲート端
子に出力信号を与える差動増幅器を備え、第１の電源電
圧よりも低い中間電位のプリチャージ電圧を前記プリチ
ャージ電圧出力端子から出力するプリチャージ回路と、
前記プリチャージ出力端子と電位検出点との間を導通制
御してプリチャージ電圧を前記電位検出点に供給制御す
る第３のＦＥＴと、前記電位検出点と第２の電源との間
を入力信号にしたがって導通制御する論理スイッチと、
共通接続されたゲート端子が前記電位検出点に接続さ
れ、ドレイン端子が共通接続された第１導電型の第４の
ＦＥＴと第２導電型の第５のＦＥＴからなり、前記電位
検出点の電位変化を検出するインバータ回路とから構成
される。
【００１２】
【作用】上記構成において、この発明は、プリチャージ
回路により電位検出点の電位を第１の電源電圧よりも低
い中間電位にプリチャージした状態で、入力信号による
電位検出点の電位変化を検出するようにしている。
回路により電位検出点の電位を第１の電源電圧よりも低
い中間電位にプリチャージした状態で、入力信号による
電位検出点の電位変化を検出するようにしている。
【００１３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１４】図１はこの発明の一実施例に係る論理回路
の構成を示す図である。同図に示す実施例の論理回路
は、電位変化を検出する検出点をクロック信号にしたが
ってハイレベルにプリチャージした状態において、検出
点の電位が接地電位に達するような電位変化を検出する
ようにしたものである。
の構成を示す図である。同図に示す実施例の論理回路
は、電位変化を検出する検出点をクロック信号にしたが
ってハイレベルにプリチャージした状態において、検出
点の電位が接地電位に達するような電位変化を検出する
ようにしたものである。
【００１５】図１において、論理回路は、クロック信号
φにしたがって導通制御されるプリチャージ用のＰＭＯ
Ｓ１が、高位電源ＶDDの電位を降下させる電源電圧降圧
回路２の出力端と入力信号Ｉ1 〜Ｉn にしたがって導通
制御される論理スイッチ３との間に接続され、その接続
点Ｎ１が電位変化の検出点として接続点Ｎ１の電位を反
転出力するインバータ回路４に接続されて構成されてい
る。なお、接続点Ｎ１に接続されている容量５は、接続
点Ｎ１に付加した寄性容量である。
φにしたがって導通制御されるプリチャージ用のＰＭＯ
Ｓ１が、高位電源ＶDDの電位を降下させる電源電圧降圧
回路２の出力端と入力信号Ｉ1 〜Ｉn にしたがって導通
制御される論理スイッチ３との間に接続され、その接続
点Ｎ１が電位変化の検出点として接続点Ｎ１の電位を反
転出力するインバータ回路４に接続されて構成されてい
る。なお、接続点Ｎ１に接続されている容量５は、接続
点Ｎ１に付加した寄性容量である。
【００１６】このような構成において、図２の動作タイ
ミングチャートに示すように、プリチャージ期間に、接
続点Ｎ１の電位が電源電圧降圧回路２によって、インバ
ータ回路４のスイッチング点の電位（ほぼ電源電位ＶDD
の半分とする）と電源電位ＶDDとのほぼ中間の電位にプ
リチャージされ、このような状態において、例えば入力
信号に基づいて接続点Ｎ１と接地電源が論理スイッチ３
を介して短絡され、この時の電位変化がインバータ回路
４の出力として検出される。
ミングチャートに示すように、プリチャージ期間に、接
続点Ｎ１の電位が電源電圧降圧回路２によって、インバ
ータ回路４のスイッチング点の電位（ほぼ電源電位ＶDD
の半分とする）と電源電位ＶDDとのほぼ中間の電位にプ
リチャージされ、このような状態において、例えば入力
信号に基づいて接続点Ｎ１と接地電源が論理スイッチ３
を介して短絡され、この時の電位変化がインバータ回路
４の出力として検出される。
【００１７】このような論理回路において、接続点Ｎ１
のプリチャージ電位、すなわち電源電圧降圧回路２の出
力電位は、電源電位ＶDDとインバータ回路４のスイッチ
ング点の電位との間の電位が設定され、ＰＭＯＳ１のし
きい値電圧をＶTPとすると、（電源電位ＶDD−２｜ＶTP
｜）で決まる電位よりも高い電位とし、特に低消費電力
用としては（ＶDD−｜ＶTP｜）程度に設定するのが好ま
しい。
のプリチャージ電位、すなわち電源電圧降圧回路２の出
力電位は、電源電位ＶDDとインバータ回路４のスイッチ
ング点の電位との間の電位が設定され、ＰＭＯＳ１のし
きい値電圧をＶTPとすると、（電源電位ＶDD−２｜ＶTP
｜）で決まる電位よりも高い電位とし、特に低消費電力
用としては（ＶDD−｜ＶTP｜）程度に設定するのが好ま
しい。
【００１８】次に、その理由を図３に示すＣＭＯＳイン
バータ回路の伝達特性を参照して説明する。
バータ回路の伝達特性を参照して説明する。
【００１９】文献「Neil Weste 著 Principle of Ｃ
ＭＯＳ ＶＬＳＩ Design Ｐ．５０６」に示されてい
る図３の伝達特性において、動作マージンが確保される
入力電圧（Ｖi ）の範囲を、｜ｄＶo ／ｄＶi （特性曲
線の傾き）｜＜１と定義する。このような定義は当技術
分野にあっては妥当なものと言える。
ＭＯＳ ＶＬＳＩ Design Ｐ．５０６」に示されてい
る図３の伝達特性において、動作マージンが確保される
入力電圧（Ｖi ）の範囲を、｜ｄＶo ／ｄＶi （特性曲
線の傾き）｜＜１と定義する。このような定義は当技術
分野にあっては妥当なものと言える。
【００２０】このような定義にあって、説明を簡単にす
るために、｜ＶTP｜＝ＶTN（ＶTNはＮＭＯＳのしきい値
電圧とする）とし、（βn ／βp ）＝１（βp ，βn は
それぞれＰＭＯＳ，ＮＭＯＳのコンダクタンスとする）
とし、さらに、電源電圧ＶDDとＶTNとの関係をＶTN＝Ｖ
DD／５という現実的な値に設定すると、動作マージンが
確保される入力電圧Ｖi の範囲は、 ０≦Ｖi ＜１７ＶTN／８， ＶDD−（１７｜ＶTP｜／８）＜Ｖi ≦ＶDD となる。
るために、｜ＶTP｜＝ＶTN（ＶTNはＮＭＯＳのしきい値
電圧とする）とし、（βn ／βp ）＝１（βp ，βn は
それぞれＰＭＯＳ，ＮＭＯＳのコンダクタンスとする）
とし、さらに、電源電圧ＶDDとＶTNとの関係をＶTN＝Ｖ
DD／５という現実的な値に設定すると、動作マージンが
確保される入力電圧Ｖi の範囲は、 ０≦Ｖi ＜１７ＶTN／８， ＶDD−（１７｜ＶTP｜／８）＜Ｖi ≦ＶDD となる。
【００２１】これにより、入力電圧が電源電位、接地電
位からそれぞれのＰＭＯＳ，ＮＭＯＳのしきい値電圧の
絶対値の２倍の値の範囲では、動作マージンが確保され
るということが結論づけられる。特に、入力電圧Ｖ
i が、 ＶDD−｜ＶTP｜≦Ｖi ≦ＶDD の範囲にあっては、電位変化を検出出力するインバータ
回路４を構成するＰＭＯＳが完全に非導通状態となるた
め、より一層の低消費電力及び高動作マージンを実現す
ることが可能となる。
位からそれぞれのＰＭＯＳ，ＮＭＯＳのしきい値電圧の
絶対値の２倍の値の範囲では、動作マージンが確保され
るということが結論づけられる。特に、入力電圧Ｖ
i が、 ＶDD−｜ＶTP｜≦Ｖi ≦ＶDD の範囲にあっては、電位変化を検出出力するインバータ
回路４を構成するＰＭＯＳが完全に非導通状態となるた
め、より一層の低消費電力及び高動作マージンを実現す
ることが可能となる。
【００２２】このように、動作マージンが十分に確保さ
れた状態で接続点Ｎ１のプリチャージ電位が電源電位Ｖ
DDよりも低く設定されることによって、例えば接続点Ｎ
１のプリチャージ電位を（ＶDD−｜ＶTP｜）とし、説明
を簡単にするために、｜ＶTP｜＝ＶDD／５、インバータ
回路４のスイッチング点の電位ＶSPをＶDD／２とする
と、従来例と本発明との接続点Ｎ１における電位変化を
表した図４に示すように、接続点Ｎ１の電位がスイッチ
ング点の電位ＶSPに達するまでの時間が大幅に短縮さ
れ、次式で表わされるように、電位変化の検出速度を約
４０％程度向上させることができるようになる。
れた状態で接続点Ｎ１のプリチャージ電位が電源電位Ｖ
DDよりも低く設定されることによって、例えば接続点Ｎ
１のプリチャージ電位を（ＶDD−｜ＶTP｜）とし、説明
を簡単にするために、｜ＶTP｜＝ＶDD／５、インバータ
回路４のスイッチング点の電位ＶSPをＶDD／２とする
と、従来例と本発明との接続点Ｎ１における電位変化を
表した図４に示すように、接続点Ｎ１の電位がスイッチ
ング点の電位ＶSPに達するまでの時間が大幅に短縮さ
れ、次式で表わされるように、電位変化の検出速度を約
４０％程度向上させることができるようになる。
【００２３】 １−｛（ＶDD／２）−｜ＶTP｜｝／（ＶDD／２）＝１−
｛（ＶDD／２）−（ＶDD／５）｝／（ＶDD／２）＝１−
（３／５）＝４０（％） 次に、図１に示した論理回路の具体的な一実施例を説明
する。
｛（ＶDD／２）−（ＶDD／５）｝／（ＶDD／２）＝１−
（３／５）＝４０（％） 次に、図１に示した論理回路の具体的な一実施例を説明
する。
【００２４】図５は図１に示した論理回路の具体的構成
を示す図である。
を示す図である。
【００２５】図５（ａ）において、電源電圧降圧回路２
は、ＰＭＯＳ２１と微小定電流回路２２とからなる基準
電圧発生回路５と、図５（ｂ）に示すように構成された
カレントミラー形の差動増幅器２３と、接続点Ｎ１をプ
リチャージする電圧を出力するＰＭＯＳ２４とから構成
されている。
は、ＰＭＯＳ２１と微小定電流回路２２とからなる基準
電圧発生回路５と、図５（ｂ）に示すように構成された
カレントミラー形の差動増幅器２３と、接続点Ｎ１をプ
リチャージする電圧を出力するＰＭＯＳ２４とから構成
されている。
【００２６】基準電圧発生回路のＰＭＯＳ２１は、例え
ば高抵抗のポリシリコンや長チャンネル長のトランジス
タからなる微小定電流回路２２によりほぼ非導通状態と
なるように流れる電流が設定され、そのドレイン端子か
ら電源電圧ＶDD−｜ＶTP｜前後の基準電圧（Ｖref ）が
差動増幅器２３の一方の入力端に与えられる。これによ
り、電源電圧降圧回路２の出力端となる差動増幅器２３
の他方の入力端及びＰＭＯＳ２４のドレイン端子に基準
電圧（Ｖref ）が生成され、この基準電圧がプリチャー
ジ電圧として接続点Ｎ１に与えられる。
ば高抵抗のポリシリコンや長チャンネル長のトランジス
タからなる微小定電流回路２２によりほぼ非導通状態と
なるように流れる電流が設定され、そのドレイン端子か
ら電源電圧ＶDD−｜ＶTP｜前後の基準電圧（Ｖref ）が
差動増幅器２３の一方の入力端に与えられる。これによ
り、電源電圧降圧回路２の出力端となる差動増幅器２３
の他方の入力端及びＰＭＯＳ２４のドレイン端子に基準
電圧（Ｖref ）が生成され、この基準電圧がプリチャー
ジ電圧として接続点Ｎ１に与えられる。
【００２７】インバータ回路４を構成するＰＭＯＳ４１
は、上述した基準電圧を受けてＰＭＯＳ２１と同様にほ
ぼ非導通状態となり、プリチャージ状態にあってはイン
バータ回路４はロウレベル出力を与えることになり、動
作マージンは確保されることになる。また、インバータ
回路４のＰＭＯＳ４１がほぼ非導通状態であるため、イ
ンバータ回路４の貫通電流は極めて微小なものとなり、
低消費電力を実現することができる。
は、上述した基準電圧を受けてＰＭＯＳ２１と同様にほ
ぼ非導通状態となり、プリチャージ状態にあってはイン
バータ回路４はロウレベル出力を与えることになり、動
作マージンは確保されることになる。また、インバータ
回路４のＰＭＯＳ４１がほぼ非導通状態であるため、イ
ンバータ回路４の貫通電流は極めて微小なものとなり、
低消費電力を実現することができる。
【００２８】図５（ａ）において、論理スイッチ３は、
それぞれ対応する入力信号Ｉ1 〜Ｉn により導通制御さ
れるｎ個のＮＭＯＳが接続点Ｎ１と接地電源との間に並
列接続されて構成され、エバリュエーション期間に少な
くとも１以上の入力信号がハイレベルになることによっ
て接続点Ｎ１の電位をロウレベルに低下させる。このよ
うな論理スイッチ３では、ＮＭＯＳのドレイン容量及び
配線容量が接続点Ｎ１の負荷容量となるため、ＮＭＯＳ
の個数が増加するにしたがって負荷容量が増え、接続点
Ｎ１における電位の降下速度は制限を受けることにな
る。
それぞれ対応する入力信号Ｉ1 〜Ｉn により導通制御さ
れるｎ個のＮＭＯＳが接続点Ｎ１と接地電源との間に並
列接続されて構成され、エバリュエーション期間に少な
くとも１以上の入力信号がハイレベルになることによっ
て接続点Ｎ１の電位をロウレベルに低下させる。このよ
うな論理スイッチ３では、ＮＭＯＳのドレイン容量及び
配線容量が接続点Ｎ１の負荷容量となるため、ＮＭＯＳ
の個数が増加するにしたがって負荷容量が増え、接続点
Ｎ１における電位の降下速度は制限を受けることにな
る。
【００２９】このため、接続点Ｎ１のプリチャージ電位
を電源電位ＶDDよりも低く設定することにより、接続点
Ｎ１の負荷容量が大きい場合にあっても、高速に電位変
化を検出できることになる。
を電源電位ＶDDよりも低く設定することにより、接続点
Ｎ１の負荷容量が大きい場合にあっても、高速に電位変
化を検出できることになる。
【００３０】また、このように構成された論理回路にお
いて、より低消費電力で高動作マージンを実現するため
には、基準電圧発生回路のＰＭＯＳ２１のしきい値電圧
をインバータ回路４のＰＭＯＳのしきい値よりも小さく
設定するようにすればよい。
いて、より低消費電力で高動作マージンを実現するため
には、基準電圧発生回路のＰＭＯＳ２１のしきい値電圧
をインバータ回路４のＰＭＯＳのしきい値よりも小さく
設定するようにすればよい。
【００３１】さらに、電源電圧降圧回路２及びインバー
タ回路４を含む論理回路全体を、同一の半導体基板に集
積化して形成することにより、接続点Ｎ１のプリチャー
ジ電位とインバータ回路４におけるスイッチング点の電
位との間に整合性がとれ、製造プロセスのバラツキや電
源電圧、温度変化に対して、マージンのある動作を実現
することができる。
タ回路４を含む論理回路全体を、同一の半導体基板に集
積化して形成することにより、接続点Ｎ１のプリチャー
ジ電位とインバータ回路４におけるスイッチング点の電
位との間に整合性がとれ、製造プロセスのバラツキや電
源電圧、温度変化に対して、マージンのある動作を実現
することができる。
【００３２】図６はこの発明の論理回路をスタティック
型のＲＡＭにおけるメモリセル及びその周辺回路に適用
した構成を示す図であり、図６において、プリチャージ
用のトランジスタがビット線（ＢＬ，／ＢＬ）をプリチ
ャージするＰＭＯＳ１２に、論理スイッチがメモリセル
１３に、出力回路がインバータ１４にそれぞれ相当す
る。
型のＲＡＭにおけるメモリセル及びその周辺回路に適用
した構成を示す図であり、図６において、プリチャージ
用のトランジスタがビット線（ＢＬ，／ＢＬ）をプリチ
ャージするＰＭＯＳ１２に、論理スイッチがメモリセル
１３に、出力回路がインバータ１４にそれぞれ相当す
る。
【００３３】一般に、メモリセルは集積度が重要で、メ
モリセルのトランスファゲートやドライバトランジスタ
の大きさは小さいため、ビット線の駆動能力が低くな
り、また、ビット線には大きな寄性容量が付くためビッ
ト線をディスチャージする速度は遅くなるので、この発
明の適用が極めて有効に作用することになる。
モリセルのトランスファゲートやドライバトランジスタ
の大きさは小さいため、ビット線の駆動能力が低くな
り、また、ビット線には大きな寄性容量が付くためビッ
ト線をディスチャージする速度は遅くなるので、この発
明の適用が極めて有効に作用することになる。
【００３４】図７はこの発明の論理回路を連想記憶メモ
リ（ＣＡＭ）を含むＴＬＢ（Translation Look-aside B
uffer ）に適用した構成を示す図である。図７におい
て、論理スイッチがＣＡＭのメモリセル１５に、電位検
出点がマッチ線１６に、プリチャージ用のトランジスタ
がＰＭＯＳ１７に、出力回路がインバータ回路１８にそ
れぞれ相当する。
リ（ＣＡＭ）を含むＴＬＢ（Translation Look-aside B
uffer ）に適用した構成を示す図である。図７におい
て、論理スイッチがＣＡＭのメモリセル１５に、電位検
出点がマッチ線１６に、プリチャージ用のトランジスタ
がＰＭＯＳ１７に、出力回路がインバータ回路１８にそ
れぞれ相当する。
【００３５】このような構成にあっても、メモリセル１
５がマッチ線１６をディスチャージする速度に制限を受
けるので、この発明の適用は極めて有効なものとなる。
５がマッチ線１６をディスチャージする速度に制限を受
けるので、この発明の適用は極めて有効なものとなる。
【００３６】なお、この発明は、上記実施例に限定され
るものではなく、例えば図８に示すように、図１に示し
た論理回路に対して論理スイッチ３と接地電源との間に
クロック信号により導通制御されるＮＭＯＳ３０を挿入
し、接続点Ｎ１のプリチャージ期間においてＮＭＯＳ３
０を非導通状態にして、貫通電流を防止するようにして
もよい。
るものではなく、例えば図８に示すように、図１に示し
た論理回路に対して論理スイッチ３と接地電源との間に
クロック信号により導通制御されるＮＭＯＳ３０を挿入
し、接続点Ｎ１のプリチャージ期間においてＮＭＯＳ３
０を非導通状態にして、貫通電流を防止するようにして
もよい。
【００３７】また、上述した実施例では、ＰＭＯＳより
もコンダクタンスの高いＮＭＯＳを用いて論理スイッチ
３を構成し、占有面積及び速度に対して特に有利性を得
ているが図９に示すように、論理スイッチ３１をＰＭＯ
Ｓで構成し、接続点Ｎ１のプリディスチャージ用のトラ
ンジスタをＮＭＯＳ３２で構成し、接地電源を前述した
と同様の論理に基づいて昇圧（上昇）させる接地電位昇
圧回路３３により接続点Ｎ１をプリディスチャージした
状態において電位変化の検出を行うようにしてもよい。
もコンダクタンスの高いＮＭＯＳを用いて論理スイッチ
３を構成し、占有面積及び速度に対して特に有利性を得
ているが図９に示すように、論理スイッチ３１をＰＭＯ
Ｓで構成し、接続点Ｎ１のプリディスチャージ用のトラ
ンジスタをＮＭＯＳ３２で構成し、接地電源を前述した
と同様の論理に基づいて昇圧（上昇）させる接地電位昇
圧回路３３により接続点Ｎ１をプリディスチャージした
状態において電位変化の検出を行うようにしてもよい。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、電位検出点の電位を第１の電源電位と出力手段のス
イッチング点の電位との間の電位に電圧供給手段から供
給される電位によって設定した状態で、電位検出点の入
力信号による電位変化を検出するようにしたので、検出
バランス及び動作マージンを損なうことなく、低消費電
力で高速な電位変化の検出を達成することができる。ま
た、電位検出点の振幅が制限されるため、低消費電力な
動作も実現することができる。
ば、電位検出点の電位を第１の電源電位と出力手段のス
イッチング点の電位との間の電位に電圧供給手段から供
給される電位によって設定した状態で、電位検出点の入
力信号による電位変化を検出するようにしたので、検出
バランス及び動作マージンを損なうことなく、低消費電
力で高速な電位変化の検出を達成することができる。ま
た、電位検出点の振幅が制限されるため、低消費電力な
動作も実現することができる。
【図１】この発明の一実施例に係る論理回路の構成を示
す図である。
す図である。
【図２】図１に示す回路の動作タイミングを示す図であ
る。
る。
【図３】インバータ回路の伝達特性を示す図である。
【図４】本発明と従来の論理回路における速度比較を示
す図である。
す図である。
【図５】図１に示す論理回路の具体的な一構成例を示す
図である。
図である。
【図６】この発明の一適用例を示す図である。
【図７】この発明の一適用例を示す図である。
【図８】この発明の他の実施例に係る論理回路の構成を
示す図である。
示す図である。
【図９】この発明の他の実施例に係る論理回路の構成を
示す図である。
示す図である。
【図１０】従来のダイナミック型の論理回路の構成を示
す図である。
す図である。
【図１１】図１０に示す回路の動作タイミングを示す図
である。
である。
【図１２】従来のダイナミック型の論理回路の他の構成
を示す図である。
を示す図である。
１，２１，２４，４１ ＰチャネルＭＯＳトランジスタ ２ 電源電圧降圧回路 ３，３１ 論理スイッチ ４ インバータ ５ 負荷 ２２ 微小定電流回路 ２３ 差動増幅器 ３２ ＮチャネルＭＯＳトランジスタ ３３ 接地電位昇圧回路
Claims (1)
- 【請求項１】 ゲート端子が基準電圧出力端子に接続さ
れて第１の電源と前記基準電圧出力端子との間に挿入さ
れた第１導電型の第１のＦＥＴ（電界効果トランジス
タ）と、前記基準電圧出力端子に接続されて前記第１の
ＦＥＴを流れる電流を設定して前記基準電圧出力端子の
基準電圧を設定する定電流回路と、第１の電源とプリチ
ャージ電圧出力端子との間に挿入された第１導電型の第
２のＦＥＴと、一方の入力端子が前記基準電圧出力端子
に接続され、他方の入力端子が前記プリチャージ電圧出
力端子に接続され、出力端子が前記第２のＦＥＴのゲー
ト端子に接続され、基準電圧が前記プリチャージ電圧出
力端子に出力されるように前記第２のＦＥＴのゲート端
子に出力信号を与える差動増幅器を備え、第１の電源電
圧よりも低い中間電位のプリチャージ電圧を前記プリチ
ャージ電圧出力端子から出力するプリチャージ回路と、 前記プリチャージ出力端子と電位検出点との間を導通制
御してプリチャージ電圧を前記電位検出点に供給制御す
る第３のＦＥＴと、 前記電位検出点と第２の電源との間を入力信号にしたが
って導通制御する論理スイッチと、 共通接続されたゲート端子が前記電位検出点に接続さ
れ、ドレイン端子が共通接続された第１導電型の第４の
ＦＥＴと第２導電型の第５のＦＥＴからなり、前記電位
検出点の電位変化を検出するインバータ回路とを有する
ことを特徴とする論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097552A JP2566067B2 (ja) | 1991-04-26 | 1991-04-26 | 論理回路 |
| KR1019920006747A KR950005017B1 (ko) | 1991-04-26 | 1992-04-22 | 논리회로 |
| US07/873,112 US5317201A (en) | 1991-04-26 | 1992-04-24 | Logical circuit for detecting a potential |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3097552A JP2566067B2 (ja) | 1991-04-26 | 1991-04-26 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326814A JPH04326814A (ja) | 1992-11-16 |
| JP2566067B2 true JP2566067B2 (ja) | 1996-12-25 |
Family
ID=14195409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097552A Expired - Lifetime JP2566067B2 (ja) | 1991-04-26 | 1991-04-26 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5317201A (ja) |
| JP (1) | JP2566067B2 (ja) |
| KR (1) | KR950005017B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69333821T2 (de) * | 1992-06-15 | 2005-11-17 | Fujitsu Ltd., Kawasaki | Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden |
| US6373738B1 (en) | 2000-11-20 | 2002-04-16 | International Business Machines Corporation | Low power CAM match line circuit |
| US6734716B2 (en) * | 2002-09-19 | 2004-05-11 | Sun Microsystems, Inc. | SSTL pull-down pre-driver design using regulated power supply |
| US6999372B2 (en) * | 2003-03-18 | 2006-02-14 | Sun Microsystems, Inc. | Multi-ported memory cell |
| US6885610B2 (en) * | 2003-04-11 | 2005-04-26 | Sun Microsystems, Inc. | Programmable delay for self-timed-margin |
| CN117498850B (zh) * | 2024-01-03 | 2024-03-15 | 晶艺半导体有限公司 | 一种电平转换电路及其抗干扰方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111188A (en) * | 1980-02-05 | 1981-09-02 | Toshiba Corp | Semiconductor storage device |
| JPS59110225A (ja) * | 1982-12-15 | 1984-06-26 | Toshiba Corp | サブミクロン半導体ｌｓｉ |
| JPS62145921A (ja) * | 1985-12-19 | 1987-06-30 | Mitsubishi Electric Corp | 論理回路 |
| JPH01173384A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | プリチャージ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
| JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
| KR910004736B1 (ko) * | 1988-12-15 | 1991-07-10 | 삼성전자 주식회사 | 스테이틱 메모리장치의 전원전압 조절회로 |
| US5184031A (en) * | 1990-02-08 | 1993-02-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2778199B2 (ja) * | 1990-04-27 | 1998-07-23 | 日本電気株式会社 | 内部降圧回路 |
| KR930009148B1 (ko) * | 1990-09-29 | 1993-09-23 | 삼성전자 주식회사 | 전원전압 조정회로 |
| JP2642512B2 (ja) * | 1990-11-16 | 1997-08-20 | シャープ株式会社 | 半導体集積回路 |
-
1991
- 1991-04-26 JP JP3097552A patent/JP2566067B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-22 KR KR1019920006747A patent/KR950005017B1/ko not_active IP Right Cessation
- 1992-04-24 US US07/873,112 patent/US5317201A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111188A (en) * | 1980-02-05 | 1981-09-02 | Toshiba Corp | Semiconductor storage device |
| JPS59110225A (ja) * | 1982-12-15 | 1984-06-26 | Toshiba Corp | サブミクロン半導体ｌｓｉ |
| JPS62145921A (ja) * | 1985-12-19 | 1987-06-30 | Mitsubishi Electric Corp | 論理回路 |
| JPH01173384A (ja) * | 1987-12-28 | 1989-07-10 | Oki Electric Ind Co Ltd | プリチャージ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326814A (ja) | 1992-11-16 |
| KR950005017B1 (ko) | 1995-05-17 |
| KR920020851A (ko) | 1992-11-21 |
| US5317201A (en) | 1994-05-31 |
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