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JPH0583998B2 - - Google Patents

Info

Publication number
JPH0583998B2
JPH0583998B2 JP63148439A JP14843988A JPH0583998B2 JP H0583998 B2 JPH0583998 B2 JP H0583998B2 JP 63148439 A JP63148439 A JP 63148439A JP 14843988 A JP14843988 A JP 14843988A JP H0583998 B2 JPH0583998 B2 JP H0583998B2
Authority
JP
Japan
Prior art keywords
bit line
voltage
coupled
sense amplifier
pmos
Prior art date
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Expired - Lifetime
Application number
JP63148439A
Other languages
English (en)
Other versions
JPS6472395A (en
Inventor
Hoo Doongu Sangu
Chauuchun Ru Nitsukii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6472395A publication Critical patent/JPS6472395A/ja
Publication of JPH0583998B2 publication Critical patent/JPH0583998B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、一般にセンス増幅器、更に詳細に説
明すれば、ダイナミツク・ランダム・アクセス記
憶装置（DRAM）集積回路装置の読出しのため
の相補形金属酸化物シリコン電界効果トランジス
タ（CMOS−FET）に関する。
Ｂ 従来技術及びその問題点 従来技術には、電界効果トランジスタのような
相補形金属酸化膜半導体（CMOS−FET）を使
用する種々の記憶アレイ・センス増幅器について
記述する多くの参照文献が含まれる。
米国特許第4169233号は、耐放射線強化環境で
使用されるCMOS−FETから作るセンス増幅器
回路について記述している。センス増幅器の特徴
は、感度が高い、利得が高い、雑音に強い、消費
電力が少ない、動作が速い、寸法が比較的小さ
い、温度変化に対し安定性がよい、及びMOS装
置の核放射線での処理又は被爆の結果生ずること
がある電気的パラメータの非均一性に対し自己補
償を与える即応効果を有することである。前記特
許の第６図のセンス増幅器回路は、トランジスタ
Q27及びQ29が付加されている点が本発明と異な
る。
米国特許第4375600号は、ビツト線とセンス・
ノードの間に結合されたゲート接地デプレシヨ
ン・モードFETを含む記憶アレイ・センス増幅
器について記述している。もう一つのFETは、
クロツク位相信号によりオンに切換えられると、
電源電圧VDDをセンス・ノードに接続する。更
に複数のFETはラツチ回路を形成する。
米国特許第4262341号は、センス増幅回路を作
動させる時、もしセンス増幅回路とビツト線の間
の結合点の電位が所定の値よりも低下ずれば、メ
モリセルを完全にリフレツシユすることは難しい
ので、メモリセルの十分なリフレツシユを保証す
るため、センス増幅回路の所定の点の電圧を増大
させるコンデンサ回路の付加に関する。トランジ
スタQ1及びQ2は、トランジスタQ3及びQ4でセ
ンスされた値の生成中に放電しないようにビツト
線を切り離すことができる。
米国特許第4069474号は、それぞれに複数のメ
モリセルが結合された第１及び第２ビツト線部分
を備え、結合されたメモリセルとの間で電位の読
出し及び書込みを行う記憶回路について開示して
いる。双安定フリツプフロツプ型センス増幅器
は、第１及び第２ビツト線部分の間に結合させ、
幾つかのビツト線部分のうちの１つにアクセスさ
れた、アドレス指定されたメモリセルからの”
０”又は”１”をセンスするのに応じて、それら
の間の電位差をセンスし、そのメモリセルから読
出される２つの状態の１つにラツチ（保持）す
る。
米国特許第4236231号には、それぞれのプログ
ラム式しきい値よりも高い電位が印加されると、
高い抵抗状態から低い抵抗状態に移る一対のしき
い抵抗性素子を各々の記憶素子が含む記憶アレイ
が記述されている。２つの異なる値の電流ソース
を用いる２つの抵抗性素子の間にしきい値の差を
生成することにより２進値が記憶される。記憶さ
れた２進値は、傾斜電位を印加し、どちらのしき
い抵抗性素子が最初にセンス・ラツチを使用する
状態に移行したかを判定することにより読取られ
る。
米国特許第4247791号は、比較的大きい共通モ
ードの予め充電された信号に重ねた比較的小さい
異なる信号を検出する相補形金属酸化物半導体
（CMOS）電界効果トランジスタ（FET）記憶セ
ンス増幅器を開示している。このセンス増幅器は
短時間の遅延の後、一対のデータバス線を介して
供給されるセンスされた入力信号に応じて、ラツ
チされた出力信号を供給するように実現される。
米国特許第4354257号は、フリツプフロツプ回
路で容量性結合電荷を用いてセンス及び読出しを
早める電荷結合装置と共に使用するセンス増幅器
について記述している。この増幅器の動作は２つ
の外部クロツク及び２つの内部生成クロツクによ
り実現される。
米国特許第4421996号は、ワード線、セル転送
ゲート、セル・コンデンサ及びビツト線の時定数
を追尾する基準タイミングを供給するため、複数
の拡張されたダミー・メモリセルを使用するセン
ス・クロツク（更に、このセンス・クロツクは組
立プロセス・パラメータ及び動作条件の大きな変
動も補償される）を含むダイナミツクRAM記憶
装置のソース・クロツク形の交差結合ラツチ・セ
ンス増幅器について記述している。トリガ及びス
レーブ・クロツク回路は直列に連鎖され、複数の
クロツクされた出力信号のタイミング・シーケン
スを制御する。クロツクされた出力信号は選択的
に増幅され並列に合計されて、予定した動的特性
を有する電流を生成する。生成された電流は交差
結合されたラツチの共通のソース電極に印加され
る。
米国特許第3949381号には、電荷蓄積メモリセ
ルの電荷のレベルによつて表わす２進情報に応ず
るセンス及び再生回路として作用する差動電荷転
送増幅器が開示されている。
米国特許第3879621号は、複線論理差動メモリ
出力信号を完全論理出力信号に変換する、一対の
共通ノードに一緒に結合された第１及び第２の対
のFETを含むFETセンス増幅器を開示する。１
つの実施例では、同じ伝導形の第１及び第２の
FETがそれぞれのノードの１つの結合される。
第２の伝導形の第３のFETは複数対のFETの１
つの対に結合され、第１、第２及び第３のFET
は、第１及び第２のFETがオンになると第３の
FETがオフになり、第１及び第２のFETがオフ
になると第３のFETはオンになるように相互結
合される。
米国特許第3671772号は、コンピユータの記憶
装置から読取られる記憶された２進データのセン
ス増幅器として使用される差動増幅器について開
示している。この増幅器には、一対の交差結合ト
ランジスタ、前記トランジスタに動作電圧を供給
する電源、及び間欠的に前記電源を交差結合トラ
ンジスタに印加する装置を含む。選択印加装置に
より、互いに差分される電圧信号の対の各々が、
トランジスタの交差結合の対、即ち交差結合され
た領域の対のそれぞれの１つに印加される。２進
記憶装置から読取る場合、電圧信号は記憶装置か
らのセンス線の対から印加される。信号は、電圧
ソースが供給されていない期間に印加されるので
対のトランジスタはどちらも非伝導状態である。
信号はトランジスタの各々に、電荷を蓄積し、こ
れらの電荷の間の差異により、次に電力が供給さ
れた時、どのトランジスタが伝導状態になるかが
決まる。
米国特許第3648071号は、記憶されている”１”
及び”０”の記憶状態をセンスする際、集積回路
記憶アレイに印加された読取り電位の電圧のスイ
ングを制限する装置を有する、全でFET増幅回
路から成る改良されたセンス増幅器に関する。こ
の増幅器は、その出力信号で所定の信号レベルを
検出し、その入力のインピーダンスを調整してそ
の出力信号の振りを所定の信号レベル内に制限す
る上限及び下限出力レベル制限回路を含む。以上
の動作により、メモリ読取り電位も予め決められ
た一定の範囲内のスイング（変化）に制約され
る。
米国特許第3560765号は、読取専用記憶装置と
共に使用し、記憶素子に印加される電圧を６ボル
ト未満に制限する装置を有するセンス増幅器につ
いて記述する。全てのFET増幅器は入力ステー
ジが設けられ、記憶装置の出力電圧を所定の電位
にクランプし、記憶素子がオンになるときこの電
位が所定の値よりも大きくスイングしないように
記憶装置の出力を抑える。
米国特許第4053873号は、５つのエンハンスメ
ント形FET装置及び２つのデプレシヨン形FET
装置を有する自己分離交差結合センス増幅器ラツ
チ回路について開示している。第１及び第２の
FETは交差結合対を形成し、槙出力及び補数出
力が交差結合ノードで使用可能である。第３の
FETは交差結合対のソース電極間の共通結合部
分に結合され、小さな電位差が前述の出力ノード
に印加された後、競合状態を確立するのに使用さ
れる。一対のデプレシヨン形装置は、正電位
（VH）と出力ノードの各々の間に、それぞれ、
ダイオードとして結合される。出力ノードの各々
は、第３及び第４の単方向性の伝導装置として結
合されたエンハンスメント形FETを介してメモ
リセルの列のそれぞれのビツト線に結合される。
米国特許第3789312号は、100ｍＶ程度又はそれ
以下の低いレベルのパルスが、増幅器で使われる
活動状態の装置をオンにするのに必要な電圧の変
動にも拘らず検出され増幅されるシステムについ
て記述している。これは以下の動作により達成さ
れる。即ち、コンデンサと容量負荷出力線の間に
活動状態の装置を結合し、出力線を基準電圧に充
電し、装置にレベル設定電圧を印加して装置をオ
ンにし、前記コンデンサをレベル設定電圧にほぼ
等しい電圧に充電してそれを維持すると同時に装
置をオフにし、レベル設定電圧を重ねた任意の入
力信号により再び装置をオンして容量負荷出力線
を放電し、それによつて重ねられた入力信号を増
幅し反転する。前記システムはランダム・アクセ
ス集積半導体記憶装置をセンスするのに特に有用
である。
本発明の目的は、消費電力の増加及び非対象の
ビツト線電圧のスイングを伴わずに改良されたセ
ンス速度を与える集積回路記憶装置の、交差結合
装置を含むセンス増幅器を提供することである。
Ｃ 問題点を解決するための手段 本発明のセンス増幅器は改良された復元及び書
込み時間を与える新しい減結合構造を含む。改良
されたセンス増幅器の独特の構造的特長は、ゲー
ト接地型PMOS装置と並列に一緒に結合された
ゲート及びドレイン素子を有するNMOS装置を
組込む電圧クランプ及び減結合構造の交差結合セ
ンス増幅器のゲード接地型PMOS装置の設備含
む。
本発明により、交差結合センス増幅器の実施態
様は２つのPMOS装置を含み、該装置のゲート
は接地されて記憶ビツト線の電圧の下方へのスイ
ング（変化）をセンス増幅器のゲート接地型
PMOS装置のしきい電圧（VTP）の絶対値にク
ランプする集積回路記憶装置の新しいセンウ増幅
器及び減結合装置が提供される。この制限された
電圧のスイングは、セル転送ゲート装置のしきい
電圧（VT）の絶対値の方が大きいので、蓄電コ
ンデンサの電荷蓄積には影響はしない。ビツト線
の前充電は、各々がVDD及び｜VTR｜に充電さ
れた２つのビツト線を、それぞれ、等化すること
により達成される。センス増幅器の１つのノード
はVDDの相当するスイングを保持するので都合
よくDATAバスに結合される。センス増幅器ビ
ツト線の信号のスイングは、（VDD−｜VTP｜）
に相当する範囲に制限され、電荷蓄積及び前充電
レベル・VDD＋｜VTP｜）／２の悪影響を及ぼ
さずに電力を節約し、センス中に信号生成時間を
改善する。
Ｄ 実施例 DRAMでは、ビツト線はセンス開示前に一定
のレベルに前充電される。各状況の最適前充電電
圧レベルは、使用される特定のDRAMの設計及
び技術によつて異なる。現在、ｎウエル（ｎ−
well）でｐアレイを用いた技術が使用されている
が、その場合、ビツト線をVDD／２よりも高き
く前充電することにより、センス速度は改善され
るが、消費電力を増大及びその結果生ずる非対称
のビツト線電圧のスイングが大きな障害になる。
本発明では、これらの障害を改善されたセンス
速度により解決する新しいセンス増幅器が提供さ
れる。第１図に示す本発明のセンス増幅器の実施
例では、交差結合PMOS装置１４，１６及び交
差結合NMOS装置１８，２０を含む従来の交差
結合センス増幅器に、２つのPMOS装置１０及
び１２が付加されている。センス増幅器のノード
３６はPMOSラツチング装置２２を介して電源
VDDに結合され、ノード３８はNMOSラツチン
グ装置２４を介して基準電位（接地）に結合され
る。ラツチング・クロツクφS及ばφSPは、それぞ
れ、NMOSラツチング装置２４及びPMOSラツ
チング装置２２に印加される。ビツト線２６及び
ビツト線２８の電位は、等化クロツクφeqを介し
て等化装置３０をオンにすることにより同じ値に
等化される。PMOS装置１０及び１２のゲート
は基準電位（接地）に結合されるので、ビツト線
の電圧の下方へのスイングはゲート接地型
PMOS装置１０及び１２のしきい電圧（VTP）
の絶対値にクランプされる。この値は代表的な
0.7uｍ相補形金属酸化物シリコン（CMOS）技術
で約１ボルトである。このように電圧スイングし
を制限しても、転送ゲートのしきい電圧（VT）
の絶対値は、例えば約1.2ボルトよりも高くなる
ように設計されるので、セルの蓄電コンデンサに
蓄積される電荷の良に影響を及ぼさない。これを
達成する１つの方法は、VDDよりも高いｎウエ
ル・バイアスを、転送装置を含むｎウエルに印加
することである。そうすることにより、PMOS
装置１０及び１２を含むｎウエルはVDDのバイ
アスを得るので、転送装置しきい電圧はPMOS
装置１０及び１２のしきい電圧よりも高くなる。
ビツト線を（VDD／｜VTP｜）／２の電位に前
充電するのは、各々がVDD及び｜VTP｜に充電
された２つのビツト線２６及び２８を、それぞ
れ、等化することにより行われる。分析によれ
ば、ビツト線は３ボルトのVDDにより、最悪の
場合でも、２ボルトに前充電される。センス増幅
器のノード３２及び３４は、なお全VDDのスイ
ングを保持し、都合よくDATAバスに結合され
る。第１図に示すセンス増幅器の利点は、ビツト
線電圧のスイングがVDDから｜VTP｜までのス
イングに制限させることと、電荷蓄積に悪い影響
を及ぼさずに電力を節約することである。前充電
レベルは（VDD＋｜VTP｜）／２（約2V）で、
センス中の信号生成時間を改善する。又、ビツト
線の電圧のスイングは前充電レベルを中心に対称
的で、雑音抑圧を助け、ゲート接地型のPMOS
装置１０及び１２はNMOS装置１８及び２０の
関連するキヤパシタンスを減結合してセンス感度
を改善する。
本発明は第１図に示すセンス増幅器の実施例に
限定されない。本発明の他の実施例を第２、第
３、第４及び第５図に示す。PMOS装置及び
NMOS装置（機能的に第１図のPMOS装置及び
NMOS装置と同等である）が同じ参照番号で第
２、第３、第４及び第５図に示される。
第１図の実施例と同様に第２−第５図の実施例
では、ノード３６がPMOSラツチング装置２２
に結合される。第２及び第３図のノード３８は
NMOSラツチング装置２４に結合される。第４
及び第５図のノード３８は、ラツチング・クロツ
ク信号により活動化されるPMOS及びNMOSラ
ツチング装置４０及び４２は結合される。第４及
び第５図で、ノードBL及びが、センス中、ビ
ツト線及びその相補ビツト線に結合される。ビツ
ト・スイツチは、センス増幅器と入力／出力線の
間でデータの読取り又は書込みをするためにノー
ド３２及び３４に結合される。第２図を実施例
は、第１図の実施例でPMOS装置１４及び１６
のゲードをノード３２及び３４に結合することに
より得られる。第３図の実施例で、第１図のゲー
ト接地型PMOS装置１０及び１２は、配置が変
更され、ノード３２とビツト線２６の間及びノー
ド３４とビツト線２８の間に、それぞれ、直列に
挿入される。第４及び第５図で、ノード３８に結
合されたPMOSラツチング装置４０（第４図）
及びNMOSラツチング装置４２（第５図）は、
第１、第２及び第３図にそれぞれ示すNMOSラ
ツチング装置とは異なる。従来のNMOSラツチ
ング装置２４の代りに第４図に実施例で使われる
PMOSラツチング装置４０は、ノード３８の電
圧のスイングをPMOSラツチング装置４０の｜
VT｜（しきい電圧の絶対値）に制限し、従つて、
ビツト線のスイングをPMOSラツチング装置４
０のVTに制限する。第５図の実施例で、電圧ソ
ース４４は、配列装置の｜VT｜よりも小さい出
力を有する従来の設計である。
本発明は、第１−５図のセンス増幅器で実施し
たような制限されたビツト線のスイングと共にセ
ンスする（VDD＋｜VT｜）／２と組合わせた独
特のCMOS減結合装置構造も提供する。本発明
のCMOS減結合装置構造は（VDD＋｜VT
｜）／２をセンスする書込み速度を改善し、
VDD／２をセンスする速度と同等の書込み速度
を生ずる。本発明のCMOS減結合装置構造は高
性能のDRAMに使用可能である。
上記の第１−５図に関連して説明したように制
限されたビツト線のスイングにより（VDD＋｜
VT｜）／２をセンスする場合、ゲート接地型
PMOS装置１０及び１２はNMOS装置と関連す
るキヤパシタンスの減結合を与える。ビツト線又
はセンス増幅器にゲート接地型PMOS装置１０
及び１２を挿入すると、ビツト線の下方への電圧
のスイングは、ゲート接地型PMOS装置１０及
び１２のしきい電圧（VTP）の絶対値に制限さ
れる。（VDD＋｜VT｜）／２の前充電電圧は、
各々が｜VTP｜及びVDDにある２つのビツト線
と等化によつて得られる。第１図で、ビツト線の
VDDへのプルアツプは２つのPMOS装置１４及
び１６の一方により行われ、VDD／２のセンス
と同じ速度になる。ビツト線の｜VTP｜へのプ
ルダウンは、ゲート接地型PMOS装置１０及び
１２の一方を介ちて２つのNMOS装置１８及び
２０の一方により行われる。ゲート接地型
PMOS装置はソース・ホロワ・モードで作動し、
それにより、セルの書込みはVDD／２よりも低
速になる。DRAMを使用する大抵の場合、この
書込み時間重要ではない。その理由は、DRAM
サイクルタイムの終末過程に書込み時間の一部が
隠れるからである。しかしながら、本発明のセン
ス増幅器を使用でき、インピーダンスが高くサイ
クルタイムが短いDRAMでは、特に静的カラム
書込むモードの書込み速度を改善する必要があ
る。
第６図は、ビツト・スイツチ５４及び５６並び
に等化装置５８に囲まれたビツト線の配置に
NMOS装置５０及び５２を使用する減係合手法
の別の実施例を示す。この設計では、ゲートがビ
ツト線BL及びに接続されたNMOS装置５０
及び５２は、前述のゲート接地型PMOS装置１
０及び１２にそれぞれ取つて代る。この減結合装
置は前の設計を僅かに改善するだけである。
第７図に、新たに改善されたCMOS減結合装
置を示す。この装置は、ゲートとドレインが結合
されたNMOS装置４８と、それと並列の、第１、
第２及び第３図のセンス増幅器のPMOS装置１
０又は１２のようなゲート接地型PMOS装置と
から成る。例えば、第７図の減結合装置は、第
８、第９及び第１０図にそれぞれ示すように、第
１、第２及び第３図のビツト線、即ちセンス増幅
器に挿入される。新しいCMOS減結合装置によ
り、書込み時間は、ビツト線のプルダウンが
NMOS装置１８，２０の対及びPMOS装置１４，
１６の対によつて行われ、NMOS装置又は
PMOS装置の小さい方のしきい電圧に制限され
るので、VDD／２の時間に近づく。ビツト線BL
及びはNMOS装置４８のドレインに結合さ
れ、その結果、ゲート接地型PMOS装置で生ず
るソース・ホロワ効果は除去される。
CMOS減結合装置が正しく作動するためには、
ビツト線電圧の下方へのスイングがセルにある転
送装置の｜VTP｜よりも小さくなければならな
い。さもなければ、そのセルは”Ｏ”信号の損失
を受ける。センス増幅器がラツチすると、減結合
装置のNMOS装置４８のソースは接地電位とな
り、そのしきい電圧はボデイー効果を影響を受け
ないので公称値を保持する。
転送装置の｜VTP｜をNMOS装置の公称しき
い電圧よりも高い値に設計することにより、ビツ
ト線は転送装置の｜VTP｜よりも下にクランプ
される。
以上が、制限されたビツト線電圧のスイングに
より（VDD＋｜VTP｜）／２をセンスするため
センス増幅器と共同して動作する新しい減結合装
置についての説明である。
Ｅ 発明の効果 新しい減結合装置の重要な特徴は、制限された
ビツト線の電圧のスイングにより（VDD＋｜
VTP｜）／２をセンスするため減結合装置とし
て作用する記憶装置ビツト線に結合されたゲート
電極を有するNMOS装置、並びに、ゲート及び
ドレイン電極が共に、これも同様にCMOS減結
合装置として作用するゲート接地型PMOS装置
と並列に結合されるNMOS装置を含むことであ
る。CMOS減結合装置を有する回路の場合、書
込み時間は、NMOS装置の組込みによりかなり
改善さる、VDD／２のセンスする時間に近づく。
ビツト線の下方への電圧のスイングは、メモリセ
ルの転送装置の｜VTP｜よりも低く”Ｏ”信号
の損失を受けないVTN（NMOSの電圧しきい値）
に制限される。
【図面の簡単な説明】
第１図は本発明の原理によるセンス増幅器の１
つの実施例の概要回路図、第２、第３、第４及び
第５図は本発明の原理によるセンス増幅器の代替
実施例の概要回路図、第６図はセンス増幅器の減
結合装置の１つの実施例の概要回路図、第７図は
本発明の原理によるセンス増幅器の改良された減
結合構造の概要回路図、第８図ないし第１０図は
第２及び第３図のセンス増幅器にそれぞれ組込ま
れた第７図の減結合構造を示す概要回路図であ
る。 １０，１２，１４，１６……PMOS装置、１
８，２０，４８，５０，５２……NMOS装置、
２２，４０……PMOSラツチング装置、２４，
４２……NMOSラツチング装置、３０……等化
装置、４４……電圧ソース、５４，５６……ビツ
ト・スイツチ、５８……等化装置。

Claims (1)

  1. 【特許請求の範囲】 １ 電圧供給源に接続された第１のラツチング装
    置と、 少なくとも１対の接続ノードのうちの第１及び
    第２のノードと上記第１のラツチング装置との間
    に接続された、第１の導電型の交差結合電界効果
    トランジスタの第１の対と、 大地電位に接続された第２のラツチング装置
    と、 上記少なくとも１対の接続ノードのうちの上記
    第１及び第２のノードと上記第２のラツチング装
    置との間に接続された、第２の導電型の交差結合
    電界効果トランジスタの第２の対と、 大きさが変化する電圧を有するビツト線電圧信
    号を導くための第１のビツト線及び第２の相補ビ
    ツト線と、 上記ビツト線電圧の大きさを制限するため、上
    記少なくとも１対の接続ノードに接続された電圧
    制限手段と、 を備えて成る、ダイナミツク・ランダム・アクセ
    ス記憶装置用のセンス増幅器。
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