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JPH0727717B2 - センス回路 - Google Patents

センス回路

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JPH0727717B2
JPH0727717B2 JP63174419A JP17441988A JPH0727717B2 JP H0727717 B2 JPH0727717 B2 JP H0727717B2 JP 63174419 A JP63174419 A JP 63174419A JP 17441988 A JP17441988 A JP 17441988A JP H0727717 B2 JPH0727717 B2 JP H0727717B2
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mos transistor
sense circuit
potential
transistor
node
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一孝 野上
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Toshiba Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、多ビット構成の半導体メモリなどに使用され
るセンス回路に係り、特にMOS（絶縁ゲート型）トラン
ジスタを用いてなるセンス回路に関するものである。
（従来の技術） 従来の半導体メモリのセンス回路は、第18図に示すよう
なラッチ型センス回路か、第19図および第20図に示すよ
うなカレントミラー型センス回路が用いられていた。
第18図に示すラッチ型センス回路は、２個のCMOSインバ
ータI1、I2がクロスカップル接続されてなり、この２個
のインバータI1、I2の各入力端が一対のビット線BL、▲
▼に接続されている。そして、センス回路活性化信
号SEが“H"（ハイレベル）、その反転信号▲が“L"
（ロウレベル）になったときに活性化され、上記ビット
線BL、▲▼対の電位差を増幅して出力する。
このようなラッチ型センス回路は、一旦ラッチすると読
出しを終了するので、上記ビット線BL、▲▼対に十
分な電位差が現れるのを待ってから活性化させないと、
誤読出しをしてしまうおそれがある。従って、誤読出し
を避けるためには、活性化の前に十分な時間的余裕を取
る必要があり、センス速度が遅くなる。
また、通常、上記ラッチ型センス回路がセンスしたとき
には、ビット線BL、▲▼がメモリの電源電位が接地
電位かになるので、ビット線電位は電源電圧の全振幅に
わたって変化する。従って、ビット線の容量が大きい場
合、あるいは、サイクル時間が短い場合には、ビット線
BL、▲▼の充放電による消費電力が大きくなる。
一方、第19図に示すカレントミラー型センス回路は、入
力用の一対のＮ型MOSトランジスタ191、192と、電流制
限用の１個のＮ型MOSトランジスタ193と、カレントミラ
ー負荷用の一対のＰ型MOSトランジスタ194、195とから
なり、第20図に示すカレントミラー型センス回路は、第
19図に示すようなカレントミラー型センス回路の２組が
差動的に接続されてなる。
これらのカレントミラー型センス回路は、入力が一対の
ビット線BL、▲▼に接続されており、センス回路活
性化信号SEがハイレベルになったときに前記電流制限用
トランジスタ193がオンになって活性化され、上記ビッ
ト線BL、▲▼対の電位差に応じた出力を出力ノード
DO、または一対の出力ノードDO、▲▼に出力する。
この場合、入力の増幅は行われない（入力が電源電圧の
全振幅にわたる変化はしない）ので、ビット線BL、▲
▼の充放電による消費電力は小さくて済む。
しかし、カレントミラー型センス回路のセンス速度は、
電流制限用トランジスタ193に流れる電流によって決ま
るので、高速にセンスにするためには、１個のセンス回
路当り0.3mA以上の電流を流さなければならない。従っ
て、半導体メモリで例えば200ビット同時読出しを行わ
せる場合、電源電位が5Vとすると、センス回路だけで0.
3Wも消費することになり、消費電力の制約から読出し可
能なビット数が制限される。つまり、非常に多くのビッ
ト（例えば500ビット以上）を同時に読出すような半導
体メモリでは、上記したようなカレントミラー型センス
回路を使用することが困難になる。
（発明が解決しようとする課題） 本発明は、上記したように従来のラッチ型センス回路
は、ビット線電位が電源電圧の全振幅にわたって変化す
るのでビット線の充放電による消費電力が大きくなると
いう問題点、および従来のカレントミラー型センス回路
は、センス速度が電流制限用トランジスタに流れる電流
によって決まるので、高速にセンスするためには１個の
センス回路当り大きな電流を流さなければならず、多く
のビットの同時読出しを行わせる場合に消費電力の制約
から読出し可能なビット数が制限されるという問題点を
解決すべくなされたもので、消費電力が低く、半導体メ
モリに使用して非常に多くのビットの同時読出しが可能
となるセンス回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明のセンス回路は、直列接続された第１導電型の第
１のMOSトランジスタおよび第２のMOSトランジスタと、
同じく直列接続された第１導電型の第３のMOSトランジ
スタおよび第４のMOSトランジスタと、上記第２のMOSト
ランジスタおよび第４のMOSトランジスタのソース相互
接続点と第１の電源電位ノードとの間にドレイン・ソー
ス間が接続され、ゲートにセンス回路活性化信号が印加
される第１導電型の第５のMOSトランジスタとを具備
し、前記第１のMOSトランジスタのドレインおよび第３
のMOSトランジスタのドレインが対応して前記第３のMOS
トランジスタ（または第４のMOSトランジスタ）のゲー
トおよび前記第１のMOSトランジスタ（または第２のMOS
トランジスタ）のゲートに接続され、上記第２のMOSト
ランジスタ（または第１のMOSトランジスタ）のゲート
および前記第４のMOSトランジスタ（または第３のMOSト
ランジスタ）のゲートが対応して第１の入力ノードおよ
び第２の入力ノードになり、前記第１のMOSトランジス
タのドレインおよび第３のMOSトランジスタのドレイン
が対応して第１の出力ノードおよび第２の出力ノードに
なることを特徴とする。
（作用） プリチャージ時には活性化信号が非活性になって第５の
MOSトランジスタはオフになり、第１の出力ノードおよ
び第２の出力ノードはプリチャージ回路（図示せず）に
より所定の電位にそれぞれプリチャージされる。このよ
うにプリチャージされた状態で、第１の入力ノードおよ
び第２の入力ノードとの間に電位差が生じるものとする
と、この電位差が十分に現れた時点で前記活性化信号が
活性化されることによってセンス回路が活性化され、各
MOSトランジスタがオンになり、第１の出力ノードの電
位および第２の出力ノードの電位がそれぞれ変化する。
この場合、第１の入力ノードおよび第２の入力ノードの
電位の高低関係に応じて第１の出力ノードおよび第２の
出力ノードの電位に差がつき、これにより、第３のMOS
トランジスタ（または第２のMOSトランジスタ）のゲー
ト電位および前記第１のMOSトランジスタ（または第２
のMOSトランジスタ）のゲート電位に差がつき、さら
に、前記第１の出力ノードの電位と第２の出力ノードの
電位との差が拡大する。そして、この第１の出力ノード
の電位または第２の出力ノードの電位が所定値になる
と、この第１の出力ノードの電位または第２の出力ノー
ドの電位がゲートに与えられているトランジスタがオフ
になり、この後ラッチがかかり、センス動作が終了す
る。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図に示すセンス回路において、第１導電型（本例で
はＮチャネル型）の第１のMOSトランジスタN1および第
２のMOSトランジスタN2が直列接続されており、同じく
Ｎチャネル型の第３のMOSトランジスタN3および第４のM
OSトランジスタN4が直列接続されており、上記第２のMO
SトランジスタN2および第４のMOSトランジスタN4のソー
ス相互が接続されており、この接続点と第１の電源電位
（本例ではVSS）ノードとの間にＮチャネル型の第５のM
OSトランジスタN5のドレイン・ソース間が接続され、こ
のゲートにセンス回路活性化信号SEが印加される。
そして、上記第１のMOSトランジスタN1のドレインおよ
び第３のMOSトランジスタN3のドレインが対応して前記
第３のMOSトランジスタN3のゲートおよび前記第１のMOS
トランジスタN1のゲートに接続され、前記第２のMOSト
ランジスタN2のゲートおよび前記第４のMOSトランジス
タN4のゲートが対応して第１の入力ノードＡおよび第２
の入力ノードＢになり、前記第１のMOSトランジスタN1
のドレインおよび第３のMOSトランジスタN3のドレイン
が対応して第１の出力ノードＣおよび第２の出力ノード
Ｄになっている。
ここで、上記センス回路の第１の入力ノードＡおよび第
２の入力ノードＢは、例えば他ビット構成のスタティッ
ク型半導体メモリにおけるメモリセルアレイの各カラム
のビット線対BL、▲▼に接続されている。
次に、上記センス回路の動作について第13図を参照して
説明する。プリチャージ時には信号SEが“L"になって、
第５のMOSトランジスタN5はオフになり、第１の出力ノ
ードＣおよび第２の出力ノードＤはプリチャージ回路
（図示せず）により、例えば5Vの第２の電源電位V
DD（＞VSS）にそれぞれプリチャージされる。このよう
にプリチャージされた状態で、メモリセル読出しデータ
に応じてビット線BL、▲▼対に電位差が生じる（こ
こでは、ビット線BL、▲▼対はVDD電位の1/2の電位
にプリチャージされた状態から“0"データの読出しによ
って▲▼が“L"になる場合を示している）。
この電位差が十分に現れた時点で信号SEが“H"になって
センス回路が活性化され、各MOSトランジスタがオンに
なり、第１の出力ノードＣの電位▲▼および第２
の出力ノードＤの電位OUTがそれぞれ低下する。この場
合、BLの電位＞▲▼の電位であるので、上記電位▲
▼が電位OUTよりも速く低下する。これにより、
第３のMOSトランジスタN3のゲート電位および前記第１
のMOSトランジスタN1のゲート電位に差がつき、上記電
位▲▼と電位OUTとの差が拡大する。そして、電
位▲▼がＮチャネルトランジスタの閾値電圧VTN
（VTN＞0v）以下になった時点Taで、第３のMOSトランジ
スタN3がオフになり、前記電位OUTの低下が止まり、そ
の後、前記電位▲▼はVSS電位まで下がり、この
状態でラッチがかかり、読出しが終了する。
上記したセンス回路は、そのラッチ動作がビット線電位
に変化を与えないので、ビット線の電位変動としては上
記センス回路の読出しに必要とするビット線電位差のみ
変動させればよく、ビット線の充放電に要する電流は非
常に小さい。この場合、SRAM（スタティック型ランダム
アクセスメモリ）やEPROM（紫外線消去型再書込み可能
なリードオンリーメモリ）は、非破壊読出しを行うの
で、ビット線電位を必ずしもVDDとVSSとの間の全振幅に
わたって変動させる必要はないので、上記したようなセ
ンス回路を使用して、その読出しに必要とするビット線
電位差のみビット線電位を変動させればよい。
また、上記したセンス回路は、ラッチにより一対の出力
ノードの振幅は大きく変化する（一方の出力ノードはV
DDとVSSとの間の全振幅にわたって変化する）が、この
一対の出力ノードには次段のゲートまでの容量が付くだ
けであって、ビット線などが接続される一対の入力ノー
ドに比べて容量を極めて小さくできるので、その充放電
電流による消費電力が低くて済む。
因みに、ビット線容量が3pF（256K、1MビットレベルのS
RAMではこの程度になる）、サイクル時間が20nS、読出
しに必要なビット線電位差が200mV、出力ノードの容量
が0.5pF、VDD電位が5Vとすると、ビット線の充放電電流
は 3pF×200mV÷20nS＝30μＡ となり、出力ノードの充放電電流は、VDDとVSSとの間の
全振幅にわたって変化したとして 0.5pF×5V÷20nS＝125μＡ となり、１個のセンス回路当り（１ビット当り）計155
μＡで１ビットの読出しが行われる。
これに対して、第18図に示した従来のラッチ型センス回
路を用いた場合には、ビット線の充放電電流が 3pF×5V÷20nS＝750μＡ になり、ビット線の充放電電流のみで前記実施例の場合
に比べて約５倍の電流を消費する。また、第19図および
第20図に示した従来のカレントミラー型センス回路を用
いた場合には、電流制限用トランジスタに電流を流す必
要があり、サイクル時間20nSを実現させるためには、１
個のセンス回路当り（１ビット当り）少なくとも300μ
Ａの電流を流さなければならないので、前記実施例の場
合に比べて約２倍の電流を消費する。
第２図は第１図のセンス回路の変形例を示しており、第
１図に対して、第１のMOSトランジスタN1のドレインお
よび第３のMOSトランジスタN3のドレインが対応して第
４のMOSトランジスタN4のゲートおよび第２のMOSトラン
ジスタN2のゲートに接続され、第１のMOSトランジスタN
1のゲートおよび第３のMOSトランジスタN3のゲートに対
応して第１の入力ノードＡおよび第２の入力ノードＢに
なるように変更されており、その他は同じであるので第
１図中と同じ符号を付している。この場合にも、第１図
のセンス回路と同様の動作が行われて同様の効果が得ら
れる。
第３図は第１図のセンス回路に相補的なセンス回路を示
しており、第１図のセンス回路に対して、MOSトランジ
スタ群の導電型のＮチャネル型からＰチャネル型に置き
替え、活性化信号SEをその反転信号▲▼に置き替
え、電源電位ノードに対する接続関係を入れ替えた相補
的な構成である。
即ち、このセンス回路は、直列接続された第２導電型の
第１のMOSトランジスタP1および第２のMOSトランジスタ
P2と、同じく直列接続された第２導電型の第３のMOSト
ランジスタP3および第４のMOSトランジスタP4と、上記
第２のMOSトランジスタP2および第４のMOSトランジスタ
P4のソース相互接続点と第２の電源電位ノードとの間に
ドレイン・ソース間が接続され、ゲートにセンス回路活
性化信号の反転信号が印加される第２導電型の第５のMO
SトランジスタP5とを具備し、前記第１のMOSトランジス
タP1のドレインおよび第３のMOSトランジスタP3のドレ
インが対応して前記第３のMOSトランジスタP3のゲート
および前記第１のMOSトランジスタP1のゲートに接続さ
れ、上記第２のMOSトランジスタP2のゲートおよび前記
第４のMOSトランジスタP4のゲートが対応して第１の入
力ノードＡおよび第２の入力ノードＢになり、前記第１
のMOSトランジスタP1のドレインおよび第３のMOSトラン
ジスタP3のドレインが対応して第１の出力ノードＣおよ
び第２の出力ノードＤになっている。
この場合にも、第１図のセンス回路の動作に準じて相補
的な動作が第14図に示すように行われ、第１図のセンス
回路と同様の効果が得られる。即ち、プリチャージ時に
は反転信号▲▼が“H"になって第５のMOSトランジ
スタP5はオフになり、第１の出力ノードＣおよび第２の
出力ノードＤはプリチャージ回路（図示せず）により第
１の電源電位VSSにそれぞれプリチャージされる。この
ようにプリチャージされた状態で、メモリセル読出しデ
ータに応じてビット線BL、▲▼対に電位差が生じ、
この電位差が十分に現れた時点で反転信号▲▼が
“L"になってセンス回路が活性化されると、センス回路
はビット線BL、▲▼対の電位差をセンス増幅してラ
ッチする。
第４図は第３図のセンス回路の変形例を示しており、第
３図に対して、第１のMOSトランジスタP1のドレインお
よび第３のMOSトランジスタP3のドレインが対応して第
４のMOSトランジスタP4のゲートおよび第２のMOSトラン
ジスタP2のゲートに接続され、第１のMOSトランジスタP
1のゲートおよび第３のMOSトランジスタP3のゲートが対
応して第１の入力ノードＡおよび第２の入力ノードＢに
なるように変更されており、その他は同じであるので第
３図中と同じ符号を付している。この場合にも、第３図
のセンス回路と同様の動作が行われて同様の効果が得ら
れる。
第５図乃至第８図は、それぞれ本発明の他の実施例のセ
ンス回路を示している。第５図は、第１図のセンス回路
と第３図のセンス回路とを組み合わせたものであり、第
１図のセンス回路と第３図のセンス回路とのそれぞれの
第１の入力ノードＡ同士、第２の入力ノードＢ同士、第
１の出力ノードＣ同士、第２の出力ノードＤ同士が接続
されてなる。
第６図は、第２図のセンス回路と第４図のセンス回路と
を第５図と同様に組合わせたものである。第７図は、第
２図のセンス回路と第３図のセンス回路とを第５図と同
様に組合わせたものである。第８図は、第１図のセンス
回路と第４図のセンス回路とを第５図と同様に組合わせ
たものである。
これらのセンス回路では、プリチャージ時に第１の出力
ノードＣおよび第２の出力ノードＤを第２の電源電位V
DDと第１の電源電位VSSとの間の任意のレベルにプリチ
ャージしてもセンス動作が可能になる。
ここで、第１の出力ノードＣおよび第２の出力ノードＤ
を例えばVDD電位の1/2の電位にプリチャージした場合の
センス動作について第15図を参照して説明する。プリチ
ャージ時には信号SEが“L"、反転信号▲▼が“H"に
なってMOSトランジスタN5とP5とはオフになり、第１の
出力ノードＣおよび第２の出力ノードＤはプリチャージ
回路（図示せず）により、VDD電位の1/2の電位にそれぞ
れプリチャージされる。このようにプリチャージされた
状態で、メモリセル読出しデータに応じてビット線BL、
▲▼対に電位差が生じる（ここでは、ビット線BL、
▲▼対はVDD電位の1/2の電位にプリチャージされた
状態から“0"データの読出しによって▲▼が“L"に
なる場合を示している）。
この電位差が十分に現れた時点で信号SEが“H"、反転信
号▲▼が“L"になってセンス回路が動作を開始し、
第１の出力ノードＣの電位がVSS、第２の出力ノードＤ
の電位がVDDになってセンスが終了する。なお、上記信
号SEが“H"、反転信号▲▼が“L"になるタイミング
は、必ずしも同じでなくてもよい。この場合、第１の出
力ノードＣおよび第２の出力ノードＤはVDDとVSSとの間
の全振幅にわたって変化するので、センス終了後に次段
のゲートに貫通電流が生じなくなり、低消費電力化の点
でより優れている。
また、上記センス動作に際して、Ｎチャネル型のトラン
ジスタとＰチャネル型のトランジスタとの両方で増幅を
行うので、第１図乃至第４図のセンス回路のようにＮチ
ャネル型のトランジスタあるいはＰチャネル型のトラン
ジスタのみで増幅を行う場合よりもセンス感度が良い。
第９図乃至第12図は、それぞれ本発明のさらに他の実施
例のセンス回路を示している。第９図および第10図は、
各対応して第１図のセンス回路および第２図のセンス回
路に負荷用のＰチャネル型の第６のトランジスタP6およ
び第７のトランジスタP7がそれぞれ接続されたものであ
る。即ち、第１の出力ノードＣおよび第２の出力ノード
Ｄと第２の電源電位VDDノードとの間に負荷用のＰチャ
ネル型の第６のトランジスタP6および第７のトランジス
タP7がそれぞれ接続され、この第６のトランジスタP6お
よび第７のトランジスタP7の各ゲートは対応して前記第
２の出力ノードＤおよび第１の出力ノードＣに接続され
てなる。この場合にも、第１図のセンス回路および第２
図のセンス回路とほぼ同様の動作が第16図に示すように
行われて同様の効果が得られる。この場合、負荷が接続
されていることによって、センス動作に際して第１の出
力ノードＣおよび第２の出力ノードＤはVDDとVSSとの間
の全振幅にわたって変化するようになり、センス終了後
に次段のゲートに貫通電流が生じなくなり、低消費電力
化の点でより優れている。
また、第11図および第12図は、各対応して第３図のセン
ス回路および第４図のセンス回路に負荷用のＮチャネル
型の第６のトランジスタN6および第７のトランジスタN7
が第９図および第10図と同様にそれぞれ接続されたもの
である。この場合にも、第３図のセンス回路および第４
図のセンス回路とほぼ同様の動作が第17図に示すように
行われて同様の効果が得られると共に、センス動作に際
して第１の出力ノードＣおよび第２の出力ノードＤはV
DDとVSSとの間の全振幅にわたって変化するようにな
り、センス終了後に次段のゲートに貫通電流が生じなく
なり、低消費電力化の点でより優れている。
また、第９図乃至第12図のセンス回路は、センス動作に
際して活性化信号はSEあるいは▲▼のみでよく、第
５図乃至第８図のセンス回路では２つの信号SEおよび▲
▼を必要とするのに比べて信号発生回路の簡略化が
可能になる。
さらに、第９図乃至第12図のセンス回路は、第５図乃至
第８図のセンス回路に比べてトランジスタの使用数が少
ないので、チップ上の占有面積がより小さくなる。
［発明の効果］ 上述したように本発明のセンス回路によれば、ラッチ動
作が入力ノードの電位に変化を与えないので、この入力
ノードの電位を必ずしもVDDとVSSとの間の全振幅にわた
って変動させる必要はなくなり、この入力ノードの充放
電電流を抑制できるので消費電力が低い。従って、SRAM
やEPROMなどの半導体メモリに使用して非常に多くのビ
ットの同時読出しを行うことができる（消費電力が制限
された場合に、最も多くのビットの同時読出しを行うこ
とができる）。
【図面の簡単な説明】
第１図は本発明のセンス回路の一実施例を示す回路図、
第２図乃至第４図は第１図のセンス回路の変形例を示す
回路図、第５図は本発明のセンス回路の他の実施例を示
す回路図、第６図乃至第８図は第５図のセンス回路の変
形例を示す回路図、第９図は本発明のセンス回路のさら
に他の実施例を示す回路図、第10図乃至第12図は第９図
のセンス回路の変形例を示す回路図、第13図は第１図お
よび第２図のセンス回路の動作を示す波形図、第14図は
第３図および第４図のセンス回路の動作を示す波形図、
第15図は第５図乃至第８図のセンス回路の動作を示す波
形図、第16図は第９図および第10図のセンス回路の動作
を示す波形図、第17図は第11図および第12図のセンス回
路の動作を示す波形図、第18図は従来のラッチ型センス
回路を示す回路図、第19図および第20図はそれぞれ従来
のカレントミラー型センス回路を示す回路図である。 N1〜N7……Ｎチャネル型のMOSトランジスタ、P1〜P7…
…Ｐチャネル型のMOSトランジスタ、Ａ、Ｂ……入力ノ
ード、Ｃ、Ｄ……出力ノード、SE、▲▼……センス
回路活性化信号。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の第1MOSトランジスタと、この
    第1MOSトランジスタと直列接続された第１導電型の第2M
    OSトランジスタとを有する第１直列回路と、 第１導電型の第3MOSトランジスタと、この第3MOSトラン
    ジスタと直列接続された第１導電型の第4MOSトランジス
    タとを有する第２直列回路と、 一端が第１電源電位ノードと接続し、他端が前記第１直
    列回路の一端及び前記第２直列回路の一端と接続し、ゲ
    ートにセンス回路活性化信号が印加された第１導電型の
    第5MOSトランジスタと、 第２導電型の第6MOSトランジスタと、この第6MOSトラン
    ジスタと直列接続された第２導電型の第7MOSトランジス
    タとを有する第３直列回路と、 第２導電型の第8MOSトランジスタと、この第8MOSトラン
    ジスタと直列接続された第２導電型の第9MOSトランジス
    タとを有する第４直列回路と、 一端が第２電源電位ノードと接続し、他端が前記第３直
    列回路の一端及び前記第４直列回路の一端と接続し、ゲ
    ートにセンス回路活性化信号の反転信号が印加された第
    ２導電型の第10MOSトランジスタと、 前記第２及び第7MOSトランジスタのゲートと接続された
    第１入力ノードと、 前記第４及び第9MOSトランジスタのゲートと接続された
    第２入力ノードと、 前記第１及び第6MOSトランジスタのゲート並びに前記第
    ２及び第４直列回路の他端と接続された第１出力ノード
    と、 前記第３及び第8MOSトランジスタのゲート並びに前記第
    １及び第３直列回路の他端と接続された第２出力ノード
    と を有するセンス回路。
  2. 【請求項２】前記第１及び第２出力ノードは、前記第１
    電源電位ノードの電位と前記第２電源電位ノードの電位
    との間の所定のレベルにプリチャージされることを特徴
    とする請求項１に記載のセンス回路。
  3. 【請求項３】前記第１及び第２出力ノードは、前記第１
    電源電位ノードの電位と前記第２電源電位ノードの電位
    との間の所定のレベルにプリチャージされ、前記第１入
    力ノードと前記第２入力ノードの電位差が十分に現れた
    時点で前記第５及び第10MOSトランジスタがオン状態に
    なるように制御されることを特徴とする請求項１に記載
    のセンス回路。
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