JPH05198184A - Ｓｒａｍの電流センス・アンプ - Google Patents
Ｓｒａｍの電流センス・アンプInfo
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- JPH05198184A JPH05198184A JP4149016A JP14901692A JPH05198184A JP H05198184 A JPH05198184 A JP H05198184A JP 4149016 A JP4149016 A JP 4149016A JP 14901692 A JP14901692 A JP 14901692A JP H05198184 A JPH05198184 A JP H05198184A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 センスラインに従来技術よりも大きい電流差
を生じさせ、読出されるメモリ・セルの内容をより速く
決定できるようにする。 【構成】 スタティック・ランダム・アクセス・メモリ
・アレイ（ＳＲＡＭ）１０に関して使用されるセンス・
アンプは、ローカルすなわち列センス・アンプ１４を用
いている。列センス・アンプ１４は、読出されるべき内
容を有するメモリ・セル列における選択されたメモリ・
セルからのビットラインの電圧差を電流差に変換する相
互コンダクタンス・ソース結合差動対である。グローバ
ルすなわち第２センス・アンプ２０は、各ローカルすな
わち列センス・アンプからのセンス・ラインの電流差を
入力し、電流差を電圧差に変換し、さらに電圧差を増幅
する。
を生じさせ、読出されるメモリ・セルの内容をより速く
決定できるようにする。 【構成】 スタティック・ランダム・アクセス・メモリ
・アレイ（ＳＲＡＭ）１０に関して使用されるセンス・
アンプは、ローカルすなわち列センス・アンプ１４を用
いている。列センス・アンプ１４は、読出されるべき内
容を有するメモリ・セル列における選択されたメモリ・
セルからのビットラインの電圧差を電流差に変換する相
互コンダクタンス・ソース結合差動対である。グローバ
ルすなわち第２センス・アンプ２０は、各ローカルすな
わち列センス・アンプからのセンス・ラインの電流差を
入力し、電流差を電圧差に変換し、さらに電圧差を増幅
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭアレイのセル
における０および１を読出すためビット・ラインの電圧
差を検出するのに使用され、出力バッファが容量性負荷
を駆動できるように電圧差を増幅するセンス・アンプに
関する。
における０および１を読出すためビット・ラインの電圧
差を検出するのに使用され、出力バッファが容量性負荷
を駆動できるように電圧差を増幅するセンス・アンプに
関する。
【０００２】
【従来の技術】米国特許第 4,658,160号には、レベル・
シフト回路を付加する必要がなく、プロセス変動に敏感
でなく、しかもホット・エレクトロンの作用に影響され
ない共通ゲート差動センス・アンプが示されている。こ
の特許の発明では、アクティブ負荷としてのカレント・
ミラー・トランジスタ対と、共通ゲートを有する平衡差
動増幅器対を用いている。差動増幅器は、別の回路を必
要とせずにＤＣレベルのシフトを行ない、一方、アクテ
ィブ・カレント・ミラーは入力−出力信号の差動−シン
グル・エンデッド変換を行ない、その信号は１つ以上の
利得段に送られ、出力バッファを駆動する。米国特許第
4,888,503号は、上記米国特許第 4,658,160号に述べら
れた発明を改善したもので、入力電圧と電流変動に対し
て一層感度が低く、その上データ・ラインの電圧変化に
ほとんど影響されない。更に、米国特許第 4,796,230号
には、ＳＲＡＭセルからの信号電流を最も速く検出する
デコーダ回路が示されている。この発明のデコーダ回路
は、ＳＲＡＭからセンス・アンプに情報を転送するのに
駆動される全キャパシタンスを減少するため出力ライン
・キャパシタンスからビット・ライン・キャパシタンス
を絶縁しながら、ビット・ライン対から出力ライン対に
信号を転送する。ビット・ライン・キャパシタンスを出
力ライン・キャパシタンスから絶縁することにより、Ｓ
ＲＡＭからセンス・アンプにデータを転送するのに要す
る時間を減少することができる。
シフト回路を付加する必要がなく、プロセス変動に敏感
でなく、しかもホット・エレクトロンの作用に影響され
ない共通ゲート差動センス・アンプが示されている。こ
の特許の発明では、アクティブ負荷としてのカレント・
ミラー・トランジスタ対と、共通ゲートを有する平衡差
動増幅器対を用いている。差動増幅器は、別の回路を必
要とせずにＤＣレベルのシフトを行ない、一方、アクテ
ィブ・カレント・ミラーは入力−出力信号の差動−シン
グル・エンデッド変換を行ない、その信号は１つ以上の
利得段に送られ、出力バッファを駆動する。米国特許第
4,888,503号は、上記米国特許第 4,658,160号に述べら
れた発明を改善したもので、入力電圧と電流変動に対し
て一層感度が低く、その上データ・ラインの電圧変化に
ほとんど影響されない。更に、米国特許第 4,796,230号
には、ＳＲＡＭセルからの信号電流を最も速く検出する
デコーダ回路が示されている。この発明のデコーダ回路
は、ＳＲＡＭからセンス・アンプに情報を転送するのに
駆動される全キャパシタンスを減少するため出力ライン
・キャパシタンスからビット・ライン・キャパシタンス
を絶縁しながら、ビット・ライン対から出力ライン対に
信号を転送する。ビット・ライン・キャパシタンスを出
力ライン・キャパシタンスから絶縁することにより、Ｓ
ＲＡＭからセンス・アンプにデータを転送するのに要す
る時間を減少することができる。
【０００３】
【発明が解決しようとする課題】本発明の目的は、セン
ス・ラインに生じる電流差を、従来技術によるものより
大きくして、読出されるメモリ・セルの内容をより速く
決定することができる電流センス・アンプを提供するこ
とである。
ス・ラインに生じる電流差を、従来技術によるものより
大きくして、読出されるメモリ・セルの内容をより速く
決定することができる電流センス・アンプを提供するこ
とである。
【０００４】
【課題を解決するための手段】スタティック・ランダム
・アクセス・メモリ・アレイ（ＳＲＡＭ）に関して使用
される本発明のセンス・アンプは、読出されるべき内容
を有するメモリ・セル列における選択されたメモリ・セ
ルからのビットラインにおける電圧差を電流差に変換す
る、相互コンダクタンス・ソース結合差動対であるロー
カルすなわち列センス・アンプを用いている。本発明
は、各ローカルすなわち列センス・アンプからのセンス
・ラインにおける電流差を入力し、電流差を電圧差に変
換し、さらに電圧差を増幅するグローバルすなわち第２
センス・アンプを用いている。本発明を用いることによ
り、従来技術を用いて生じることができる電流差より大
きい電流差がセンス・ラインに生じ、読出されるべきメ
モリ・セルの内容をもっと早く決定することができる。
・アクセス・メモリ・アレイ（ＳＲＡＭ）に関して使用
される本発明のセンス・アンプは、読出されるべき内容
を有するメモリ・セル列における選択されたメモリ・セ
ルからのビットラインにおける電圧差を電流差に変換す
る、相互コンダクタンス・ソース結合差動対であるロー
カルすなわち列センス・アンプを用いている。本発明
は、各ローカルすなわち列センス・アンプからのセンス
・ラインにおける電流差を入力し、電流差を電圧差に変
換し、さらに電圧差を増幅するグローバルすなわち第２
センス・アンプを用いている。本発明を用いることによ
り、従来技術を用いて生じることができる電流差より大
きい電流差がセンス・ラインに生じ、読出されるべきメ
モリ・セルの内容をもっと早く決定することができる。
【０００５】
【実施例】スタティック・ランダム・アクセス・メモリ
・アレイ（ＳＲＡＭ）に関して使用される本発明のセン
ス・アンプは、読出されるべき内容を有するメモリ・セ
ル列における選択されたメモリ・セルからのビットライ
ンにおける電圧差を電流差に変換する、相互コンダクタ
ンス・ソース結合差動対であるローカルすなわち列セン
ス・アンプを用いており、ＳＲＡＭアレイの各列に対し
て１つの列センス・アンプがある。この相互コンダクタ
ンス列センス・アンプは、本発明の出願人インテル・コ
ーポレーションにより出願された米国特許第 4,658,160
号および第 4,888,503号のような従来技術において周知
の共通ゲート差動センス・アンプの代りに使用されてい
る。本発明は、各ローカルすなわち列センス・アンプか
らのセンス・ラインにおける電流差を入力し、電流差を
電圧差に変換し、さらに電圧差を増幅するグローバルす
なわち第２センス・アンプを用いている。本発明を用い
ることにより、従来技術を用いて生じることができる電
流差より大きい電流差がセンス・ラインに生じ、読出さ
れるメモリ・セルの内容をもっと早く決定することがで
きる。したがって、本発明は、従来技術を用いた場合よ
りも速いメモリ速度を得ることができる。メモリ・アク
セス速度をより速くすることにより、本発明は、ＢｉＣ
ＭＯＳ回路設計にも適用できる。これに関連して、Ｂｉ
ＣＭＯＳ回路の動作特性は、５ボルト電源においてはＣ
ＭＯＳ回路よりも優れているが、一般に、ＢｉＣＭＯＳ
回路は、ＴＴＬ ＳＲＡＭにおいて使用されている３．
３ボルト電源においてはＣＭＯＳと同じようには動作し
ない。しかし、本発明を使用することにより、ＢｉＣＭ
ＯＳ ＴＴＬ ＳＲＡＭは、３．３ボルト電源において
もＣＭＯＳ ＴＴＬ ＳＲＡＭを上まわる動作特性を得
ることができる。
・アレイ（ＳＲＡＭ）に関して使用される本発明のセン
ス・アンプは、読出されるべき内容を有するメモリ・セ
ル列における選択されたメモリ・セルからのビットライ
ンにおける電圧差を電流差に変換する、相互コンダクタ
ンス・ソース結合差動対であるローカルすなわち列セン
ス・アンプを用いており、ＳＲＡＭアレイの各列に対し
て１つの列センス・アンプがある。この相互コンダクタ
ンス列センス・アンプは、本発明の出願人インテル・コ
ーポレーションにより出願された米国特許第 4,658,160
号および第 4,888,503号のような従来技術において周知
の共通ゲート差動センス・アンプの代りに使用されてい
る。本発明は、各ローカルすなわち列センス・アンプか
らのセンス・ラインにおける電流差を入力し、電流差を
電圧差に変換し、さらに電圧差を増幅するグローバルす
なわち第２センス・アンプを用いている。本発明を用い
ることにより、従来技術を用いて生じることができる電
流差より大きい電流差がセンス・ラインに生じ、読出さ
れるメモリ・セルの内容をもっと早く決定することがで
きる。したがって、本発明は、従来技術を用いた場合よ
りも速いメモリ速度を得ることができる。メモリ・アク
セス速度をより速くすることにより、本発明は、ＢｉＣ
ＭＯＳ回路設計にも適用できる。これに関連して、Ｂｉ
ＣＭＯＳ回路の動作特性は、５ボルト電源においてはＣ
ＭＯＳ回路よりも優れているが、一般に、ＢｉＣＭＯＳ
回路は、ＴＴＬ ＳＲＡＭにおいて使用されている３．
３ボルト電源においてはＣＭＯＳと同じようには動作し
ない。しかし、本発明を使用することにより、ＢｉＣＭ
ＯＳ ＴＴＬ ＳＲＡＭは、３．３ボルト電源において
もＣＭＯＳ ＴＴＬ ＳＲＡＭを上まわる動作特性を得
ることができる。
【０００６】以下、添付の図面に基いて、本発明の実施
例に関し説明する。図１に示されたＳＲＡＭ１０は、４
つの６４Ｋブロック１１として配置された２５６Ｋビッ
トＳＲＡＭで、各ブロックは、５１２行と１２８列１３
を有している。無論、ＳＲＡＭアレイの構成に関する特
定の記載は、本発明を説明するために示されたもので、
本発明はこれに限定されない。１２８列のそれぞれは、
２つのビット・ラインＢＬ，ＢＬ＃（＃は反転の意味を
示す上バーの代用である）を有し、これらビット・ライ
ンはその列の５１２個のセルのそれぞれの一方に接続し
ている。行デコーダ１６と列デコーダ１７からの出力に
より決まる行および列の交差部分におけるメモリ・セル
１５の内容は、選択されたメモリ・セル１５の内容に基
いて列センス・ラインＢＬ，ＢＬ＃に電圧差信号を発生
する。列センス・ラインＢＬ，ＢＬ＃は、小さい電圧差
を増幅しかつそれを電流差に変換する列センス・アンプ
１４に入力され、さらにセンス・ラインＳとセンス・コ
ンプリメント・ラインＳ＃に送られる。１２８列１３の
それぞれに関する列センス・アンプ１４からのセンスお
よびセンス・コンプリメント対は、ＳＲＡＭメモリ・ブ
ロックの下部における列ＳＲＡＭセルのアレイを通過
し、それにより１２８列ＳＲＡＭのそれぞれからのセン
ス・ライン対を単一センス・ライン対Ｓ／Ｓ＃に結合す
る列センス・ライン・グループ化回路１８を形成する。
単一センス・ライン対は第２センス・アンプ２０ａ／２
０ｂの入力である。第２センス・アンプ回路の第１段２
０ａは、センス・ラインＳ、Ｓ＃における小さい信号ス
イングを電流差から電圧差に変換する。さらに、電圧差
は、第２センス・アンプ回路の第２段２０ｂにより増幅
され、出力バッファ２０ｃに入力する。出力バッファ２
０ｃは、容量性負荷を駆動するのに使用される電圧差を
ラインＳＸ、ＳＸ＃に生じる。センス・アンプは、読出
しサイクル中にチップが選択される時に低くなる信号Ｃ
Ｓ＃Ｗの制御の下でパワー・アップされる。
例に関し説明する。図１に示されたＳＲＡＭ１０は、４
つの６４Ｋブロック１１として配置された２５６Ｋビッ
トＳＲＡＭで、各ブロックは、５１２行と１２８列１３
を有している。無論、ＳＲＡＭアレイの構成に関する特
定の記載は、本発明を説明するために示されたもので、
本発明はこれに限定されない。１２８列のそれぞれは、
２つのビット・ラインＢＬ，ＢＬ＃（＃は反転の意味を
示す上バーの代用である）を有し、これらビット・ライ
ンはその列の５１２個のセルのそれぞれの一方に接続し
ている。行デコーダ１６と列デコーダ１７からの出力に
より決まる行および列の交差部分におけるメモリ・セル
１５の内容は、選択されたメモリ・セル１５の内容に基
いて列センス・ラインＢＬ，ＢＬ＃に電圧差信号を発生
する。列センス・ラインＢＬ，ＢＬ＃は、小さい電圧差
を増幅しかつそれを電流差に変換する列センス・アンプ
１４に入力され、さらにセンス・ラインＳとセンス・コ
ンプリメント・ラインＳ＃に送られる。１２８列１３の
それぞれに関する列センス・アンプ１４からのセンスお
よびセンス・コンプリメント対は、ＳＲＡＭメモリ・ブ
ロックの下部における列ＳＲＡＭセルのアレイを通過
し、それにより１２８列ＳＲＡＭのそれぞれからのセン
ス・ライン対を単一センス・ライン対Ｓ／Ｓ＃に結合す
る列センス・ライン・グループ化回路１８を形成する。
単一センス・ライン対は第２センス・アンプ２０ａ／２
０ｂの入力である。第２センス・アンプ回路の第１段２
０ａは、センス・ラインＳ、Ｓ＃における小さい信号ス
イングを電流差から電圧差に変換する。さらに、電圧差
は、第２センス・アンプ回路の第２段２０ｂにより増幅
され、出力バッファ２０ｃに入力する。出力バッファ２
０ｃは、容量性負荷を駆動するのに使用される電圧差を
ラインＳＸ、ＳＸ＃に生じる。センス・アンプは、読出
しサイクル中にチップが選択される時に低くなる信号Ｃ
Ｓ＃Ｗの制御の下でパワー・アップされる。
【０００７】図２は単一ＮＭＯＳ列センス・アンプの信
号路を示し、図３は単一バイポーラ列センス・アンプの
信号路を示している。電流源およびカスケード・ゲート
・バイアス制御回路１９ａにより発生されたバイアス信
号ＶＲＥＦＨとＶＲＥＦＬは、第２センス・アンプの第
１段２０ａに入力される。電流源制御回路１９ｂにより
発生されたバイアス信号ＶＲＥＦＮは第２センス・アン
プの第２段２０ｂに入力される。図２および３におい
て、ＳＲＡＭブロック１１のある列１３における選択さ
れたメモリ・ビットすなわちセル１５は、０または１が
セルに記憶されているかどうかにより、ＢＬまたはＢＬ
＃ラインから電流を得る。読出されるべきセルは、行デ
コーダ１６により発生されたワードライン選択信号ＷＬ
と、列アドレス・デコーダ１７により発生されたビット
ライン・プルアップ信号ＹＤＮと列センスライン・プル
ダウン信号ＹＤＲとにより選択される。アサートされる
と、ＷＬにより、トランジスタ２２ａまたはトランジス
タ２２ｂは、トランジスタ２１ａ、２４ａまたはトラン
ジスタ２１ｂ，２４ｂにより形成された交差結合インバ
ータにより選択されたメモリ・セル１５に記憶されたデ
ータの種類（０または１）にしたがって、それに対応す
るビットラインＢＬまたはＢＬ＃に電流を送る。
号路を示し、図３は単一バイポーラ列センス・アンプの
信号路を示している。電流源およびカスケード・ゲート
・バイアス制御回路１９ａにより発生されたバイアス信
号ＶＲＥＦＨとＶＲＥＦＬは、第２センス・アンプの第
１段２０ａに入力される。電流源制御回路１９ｂにより
発生されたバイアス信号ＶＲＥＦＮは第２センス・アン
プの第２段２０ｂに入力される。図２および３におい
て、ＳＲＡＭブロック１１のある列１３における選択さ
れたメモリ・ビットすなわちセル１５は、０または１が
セルに記憶されているかどうかにより、ＢＬまたはＢＬ
＃ラインから電流を得る。読出されるべきセルは、行デ
コーダ１６により発生されたワードライン選択信号ＷＬ
と、列アドレス・デコーダ１７により発生されたビット
ライン・プルアップ信号ＹＤＮと列センスライン・プル
ダウン信号ＹＤＲとにより選択される。アサートされる
と、ＷＬにより、トランジスタ２２ａまたはトランジス
タ２２ｂは、トランジスタ２１ａ、２４ａまたはトラン
ジスタ２１ｂ，２４ｂにより形成された交差結合インバ
ータにより選択されたメモリ・セル１５に記憶されたデ
ータの種類（０または１）にしたがって、それに対応す
るビットラインＢＬまたはＢＬ＃に電流を送る。
【０００８】セルに０が記憶されている場合、Ｐチャネ
ル・トランジスタ２１ｂは、ノードＮ２をＶCCに保持す
る。したがって、トランジスタ２２ｂから電流は得られ
ず、ビットラインＢＬ＃をプルダウンする。“０”デー
タの場合ノードＮ１は低いので、ＢＬラインは、トラン
ジスタ２２ａを流れるセル読出し電流がＢＬラインのキ
ャパシタンスを放電する時、ＢＬ＃ラインに対する電圧
差を生じる。Ｐチャネル・トランジスタ２３ａは、セル
読出し電流に関する負荷として動作するので、ＢＬライ
ンは完全にはＶSSに放電しない。したがって、ＢＬおよ
びＢＬ＃ラインの間に、０を表す負の差動電圧を生じ
る。セルに１が記憶されている場合、ノードＮ１は高、
ノードＮ２は低である。したがって、Ｎチャネル・トラ
ンジスタ２４ａはオフなので、トランジスタ２２ａには
電流は流れず、ビットラインＢＬはＶCCに保持されてい
る。しかし、ＢＬ＃ビットラインは、トランジスタ２４
ｂがオンでかつトランジスタ２２がセル読出し電流を導
通してＢＬ＃ビットラインのキャパシタンスを放電する
時、ビットラインＢＬに対する電圧差を生じる。Ｐチャ
ネル・トランジスタ２３ｂは、セル読出し電流に関する
負荷として動作するので、ＢＬ＃ビットラインはＶSSに
完全に放電することはない。したがって、ＢＬおよびＢ
Ｌ＃ビットラインの間に、１を示す正の差動電圧を生じ
る。
ル・トランジスタ２１ｂは、ノードＮ２をＶCCに保持す
る。したがって、トランジスタ２２ｂから電流は得られ
ず、ビットラインＢＬ＃をプルダウンする。“０”デー
タの場合ノードＮ１は低いので、ＢＬラインは、トラン
ジスタ２２ａを流れるセル読出し電流がＢＬラインのキ
ャパシタンスを放電する時、ＢＬ＃ラインに対する電圧
差を生じる。Ｐチャネル・トランジスタ２３ａは、セル
読出し電流に関する負荷として動作するので、ＢＬライ
ンは完全にはＶSSに放電しない。したがって、ＢＬおよ
びＢＬ＃ラインの間に、０を表す負の差動電圧を生じ
る。セルに１が記憶されている場合、ノードＮ１は高、
ノードＮ２は低である。したがって、Ｎチャネル・トラ
ンジスタ２４ａはオフなので、トランジスタ２２ａには
電流は流れず、ビットラインＢＬはＶCCに保持されてい
る。しかし、ＢＬ＃ビットラインは、トランジスタ２４
ｂがオンでかつトランジスタ２２がセル読出し電流を導
通してＢＬ＃ビットラインのキャパシタンスを放電する
時、ビットラインＢＬに対する電圧差を生じる。Ｐチャ
ネル・トランジスタ２３ｂは、セル読出し電流に関する
負荷として動作するので、ＢＬ＃ビットラインはＶSSに
完全に放電することはない。したがって、ＢＬおよびＢ
Ｌ＃ビットラインの間に、１を示す正の差動電圧を生じ
る。
【０００９】ＶSSとビットラインＢＬおよびＢＬ＃の間
に接続されたキャパシタ２６ａ、２６ｂは、６４Ｋ Ｓ
ＲＡＭブロック１１における単一列を形成している単一
ＢＬ／ＢＬ＃ビットライン対に相互に接続されたメモリ
・セル１５により発生される有効容量性負荷を示してい
る。信号ＹＤＮは、ビットラインＢＬプルアップ・トラ
ンジスタ２３ａ，２３ｂのゲートに接続し、これらトラ
ンジスタを、メモリ・セルの読出し中は“オン”に、お
よびメモリ・セルへの書込み中は“オフ”にする。１２
８列ＳＲＡＭブロックに関しては７ビット幅の信号であ
る、アドレス・バスのアドレスをデコードすることによ
り、特定の列１６におけるメモリ・セルが読出しのため
アドレスされるべきであると列アドレス・デコーダ１７
が決定する時、信号ＹＤＮはエネーブルされる。
に接続されたキャパシタ２６ａ、２６ｂは、６４Ｋ Ｓ
ＲＡＭブロック１１における単一列を形成している単一
ＢＬ／ＢＬ＃ビットライン対に相互に接続されたメモリ
・セル１５により発生される有効容量性負荷を示してい
る。信号ＹＤＮは、ビットラインＢＬプルアップ・トラ
ンジスタ２３ａ，２３ｂのゲートに接続し、これらトラ
ンジスタを、メモリ・セルの読出し中は“オン”に、お
よびメモリ・セルへの書込み中は“オフ”にする。１２
８列ＳＲＡＭブロックに関しては７ビット幅の信号であ
る、アドレス・バスのアドレスをデコードすることによ
り、特定の列１６におけるメモリ・セルが読出しのため
アドレスされるべきであると列アドレス・デコーダ１７
が決定する時、信号ＹＤＮはエネーブルされる。
【００１０】ＮチャネルＭＯＳの列検出の場合、ＢＬお
よびＢＬ＃ビットラインは、Ｎチャネル・トランジスタ
２５、２７のゲートにそれぞれ接続している。これらデ
ィバイスは、トランジスタ２５、２７から形成されたソ
ース結合相互コンダクタンス差動対として作用する。こ
れらトランジスタの共通ソースは、プルダウン信号ＹＤ
＃に接続し、列アドレス・デコーダ１７により発生され
る列選択信号ＹＤＲにより制御される電流源トランジス
タ２８によりバイアスされる。特定の列１６におけるメ
モリ・セルが、アドレス・バスのアドレスをデコードす
ることによりアドレスされるべきであると列アドレス・
デコーダが決定する時、信号ＹＤＲはエネーブルされ
る。前述したようにＹＤＲおよびＹＤＮ信号を発生する
列デコーダ１７を具体化するための詳細は当業者には既
に周知であるので、ここでの詳細な説明は省略する。バ
イポーラの列検出の場合、図３に示すように、ＢＬおよ
びＢＬ＃ビットラインはバイポーラ・ディバイス３３、
３５のベースに接続している。バイポーラ・ディバイス
のコレクタはセンス・ラインＳ、Ｓ＃に接続し、かつそ
れの共通エミッタはプルダウン信号ＹＤ＃に接続してい
る。これらディバイスの機能は、前述したＮチャネルＭ
ＯＳセンス・ディバイス２５、２７と同じである。しか
し、バイポーラ・ディバイスは、かなり高い相互コンダ
クタンスを有し、ＳＲＡＭをＢｉＣＭＯＳプロセスで設
計する場合に望ましい。ＣＭＯＳ ＳＲＡＭの場合、前
述したＮチャネルＣＭＯＳの列検出が使用される。
よびＢＬ＃ビットラインは、Ｎチャネル・トランジスタ
２５、２７のゲートにそれぞれ接続している。これらデ
ィバイスは、トランジスタ２５、２７から形成されたソ
ース結合相互コンダクタンス差動対として作用する。こ
れらトランジスタの共通ソースは、プルダウン信号ＹＤ
＃に接続し、列アドレス・デコーダ１７により発生され
る列選択信号ＹＤＲにより制御される電流源トランジス
タ２８によりバイアスされる。特定の列１６におけるメ
モリ・セルが、アドレス・バスのアドレスをデコードす
ることによりアドレスされるべきであると列アドレス・
デコーダが決定する時、信号ＹＤＲはエネーブルされ
る。前述したようにＹＤＲおよびＹＤＮ信号を発生する
列デコーダ１７を具体化するための詳細は当業者には既
に周知であるので、ここでの詳細な説明は省略する。バ
イポーラの列検出の場合、図３に示すように、ＢＬおよ
びＢＬ＃ビットラインはバイポーラ・ディバイス３３、
３５のベースに接続している。バイポーラ・ディバイス
のコレクタはセンス・ラインＳ、Ｓ＃に接続し、かつそ
れの共通エミッタはプルダウン信号ＹＤ＃に接続してい
る。これらディバイスの機能は、前述したＮチャネルＭ
ＯＳセンス・ディバイス２５、２７と同じである。しか
し、バイポーラ・ディバイスは、かなり高い相互コンダ
クタンスを有し、ＳＲＡＭをＢｉＣＭＯＳプロセスで設
計する場合に望ましい。ＣＭＯＳ ＳＲＡＭの場合、前
述したＮチャネルＣＭＯＳの列検出が使用される。
【００１１】第２センス・アンプの第１段２０ａの回路
を示した図４において、トランジスタ２９、３１のドレ
インは、列センスライン・グループ化回路１８から図３
に示された低入力インピーダンス共通ゲート・カスケー
ド・センス・アンプに至るＳおよびＳ＃ラインに接続し
ている。ＳおよびＳ＃ラインに生じた小さい電圧差は共
通ゲート入力トランジスタ４１ａ、４１ｂ、４１ｃ、４
１ｄによりセンス・アンプの入力に供給される低入力イ
ンピーダンスの関数である。センス・アンプの動作を理
解するため、第２センス・アンプの入力信号としてのセ
ンスラインＳ、Ｓ＃の差動電流について考察する。図４
において、トランジスタ２９、３１は、センスラインの
電流源プルアップ素子およびセンス・アンプの共通ゲー
ト差動第１段としてバイアスされる。列センス・アンプ
１４がパワー・アップされる時、２つのセンスライン・
プルダウン・トランジスタ２５または２７（Ｎチャネル
ＭＯＳ列検出に関しては図２）、またはトランジスタ３
３または３５（バイポーラ列検出に関しては図３）の一
方は、他方よりもオンである。定常ＤＣ状態において、
トランジスタ２９から流れる電流Ｉは、列センス・アン
プ回路１２におけるセンスライン・プルダウン・トラン
ジスタ２５のドレインまたはセンスライン・プルダウン
・トランジスタ３３のコレクタの他、トランジスタ４１
ｂ、４１ｄのソースに分岐される。同様に、他方におい
ては、電流Ｉは、トランジスタ３１からトランジスタ４
１ａ、４１ｃのソース、および列センス・アンプ回路１
２におけるセンスラインＳ＃プルダウン・トランジスタ
２７のドレインまたはセンスラインＳ＃プルダウン・ト
ランジスタ３５のコレクタに流れる。選択された列セン
ス・アンプ読出し回路１２は、第２センス・アンプ２０
ａ／２０ｂのパワー・アップ時間のできるだけ近くでタ
ーン・オンするよう合せられている。
を示した図４において、トランジスタ２９、３１のドレ
インは、列センスライン・グループ化回路１８から図３
に示された低入力インピーダンス共通ゲート・カスケー
ド・センス・アンプに至るＳおよびＳ＃ラインに接続し
ている。ＳおよびＳ＃ラインに生じた小さい電圧差は共
通ゲート入力トランジスタ４１ａ、４１ｂ、４１ｃ、４
１ｄによりセンス・アンプの入力に供給される低入力イ
ンピーダンスの関数である。センス・アンプの動作を理
解するため、第２センス・アンプの入力信号としてのセ
ンスラインＳ、Ｓ＃の差動電流について考察する。図４
において、トランジスタ２９、３１は、センスラインの
電流源プルアップ素子およびセンス・アンプの共通ゲー
ト差動第１段としてバイアスされる。列センス・アンプ
１４がパワー・アップされる時、２つのセンスライン・
プルダウン・トランジスタ２５または２７（Ｎチャネル
ＭＯＳ列検出に関しては図２）、またはトランジスタ３
３または３５（バイポーラ列検出に関しては図３）の一
方は、他方よりもオンである。定常ＤＣ状態において、
トランジスタ２９から流れる電流Ｉは、列センス・アン
プ回路１２におけるセンスライン・プルダウン・トラン
ジスタ２５のドレインまたはセンスライン・プルダウン
・トランジスタ３３のコレクタの他、トランジスタ４１
ｂ、４１ｄのソースに分岐される。同様に、他方におい
ては、電流Ｉは、トランジスタ３１からトランジスタ４
１ａ、４１ｃのソース、および列センス・アンプ回路１
２におけるセンスラインＳ＃プルダウン・トランジスタ
２７のドレインまたはセンスラインＳ＃プルダウン・ト
ランジスタ３５のコレクタに流れる。選択された列セン
ス・アンプ読出し回路１２は、第２センス・アンプ２０
ａ／２０ｂのパワー・アップ時間のできるだけ近くでタ
ーン・オンするよう合せられている。
【００１２】このパワー・アップは、電流源およびカス
ケード・ゲート・バイアス制御回路１９ａと電流源制御
回路１９ｂからのバイアス信号ＶＲＥＦＨ、ＶＲＥＦ
Ｌ、ＶＲＥＦＮにより制御される。電流源およびカスケ
ード・ゲート・バイアス制御回路１９ａからのバイアス
信号ＶＲＥＦＨは、定電流源としてのバイアス・トラン
ジスタ２９、３１に供給される。電流源およびカスケー
ド・ゲート・バイアス制御回路１９ａからのバイアス信
号ＶＲＥＦＬは、共通ゲート・カスケード増幅器として
のセンス・アンプ入力トランジスタ４１ａ、４１ｂ、４
１ｃ、４１ｄの共通ゲートをバイアスする。また、電流
源制御バイアス回路１９ｂからのバイアス信号ＶＲＥＦ
Ｎは、センス・アンプの第２差動段における電流源トラ
ンジスタ５１、５３をバイアスする。バイアス電圧ＶＲ
ＥＦＨは、ｐチャネル閾値電圧（ＶＴＰ）マイナス約
１．０ボルトでＶCCより低い。ＶＲＥＦＬは、ＶＴＰマ
イナス約１．６ボルトでＶCCより低い。ＶＲＥＦＮは、
ｎチャネル閾値電圧（ＶＴＮ）プラス約１．０ボルトで
ＶSSより高い。ＶＲＥＦＨ、ＶＲＥＦＬ、ＶＲＥＦＮに
関して精密に電圧を決定する際のファクタは次の通りで
ある。ＶＲＥＦＨはできるだけＶCCに近接していなけれ
ばならないので、トランジスタ２９、３１のドレイン−
ソース飽和電圧はできるだけ低くなければならない。Ｖ
ＲＥＦＬは、ラインＳ０１、Ｓ０１＃に最大出力電圧ス
イングを得るためできるだけ高くなければならないが、
トランジスタ４１ａ、４１ｂ、４１ｃ、４１ｄのソース
がトランジスタ２９、３１を飽和から抜け出させる（す
なわち電流源の作用）ほどは高くない。前述したように
ＶＲＥＦＨ、ＶＲＥＦＬ信号を発生するのに使用される
電流源およびカスケード・ゲート・バイアス制御回路１
９ａと、ＶＲＥＦＮ信号を発生するのに使用される電流
源制御回路１９ｂは、別のＭＯＳディバイスとカレント
・ミラー状回路として接続されかつドレインに接続され
たゲート（すなわちダイオード構成）を有するＭＯＳデ
ィバイスを用いている。これに関する詳細は、当業者に
は周知であるので詳細な説明は省略する。
ケード・ゲート・バイアス制御回路１９ａと電流源制御
回路１９ｂからのバイアス信号ＶＲＥＦＨ、ＶＲＥＦ
Ｌ、ＶＲＥＦＮにより制御される。電流源およびカスケ
ード・ゲート・バイアス制御回路１９ａからのバイアス
信号ＶＲＥＦＨは、定電流源としてのバイアス・トラン
ジスタ２９、３１に供給される。電流源およびカスケー
ド・ゲート・バイアス制御回路１９ａからのバイアス信
号ＶＲＥＦＬは、共通ゲート・カスケード増幅器として
のセンス・アンプ入力トランジスタ４１ａ、４１ｂ、４
１ｃ、４１ｄの共通ゲートをバイアスする。また、電流
源制御バイアス回路１９ｂからのバイアス信号ＶＲＥＦ
Ｎは、センス・アンプの第２差動段における電流源トラ
ンジスタ５１、５３をバイアスする。バイアス電圧ＶＲ
ＥＦＨは、ｐチャネル閾値電圧（ＶＴＰ）マイナス約
１．０ボルトでＶCCより低い。ＶＲＥＦＬは、ＶＴＰマ
イナス約１．６ボルトでＶCCより低い。ＶＲＥＦＮは、
ｎチャネル閾値電圧（ＶＴＮ）プラス約１．０ボルトで
ＶSSより高い。ＶＲＥＦＨ、ＶＲＥＦＬ、ＶＲＥＦＮに
関して精密に電圧を決定する際のファクタは次の通りで
ある。ＶＲＥＦＨはできるだけＶCCに近接していなけれ
ばならないので、トランジスタ２９、３１のドレイン−
ソース飽和電圧はできるだけ低くなければならない。Ｖ
ＲＥＦＬは、ラインＳ０１、Ｓ０１＃に最大出力電圧ス
イングを得るためできるだけ高くなければならないが、
トランジスタ４１ａ、４１ｂ、４１ｃ、４１ｄのソース
がトランジスタ２９、３１を飽和から抜け出させる（す
なわち電流源の作用）ほどは高くない。前述したように
ＶＲＥＦＨ、ＶＲＥＦＬ信号を発生するのに使用される
電流源およびカスケード・ゲート・バイアス制御回路１
９ａと、ＶＲＥＦＮ信号を発生するのに使用される電流
源制御回路１９ｂは、別のＭＯＳディバイスとカレント
・ミラー状回路として接続されかつドレインに接続され
たゲート（すなわちダイオード構成）を有するＭＯＳデ
ィバイスを用いている。これに関する詳細は、当業者に
は周知であるので詳細な説明は省略する。
【００１３】公称ゼロ差動回路の入力状態において、デ
ィバイス２９、３１は、電流をほぼ次のように分割す
る。ディバイス２９の電流の５０％をセンス・ライン・
プルダウン・トランジスタ２５のドレインまたはセンス
・ライン・プルダウン・トランジスタ３３のコレクタ
に、およびディバイス４１ｂ、４１ｄのそれぞれに２５
％を供給し、かつディバイス３１の電流の５０％を、セ
ンス・ライン・プルダウン・トランジスタ２７のドレイ
ンにまたはセンス・ライン・プルダウン・トランジスタ
３５のコレクタに、およびディバイス４１ａ、４１ｃの
それぞれに２５％を供給する。差動電流信号ｄ（ｉ）が
センス・ライン・プルダウン・ディバイス２５、２７の
間に生じる（データ“０”に関し）、すなわちディバイ
ス２５の電流−ｄ（ｉ／２）およびディバイス２７の電
流＋ｄ（ｉ／２）の場合、ディバイス４１ｂ、４１ｄの
電流はｄ（ｉ／４）だけ増加し、ディバイス４１ａ、４
１ｃの電流はｄ（ｉ／４）だけ減少する。ディバイス４
７、４９とディバイス４８、５０は、ＳおよびＳ＃に沿
って流れている差動電流をシングル・エンデッド電圧出
力Ｓ０１、Ｓ０１＃に変換するカレント・ミラーであ
る。ディバイス４１ｂのソースをディバイス４１ｄとラ
インＳに、およびディバイス４１ａをディバイス４１ｃ
とラインＳ＃に交差接続することにより、ディバイス４
１ａ、４１ｂ、４７、４９およびディバイス４１ｃ、４
１ｄ、４８、５０により形成される２つの差動増幅器
は、差動電圧出力Ｓ０１、Ｓ０１＃を有する二重平衡差
動増幅器段を形成する。
ィバイス２９、３１は、電流をほぼ次のように分割す
る。ディバイス２９の電流の５０％をセンス・ライン・
プルダウン・トランジスタ２５のドレインまたはセンス
・ライン・プルダウン・トランジスタ３３のコレクタ
に、およびディバイス４１ｂ、４１ｄのそれぞれに２５
％を供給し、かつディバイス３１の電流の５０％を、セ
ンス・ライン・プルダウン・トランジスタ２７のドレイ
ンにまたはセンス・ライン・プルダウン・トランジスタ
３５のコレクタに、およびディバイス４１ａ、４１ｃの
それぞれに２５％を供給する。差動電流信号ｄ（ｉ）が
センス・ライン・プルダウン・ディバイス２５、２７の
間に生じる（データ“０”に関し）、すなわちディバイ
ス２５の電流−ｄ（ｉ／２）およびディバイス２７の電
流＋ｄ（ｉ／２）の場合、ディバイス４１ｂ、４１ｄの
電流はｄ（ｉ／４）だけ増加し、ディバイス４１ａ、４
１ｃの電流はｄ（ｉ／４）だけ減少する。ディバイス４
７、４９とディバイス４８、５０は、ＳおよびＳ＃に沿
って流れている差動電流をシングル・エンデッド電圧出
力Ｓ０１、Ｓ０１＃に変換するカレント・ミラーであ
る。ディバイス４１ｂのソースをディバイス４１ｄとラ
インＳに、およびディバイス４１ａをディバイス４１ｃ
とラインＳ＃に交差接続することにより、ディバイス４
１ａ、４１ｂ、４７、４９およびディバイス４１ｃ、４
１ｄ、４８、５０により形成される２つの差動増幅器
は、差動電圧出力Ｓ０１、Ｓ０１＃を有する二重平衡差
動増幅器段を形成する。
【００１４】出力Ｓ０１、Ｓ０１＃は、図５に示された
第２センス・アンプの第２差動増幅段２０ｂの入力であ
る。この段には、ディバイス５５、６３、５７、６５お
よびディバイス５９、６７、６１、６９により形成され
る２つの交差接続差動増幅器が設けられている。ディバ
イス５１、５３は、これらソース接続増幅器にテイル(t
ail)カレント・バイアスを供給する。差動出力Ｓ０２，
Ｓ０２＃は、信号ＳＸ、ＳＸ＃が出力バッファに送られ
る前に、２つのバッファリング段に送られる。すなわち
Ｓ０２に関するインバータ７１ａおよびＳ０２＃に関す
る７１ｂと、それに続くＳ０２に関するＣＭＯＳインバ
ータ７３ａまたはＳ０２＃に関する７３ｂである。トラ
ンジスタ７５ａ、７５ｂは、ＢｉＣＭＯＳインバータを
フル・スイングするのに使用される。
第２センス・アンプの第２差動増幅段２０ｂの入力であ
る。この段には、ディバイス５５、６３、５７、６５お
よびディバイス５９、６７、６１、６９により形成され
る２つの交差接続差動増幅器が設けられている。ディバ
イス５１、５３は、これらソース接続増幅器にテイル(t
ail)カレント・バイアスを供給する。差動出力Ｓ０２，
Ｓ０２＃は、信号ＳＸ、ＳＸ＃が出力バッファに送られ
る前に、２つのバッファリング段に送られる。すなわち
Ｓ０２に関するインバータ７１ａおよびＳ０２＃に関す
る７１ｂと、それに続くＳ０２に関するＣＭＯＳインバ
ータ７３ａまたはＳ０２＃に関する７３ｂである。トラ
ンジスタ７５ａ、７５ｂは、ＢｉＣＭＯＳインバータを
フル・スイングするのに使用される。
【００１５】
【発明の効果】本発明を使用することにより、従来技術
を用いて生じることができる電流差より大きい電流差が
センス・ラインに生じ、読出されるメモリ・セルの内容
をもっと早く決定することができる。したがって、本発
明は、従来技術を用いた場合よりも速いメモリ速度を得
ることができる。メモリ・アクセス速度をより速くする
ことにより、本発明はＢｉＣＭＯＳ回路設計にも適用で
きる。
を用いて生じることができる電流差より大きい電流差が
センス・ラインに生じ、読出されるメモリ・セルの内容
をもっと早く決定することができる。したがって、本発
明は、従来技術を用いた場合よりも速いメモリ速度を得
ることができる。メモリ・アクセス速度をより速くする
ことにより、本発明はＢｉＣＭＯＳ回路設計にも適用で
きる。
【図１】本発明のセンス・アンプの構成装置の概要を示
したブロック図である。
したブロック図である。
【図２】ＮチャネルＭＯＳ列を検出するため本発明にお
いて使用されるローカルすなわち列センス・アンプの概
要図である。
いて使用されるローカルすなわち列センス・アンプの概
要図である。
【図３】バイポーラ列を検出するため本発明において使
用されるローカルすなわち列センス・アンプの概要図で
ある。
用されるローカルすなわち列センス・アンプの概要図で
ある。
【図４】本発明によるグローバルすなわち第２センス・
アンプの第１段の概要図である。
アンプの第１段の概要図である。
【図５】本発明によるグローバルすなわち第２センス・
アンプの第２段と出力バッファの概要図である。
アンプの第２段と出力バッファの概要図である。
１０ ＳＲＡＭ １１ ６４Ｋ ＳＲＡＭブロック １４ 列センス・アンプ １５ メモリ・セル １６ 行デコーダ １７ 列デコーダ １８ 列センスライン・グループ化回路 １９ａ 電流源およびカスケード・ゲート・バイアス
制御回路 １９ｂ 電流源制御回路 ２０ａ 第２センス・アンプの第１段 ２０ｂ 第２センス・アンプの第２段 ２０ｃ 出力バッファ ２６ａ キャパシタ ２６ｂ キャパシタ ７１ａ インバータ ７１ｂ インバータ ７３ａ ＣＭＯＳインバータ ７３ｂ ＣＭＯＳインバータ Ｓ センスライン Ｓ＃ センスライン ＢＬ ビットライン ＢＬ＃ ビットライン VREFH バイアス信号 VREFL バイアス信号 VREFN バイアス信号
制御回路 １９ｂ 電流源制御回路 ２０ａ 第２センス・アンプの第１段 ２０ｂ 第２センス・アンプの第２段 ２０ｃ 出力バッファ ２６ａ キャパシタ ２６ｂ キャパシタ ７１ａ インバータ ７１ｂ インバータ ７３ａ ＣＭＯＳインバータ ７３ｂ ＣＭＯＳインバータ Ｓ センスライン Ｓ＃ センスライン ＢＬ ビットライン ＢＬ＃ ビットライン VREFH バイアス信号 VREFL バイアス信号 VREFN バイアス信号
Claims (1)
- 【請求項１】 複数のメモリ・セルの列を含み、上記列
のそれぞれが上記列における各メモリ・セルに接続した
一対のビット・センス・ラインを有しているスタティッ
ク・ランダム・アクセス・メモリ・アレイの電流センス
・アンプにおいて、 a)上記複数の列のそれぞれに対応し、上記対応する列の
上記ビット・センス・ラインの電圧差を検出し、上記電
圧差を増幅し、さらに上記増幅された電圧差を、対応す
る第１および第２センス・ライン対における電流差に変
換する列センス・アンプ装置と、 b)上記対応する第１および第２センス・ライン対のそれ
ぞれに接続し、上記対応する第１および第２センス・ラ
イン対を単一の対応する第１センス・ラインおよび第２
センス・ラインにグループ化する第１および第２センス
・ライン・グループ化装置と、 c)上記列センス・アンプ装置のそれぞれに接続し、上記
電流差を第２電圧差に変換する第１段センス・アンプ装
置と、 d)上記第１段センス・アンプ装置に接続し、容量性負荷
を駆動する出力バッファの入力として上記第２電圧差を
増幅する第２段センス・アンプ装置と、から成ることを
特徴とするスタティック・ランダム・アクセス・メモリ
・アレイの電流センス・アンプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/704,794 US5247479A (en) | 1991-05-23 | 1991-05-23 | Current sensing amplifier for SRAM |
| US704794 | 1991-05-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198184A true JPH05198184A (ja) | 1993-08-06 |
Family
ID=24830884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149016A Pending JPH05198184A (ja) | 1991-05-23 | 1992-05-18 | Ｓｒａｍの電流センス・アンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5247479A (ja) |
| JP (1) | JPH05198184A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
| EP0852381B1 (en) * | 1992-11-12 | 2005-11-16 | ProMOS Technologies, Inc. | Sense amplifier with local write drivers |
| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| US5729501A (en) * | 1995-09-08 | 1998-03-17 | International Business Machines Corporation | High Speed SRAM with or-gate sense |
| US5627789A (en) * | 1995-12-27 | 1997-05-06 | Intel Corporation | Sense amplifier circuitry for differential semiconductor memories |
| KR100200079B1 (ko) * | 1996-11-13 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 감지 증폭회로 |
| US5815452A (en) * | 1997-06-12 | 1998-09-29 | Enable Semiconductor, Inc. | High-speed asynchronous memory with current-sensing sense amplifiers |
| US5982673A (en) * | 1997-09-30 | 1999-11-09 | Siemens Aktiengesellschaft | Secondary sense amplifier with window discriminator for self-timed operation |
| KR100326236B1 (ko) | 1998-12-30 | 2002-05-09 | 박종섭 | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 |
| AU2001233226A1 (en) * | 2000-02-02 | 2001-08-14 | Broadcom Corporation | Memory module with hierarchical functionality |
| US8164362B2 (en) * | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
| US6937538B2 (en) * | 2000-02-02 | 2005-08-30 | Broadcom Corporation | Asynchronously resettable decoder for a semiconductor memory |
| US6473349B1 (en) | 2001-11-29 | 2002-10-29 | Motorola, Inc. | Cascode sense AMP and column select circuit and method of operation |
| US8619464B1 (en) * | 2011-08-26 | 2013-12-31 | Altera Corporation | Static random-access memory having read circuitry with capacitive storage |
| US8976611B2 (en) * | 2013-03-15 | 2015-03-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Asymmetric sensing amplifier, memory device and designing method |
| US9589604B1 (en) * | 2015-09-17 | 2017-03-07 | International Business Machines Corporation | Single ended bitline current sense amplifier for SRAM applications |
| US9911471B1 (en) | 2017-02-14 | 2018-03-06 | Micron Technology, Inc. | Input buffer circuit |
| EP3680825A1 (en) * | 2019-01-08 | 2020-07-15 | Universität Zürich | Random weight generating circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615495A (ja) * | 1984-05-31 | 1986-01-11 | Toshiba Corp | 半導体記憶装置 |
| US4658160A (en) * | 1985-10-01 | 1987-04-14 | Intel Corporation | Common gate MOS differential sense amplifier |
| US4796230A (en) * | 1987-06-24 | 1989-01-03 | Intel Corporation | Folded-cascode configured differential current steering column decoder circuit |
| US4888503A (en) * | 1987-10-13 | 1989-12-19 | Intel Corporation | Constant current biased common gate differential sense amplifier |
| DE3863072D1 (de) * | 1988-02-26 | 1991-07-04 | Ibm | Zweistufiger leserverstaerker fuer ram-speicher. |
-
1991
- 1991-05-23 US US07/704,794 patent/US5247479A/en not_active Expired - Lifetime
-
1992
- 1992-05-18 JP JP4149016A patent/JPH05198184A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5247479A (en) | 1993-09-21 |
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