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JP2778199B2 - 内部降圧回路 - Google Patents

内部降圧回路

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JP2778199B2
JP2778199B2 JP2112410A JP11241090A JP2778199B2 JP 2778199 B2 JP2778199 B2 JP 2778199B2 JP 2112410 A JP2112410 A JP 2112410A JP 11241090 A JP11241090 A JP 11241090A JP 2778199 B2 JP2778199 B2 JP 2778199B2
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JP
Japan
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circuit
power supply
supply voltage
internal
vext
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あかね 相崎
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Nippon Electric Co Ltd
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    • G—PHYSICS
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特に内部降圧回路に
関する。
［従来の技術］ 近年、半導体集積回路の高集積化、高性能化が進み、
その構成素子であるトラジスタはゲート長0.5μｍ程度
のものが採用されつつある。一方、ゲート長0.5μｍ程
度のトランジスタは高い電源電圧に対する信頼性が問題
となるため、外部電源電圧を降圧し、内部電源電圧とし
て発生する内部降圧回路を設けている。すなわち、ゲー
ト長の短いトランジスタで構成されている内部回路に
は、信頼性上問題となる高い電位の外部電源電圧に対
し、信頼性が保てる電位まで降圧した内部電源電圧を供
給する方法が採られている。
メモリの内部降圧回路の従来例を第４図に、その基準
電圧特性を第５図に示す。
図中、ＶEXTは外部電源電圧、ＶINTは内部電源電圧、
ＶREF基準電圧である。通常、メモリの電源電圧は2V〜7
VであるためＶEXTは2V〜7Vである。ＶINTはゲート長の
短いトランジスタで構成される内部回路に供給される。
ＶREFは基準電圧発生回路から発生されＶEXTがVrV以下
ではＶEXTと同じレベルとなり、VrV以上ではVrVとな
る。Vrはゲート長の短いトランジスタに対し信頼性が保
てる最大電圧であり、3.3〜4V程度である。また基準電
圧発生回路の消費電流は非常に微少である。
第４図において、回路41は第１の内部電源電圧発生回
路、回路42は第２の内部電源電圧発生回路で、回路41,4
2及び基準電圧発生回路にはＶEXTが供給されており、Ｖ
EXTが3V〜7Vに対して信頼性上問題の無いがゲート長の
トランジスタで構成されている。CSはチップ選択内部信
号でチップ選択信号の逆相信号である。
回路41について説明する。回路41のカレントミラー型
アンプ構成するＰチャネルMOSトランジスタQ41,Q43及び
ＮチャネルMOSトランジスタQ42,Q44,Q45の能力はＶINT
とＶREFが同電位の時に節点N41の電位がＶINT−|VTP｜
（ＶTPはＰチャネルMOSトランジスタのスレッショルド
電圧）となるように設定されている。一方、ＶINTが供
給されている内部回路が電流を消費することによりＶIN
Tの電位がＶREFよりも下がると、Q41〜Q45から構成され
たアンプ回路が働き、N41の電位がＶEXT−|VTP｜よりも
下がり、ＰチャネルMOSトランジスタQ46がオンしてＩIN
Tを充電する。また内部回路の消費電流より多くＶINTを
充電する。また内部回路の消費電流より多くＶINTが充
電され、ＶINTがＶREFと同電位以上となると、Q41〜Q45
から構成されたアンプ回路の働きによりN41の電位がＶE
XT−|VTP｜以上となり、Q46がオフして充電を停止す
る。すなわち、回路41はＶINTとＶREFの電位によりN41
の電位を変化させて、Q46をオン・オフさせることによ
りＶINTへの充電量を調整し、常にＶINTとＶREFが同電
位になるようにしている。
次に、回路42について説明する。回路42においても回
路41と同様、カレントミラー型アンプを構成するＰチャ
ネルMOSトランジスタQ47,Q49及びＮチャネルMOSトラン
ジスタQ48,Q50,Q51の能力はチップ選択内部信号CSが
“H"レベル（ＶEXTレベル）でＶINTとＶREFが同電位の
時に節点N42の電位がＶEXT−|VTP｜となるよう設定され
ている。この回路42は、アクティブモード（チップ選
択）時CS＝“H"レベルであるのでＰチャネルMOSトラン
ジスタQ53はオフするため、回路41と同様の動作をす
る。一方、スタンバイモード（チップ非選択）時CS＝
“L"レベルであるのでQ51がオフし、Q47〜Q51から構成
されたアンプ回路は不活性状態となる。またQ53がオン
しN42は“H"レベル（ＶEXTレベル）となるので、ＶINT
充電用トランジスタQ52はオフし、充電もなされない。
以上説明したように従来の内部降圧回路は、アクティ
ブモード時には回路41と回路42によりまた、スタンバイ
モード時には回路41によって内部回路の消費電流量に合
わせてＶINT充電用トランジスタQ46,Q52をオン・オフさ
せ、ＶINTとＶREFが常に同電位となるようにし、基準電
圧発生回路の特性（第５図）からＶEXTがVrV以下ではＶ
INTはＶEXTと同じレベルとし、VrV以上ではＶINTはVrV
となるようにしている。
尚、回路41は小さいサイズのトランジスタで、回路42
は大きなサイズのトランジスタで構成されており、回路
41自身の消費電流は小さく回路42自身の消費電流は大き
い。このようにすることにより、アクティブモード時は
内部回路の大きな消費電流とピーク電流を保持するため
回路41,42ともに活性状態とし、スタンバイモード時は
内部回路の消費電流ピーク電流は小さいため、またメモ
リのスタンバイ電流を小さくするため回路41のみを活性
状態としている。すなわち、メモリの消費電流はアクテ
ィブ時内部回路の動作電流に回路41,42の消費電流を加
えたものとなり、スタンバイ時はメモリセル部の消費電
流に回路41の消費電離有を加えたものとなる。
［発明が解決しようとする課題］ 従来の内部降圧回路を用いたメモリでは、アクティブ
時の消費電流は内部回路の消費電流に回路41,42の消費
電流を加えたもの、スタンバイ時の消費電流はメモリセ
ル部の消費電流に回路41の消費電流を加えたものとな
る。ここで、アクティブ時は内部回路の消費電流が大き
いため回路41,42の消費電流が加わることによるメモリ
のアクティブ電気特性への影響は小さく問題はないが、
スタンバイ時はメモリセル部の消費電流は小さいため、
回路41の消費電流が加わることによるメモリの消費電流
特性への影響が大きく、メモリのスタンバイ電流特性
（特にデータ保持電流特性）が内部降圧回路を用いない
メモリよりも悪化するという問題があった。
［課題を解決するための手段］ 本願発明の要旨は、外部電圧を降圧して内部回路に内
部電源電圧を供給する半導体集積回路の内部降圧回路に
おいて、前記半導体集積回路が選択された状態では活性
化され、非選択の状態では不活性化される第１の内部電
源電圧発生回路と、アンプ回路と内部電源電圧出力用ト
ランジスタとを有する第２の内部電源電圧発生回路と、
前記半導体集積回路が非選択で外部電源電圧が所定値以
上の状態では前記第２の内部電源電圧発生回路を活性化
させ、前記半導体集積回路が非選択で外部電源電圧が前
記所定値以下の状態では前記アンプ回路を不活性化させ
るとともに、前記内部電源電圧出力用トランジスタから
外部電源電圧を出力させる外部電源電位検知回路とを有
することである。
［実施例］ 本発明の第１の実施例について第１図を参照して説明
する。
第１図において、回路10は外部電源電位検知回路、回
路11は第１の内部電源電圧発生回路、回路12は第２の内
部電源電圧発生回路であり、回路12は第４図に示した回
路42と同様の回路で同様の動作をする。第１図に示す各
回路にはＶEXTが供給されており、これら回路を構成す
る各トランジスタはＶEXT2V〜7Vに対して信頼性上問題
ないゲート長のものである。回路10を構成する高抵抗素
子R11〜R13の各抵抗値は十分大きく流す電流は非常に微
少である。また、本実施例では、抵抗R12とR13の抵抗値
はR13/R12＋R13＝3|VTP|/3の関係を満たすように設定さ
れている。
回路10について説明する。スタンバイモード時CS＝
“L"レベルであり、節点N10とCSとのNOR論理出力ＰCUT
はN10の逆相信号となり、ＰCUTの逆相信号 はN10の同相信号となる。ＶEXTが3V以下の時、節点N11
の電位Vn11はR12とR13の関係により、第３図に示すよう
にＶEXT−Vn11≦|VTP｜であるからＰチャネルMOSトラン
ジスタQ10はオフしており、N10の電位は“L"レベルとな
る。従って、ＰCUTはN10の逆相だから“H"レベル（ＶEX
Tレベル）、 はN10の同相だから“L"レベルとなる。一方、ＶEXTが3V
以上の時、節点N11の電位Vn11は、R12とR13の関係によ
り第３図に示すようにＶEXT−Vn11≧|VTP｜であるからQ
10がオンし、N10の電位は“H"レベル（ＶEXTレベル）と
なり、ＰCUTが“L"レベル、 が“H"レベル（ＶEXTレベル）となる。尚、アクティブ
モード時はCS＝“H"レベル（ＶEXTレベル）であるか
ら、ＶEXT及びN10の電位にかかわらず、常にＰCUTは
“L"レベル、ＰCUTは“H"レベルとなる。
次に回路について説明する。ＰCUTが“L"レベル、ＰC
UTが“H"レベル（ＶEXT）の時、すなわちアクティブモ
ードまたはスタンバイモードでＶEXTが3V以上の時はＰ
チャネルMOSトランジスタQ17及びＮチャネルMOSトラン
ジスタQ18はオフする。この状態では、カレントミラー
型アンプ回路を構成するＰチャネルMOSトランジスタQ11
及びＮチャネルMOSトランジスタQ12,Q14,Q15はさらにＶ
INT充電用ＰチャネルMOSトランジスタQ16は第４図に示
す回路41と同様の回路となり、同様の動作をする。
一方、ＰCUTが“H"レベル（ＶEXT）Ｐ▲▼が
“L"レベルの時、すなわちスタンバイモードでＶEXTが3
V以下（データ保持モード）時はＮチャネルMOSトランジ
スタQ15がオフし、ＰチャネルMOSトランジスタオフQ17
がオンし、回路11は不活性状態となる。またQ18がオン
して節点N13は常に“L"レベルとなり、Ｐチャネルトラ
ンジスタQ16がオンしてＶINTはＶEXTと同電位となる。
以上説明したように、本発明の内部降圧回路はアクテ
ィブモード時に回路11と回路12を活性状態とし、スタン
バイモードのＶEXTが3V以上の時は、回路11のみ活性状
態とし、スタンバイモードのＶEXT3V以下（データ保持
モード）時は回路11,12ともに不活性状態とし、ＶEXTが
VrV（本実施例では3V）以下では、ＶINTはＶEXTと同じ
レベルとし、ＶEXTがVrV以上ではＶINTはVrVとする。こ
のように本発明の内部降圧回路を採用したメモリの消費
電流はアクティブモード時には内部回路の動作電流に回
路11,12の消費電流を加えたもの、スタンバイモードで
ＶEXT3V以上の時にはメモリセル部の消費電流に回路11
の消費電流を加えたものであるが、スタンバイモードＶ
EXT3V以下（データ保持モード）時はメモリセル部の消
費電流のみとなり、メモリのデータ保持電流特性を悪化
させることはない。
第２図は本発明の第２の実施例に係る外部電源電位検
知回路である。すなわち、第１図に示した回路10の他の
例を示してある。ＰチャネルMOSトランジスタQ21及びＮ
チャネルMOSトランジスタQ22の能力は節点N21の電位Vn2
1が、第３図に示すように、前述したVn11と同じとなる
ように設定されており、Q21,Q22間を流れる電流及び抵
抗R21が流す電流は非常に微少となるように設定してあ
る。すなわち、本実施例も第１図に示した回路10と同様
の動作をし、スタンバイモード時でＶEXTが3V以下の時
はＰCUT＝“H"レベル， レベルを出力し、ＶEXTが3V以上の時はＰCUT＝“L"レベ
ル， レベルを出力する。また、アクティブモード時はＶEXT
の電位にかかわらずＰCUT＝“L"レベル， レベルを出力する。従って、この外部電源電位検知回路
を第１図に示した回路10に代えて用いても内部降圧回路
は前述の実施例と同様の効果が得られる。
［発明の効果］ 以上説明したように本発明は、外部電源電位検知回路
により内部電源電圧発生回路の活性・不活性を動作モー
ド、外部電源電位ごとに制御することにより、無駄な内
部降圧回路の消費電流を抑えることができる。従って、
本発明の内部降圧回路を用いたメモリでは、スタンバイ
時においてもメモリの消費電流特性への影響を小さくす
ることができ、メモリのデータ保持電流特性を良好な状
態に維持することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係る内部降圧回路の回
路図、第２図は本発明の第２の実施例に係る外部電源電
位検知回路の回路図、第３図は外部電源電位検知回路の
電圧特性図、第４図は従来の内部降圧回路の回路図、第
５図は基準電圧発生回路の電圧特性図である。 ＶEXT……外部電源電圧、 ＶINT……内部電源電圧、 ＶREF……基準電圧、 10……外部電源電位検知回路、 11,12……内部電源電圧発生回路、 CS……チップ選択内部信号、

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】外部電圧を降圧して内部回路に内部電源電
    圧を供給する半導体集積回路の内部降圧回路において、
    前記半導体集積回路が選択された状態では活性化され、
    非選択の状態では不活性化される第１の内部電源電圧発
    生回路と、アンプ回路と内部電源電圧出力用トランジス
    タとを有する第２の内部電源電圧発生回路と、前記半導
    体集積回路が非選択で外部電源電圧が所定値以上の状態
    では前記第２の内部電源電圧発生回路を活性化させ、前
    記半導体集積回路が非選択で外部電源電圧が前記所定値
    以下の状態では前記アンプ回路を不活性化させるととも
    に、前記内部電源電圧出力用トランジスタから外部電源
    電圧を出力させる外部電源電位検知回路とを有すること
    を特徴とする内部降圧回路。
JP2112410A 1990-04-27 1990-04-27 内部降圧回路 Expired - Lifetime JP2778199B2 (ja)

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