JPH0411385A - 内部降圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特に内部降圧回路に間
する。

［従来の技術］ 近年、半導体集積回路の高集積化、高性能化が進み、そ
の構成素子であるトランジスタはゲート長０．　５μｍ
程度のものが採用されつつある。一方、ゲート長０．５
μｍ程度のトランジスタは高い電源電圧に対する信頼性
が問題となるため、外部電源電圧を降圧し、内部電源電
圧として発生する内部降圧回路を設けている。すなわち
、ゲート長の短いトランジスタで構成されている内部回
路には、信頼性上問題どなる高い電位の外部電源電圧に
対し、信頼性が保てる電位まで降圧した内部電源電圧を
供給する方法が採られている。

メモリの内部降圧回路の従来例を第４図に、その基準電
圧特性を第５図に示す。

図中、Ｖ　ＥＸＴは外部電源電圧、ＶＩＮＴは内部電源
電圧、ＶＲＥＦは基準電圧である。通常、メモリの電源
電圧は２■〜７■であるため〜’　ＥＸＴは２■〜７■
である。ＶＩＮＴはゲート長の短いトランジスタて構成
される内ｇ日回路に供給される。Ｖ　ＲＥＦは基準電圧
発生回路から発生されＶ　ＥＸＴかｖｒｖ以下ではＶＥ
ＸＴと同しレベルとなり、ＶｒＶ以上てはＶｒＶとなる
。

■「はゲート長の短いトランジスタに対し信頼性が保て
る最大電圧であり、３．３Ｖ−４Ｖ程度である。また基
準電圧発生回路の消費電流は非常に微少である。

第４図において、回路４工は第１の内部電源電圧発生回
路、回路４２は第２の内部電源電圧発生回路で、回路４
１．４２及び基準電圧発生回路にはＶ　ＥＸＴか供給さ
れており、Ｖ　ＥＸＴが３Ｖ〜７Ｖに対して信頼性上問
題の無いゲート長のトランジスタで構成されている。Ｃ
８はチップ選択内部信号でチップ選択信号の逆相信号で
ある。

回路４】について説明する。回路４１のカレントミラー
型アンプを構成するＰチャネルＭＯＳ）ランシスタＱ４
１．　　Ｑ４３及びＮチャネルＭＯＳトランジスタＱ　
４２　Ｔ　　Ｑ　４４　！　　Ｑ　４５の能力はＶＩＮ
ＴとＶ　ＲＥＦか同電位の時：こ節点Ｎ４１の電位かＶ
ＥＸＴ−Ｉ　ＶＴＰ（ＶＴＰはＰチャネルＭＯＳ）ラン
ジスタのスレツショル）・電圧）となるよう設定されて
いる。一方、〜７１ＮＴが供給されている内部回路か電
流を消費することによりＶＩＮＴの電位がＶ　ＲＥＦよ
りも下がると、Ｑ４１〜Ｑ４５から構成されたアンプ回
路が働き、Ｎ４１の電位がＶ　ＥＸＴ−１ＶＴＰ　ｌよ
りも下がり、ＰチャネルＭＯＳ）ランジスタＱ４６かオ
ンしてＶＩＮＴを充電する。また内部回路の消費電流よ
り多くＶＩＮＴが充電され、ＶＩＮＴがＶ　ＲＥＦと同
電位以上となると、Ｑ４１〜Ｑ４５から構成されたアン
プ回路の働きによりＮ４１の電位がＶＥＸＴ−Ｉ　ＶＴ
Ｐ　１以上どなり、Ｑ４６がオフして充電を停止する。

すなわち、回路４１はＶＩＮＴとＶ　ＲＥＦ（７）電位
によりＮ４１の電位を変化させて、Ｑ４（３をオン・オ
フさせることによりＶＩＮＴへの充電量を調整し、常に
ＶＩＮＴとＶＲＥＦか同電位になるようにしている。

次に、回路４２について説明する。回路４２においても
回路４１と同様、カレントミラー型アンプを構成するＰ
チャネルＭＯＳ）ランジスタＱ４７゜Ｑ４９及′ＵＮチ
ャネルＭＯ５）ランジスタＱ４８．　　Ｑ５０、　　Ｑ
５１の能力；よチップ選択内部信号Ｃ８が′Ｈ“し・＼
ル（Ｖ　ＥＸＴレヘレベてＶｌｌｓＴど〜’　ＲＥＦが
同電位の時に節点Ｎ４２の電位力ＶＥＸＴ　　Ｉ　ＶＴ
Ｐ　ｌ　トナルよう設定されている。この回路４２は、
アクティブモート（チップ選択）時Ｃ８＝“Ｈ“レベル
であるのてＰチャネルＭＯＳ）ランシスタＱ５３はオフ
するため、回路４１と同様の動作をする。一方、スタン
バイモート（チップ非選択）時Ｃ５＝”Ｌ″レベルある
ので０５２がオフし、Ｑ４７〜Ｑ５１から構成されたア
ンプ回路は不活性状態となる。またＱ５３かオンしＮ４
２は′Ｌ　ＨＩＩレレベ（Ｖ　ＥＸＴレヘレベとなるの
で、ＶＩＮＴ充電用トランジスタＱ５２はオフし、充電
もなされない。

以上説明したように従来の内部降圧回路は、アクティブ
モート時には回路４１と回路４２によりまた、スタンバ
イモート時には回路４１によって内部回路の消費電流量
に合わせてＶＩＮＴ充電用トランジスタＱ４６．Ｑ５２
をオン・オフさせ、ＶＩＮＴとＶ　ＲＥＦか常に同電位
となるようにし・、基準電圧発生回路の特性（第５図〉
からＶＥＸＴがＶｒＶ以下ではＶＩＮＴはＶ　ＥＸＴと
同ししヘルとし、■ｒＶ以上では■ＮＴはＶｒＶとなる
ようにし、ている。

尚、回路４１は小さいサイズのトランジスタで、回路４
２は大きなサイズのトランジスタて構成されており、回
路４１自身の消費電流は小さく回路４２自身の消費電流
は大きい。このようにすることにより、アクティブモー
ト時は内部回路の大きな消費電流とピーク電流を保持す
るため回路４１゜４２ともに活性状態とし、スタンバイ
モート時は内部回路の消費電流ピーク電流は小さいため
、またメモリのスタンバイ電流を小さくするため回路４
１のみを活性状態としている。すなわち、メモリの消費
電流はアクティブ時内部回路の動作電流に回路４１，４
２の消費電流を加えたものとなり、スタンバイ時はメモ
リセル部の消費電流に回路ξ１の消費電離有を加えたも
のとなる。

［発明か解決しようとする課題］ 従来の内部降圧回路を用いたメモリでは、アクティフ時
の消費電流は内部回路の消費電流に回路４１．４２の消
費電流を加えたもの、スタンバイ時の消費電流はメモリ
セル部の消費電流に回路４１の消費電流を加えたものと
なる。ここで、アクティブ時は内部回路の消費電流が太
きいため回路４１．４２の消費電流が加わることによる
メモリのアクティブ電流特性への影響は小さく問題はな
いが、スタンバイ時はメモリセル邪の消費電流は小さい
ため、回路４１の消費電流が加わることによるメモリの
消費電流特性への影響が大きく、メモリのスタンバイ電
流特性（特にデータ保持電流特性）が内部降圧回路を用
いないメモリよりも悪化するという問題があった。

口課題を解決するための手段］ 本発明の内部降圧回路は、外部電圧から基準電圧以下の
内部電圧を発生する内部電源電圧発生回路を複数備えた
内部降圧回路において、内部電源を供給する半導体半導
体集積回路が選択された状態では全ての内部降圧回路を
活性化させ、該半導体集積回路が非選択で外部電圧が基
準電圧以上の状態では一部の内部降圧回路を活性化させ
、該半導体集積回路が非選択で外部電圧が基準電圧以下
の状態では全ての内部降圧回路を不活性化させる外部電
源電位検知回路を備えたことを特徴とする。

［実施例］ 本発明の第１の実施例について第１図を参照して説明す
る。

第１図において、回路１０は外部電源電位検知回路、回
路１１は第１の内部電源電圧発生回路、回路１２は第２
の内部電源電圧発生回路であり、回路１２は第４図に示
した回路４２と同様の回路で同様の動作をする。第１図
に示す各回路ここは〜“ＥＸＴが供給されており、これ
ら回路を構成する各トランジスタはＶＥＸＴ２Ｖ〜７Ｖ
に対して信頼性上問題ないゲート長のものである。回路
１０を構成する高抵抗素子Ｒ１１−Ｒｌ３の各抵抗値は
十分大きく流す電流は非常に微少である。また、本実施
例では、抵抗Ｒ１２とＲＪ３の抵抗値はＲ］３／　Ｒ１
２十Ｒ１３＝＝３−　Ｉ　ＶＴＰＩ　／３の関係を満た
すように設定されている。

回路１０について説明する。スタンバイモート時Ｃ５＝
”Ｌ”レベルてあり、節点ＮＩＯとＣＳとのＮＯＲ論理
呂力Ｐ　ＣＵＴはＮＩＯの逆相信号となり、Ｐ　ＣＵＴ
の逆相信号Ｐ　ＣＵＴはＮＩＯの同相信号となる。

Ｖ　ＥＸＴか３ｖ以下の時、節点Ｎｉｌの電位Ｖ　ｎｌ
ｌはＲＩ２とＲ１３の関係により、第３図に示すように
ＶＥＸＴ−Ｖｎｌｌ≦ＩＶＴＰＩであるからＰチャネル
Ｍ○ＳトランジスタＱＩＯはオフしており、ＮＩＯの電
位は１１Ｌ”レベルとなる。従って、Ｐ　ＣＬＩＴはＮ
ＩＯの逆相たから“Ｈ”レベル（Ｖ　ＥＸＴレベル）、
Ｐ　ＣｔＪＴはＮＩＯの同相だから゛Ｌ′ルベルとなる
。一方、ＶＥＸＴが３ｖ以上の時、節点Ｎｉ＋の電位Ｖ
ｎｌｌは、Ｒ１２とＲ１３の関係により第３図に示すよ
うにＶＥＸＴ−Ｖ　ｎｉｌ≧ＩＶＴＰＩであるからＱＩ
Ｏがオンし、ＮＩＯの電位はＲＨ！！レレベ（Ｖ　ＥＸ
Ｔレベル）となり、ＰＣＵＴか“Ｌ”レベル、ＰＣｔＪ
’ｌｔ　”Ｈ”　’ｖヘル（ＶＥＸＴレベル）となる。

尚、アクティブモート時はＣ５＝“Ｈｙ＋レベル（Ｖ　
ＥＸＴレヘレベであるから、ＶＥＸＴ及びＮ１０の電位
にかかわらず、常にＰ　ＣＵＴは“′Ｌ”′しｌ＼ル、
Ｐ　ＣＵＴは“Ｈルベルとなる。

次に回路について説明する。Ｐ　ＣＵＴが“′Ｌ”レベ
ル、Ｐ　Ｃｔ、ｉＴか“Ｈ“ルヘル（Ｖ　ＥＸＴレヘレ
ベノ時、すなわちアクティブモードまたはスタンバイモ
ートでＶ　ＥＸＴが３ｖ以上の時はＰチャネルＭＯＳ）
ランジスタＱ１７及びＮチャネルＭＯＳ）ランジスタＱ
１８はオフする。この状態では、カレントミラー型アン
プ回路を構成するＰチャネルＭＯＳ）ランジスタＱｌｌ
及びＮチャネルＭＯＳ）ランジスタＱ１２、　　Ｑ１０
．　　Ｑ１０ざらｅＺＶＩＮＴ充電用ＰチャネルＭＯＳ
トランジスタＱ１６は第４図に示す回路４１と同様の回
路となり、同様の動作をする。

一方、ＰＣＵＴカ“Ｈ”Ｉｉへ）Ｉ、　（ＶＥＸＴレヘ
ルレベＰＣ刀”がＬ　”レベルの時、すなわちスタンバ
イモートてＶ　ＥＸＴが３Ｖ以下（データ保持モート）
時はＮチャネルＭＯＳ）ランジスタＱ１５かオフし、Ｐ
チャネルＭＯＳ）ランジスタオフＱＩ７がオンし、回路
１１は不活性状態となる。またＱ１８かオンして節点Ｎ
１３は常に“ｌ　Ｌ　ｌ“レベルとなり、Ｐチャネルト
ランジスタＱ１６かオンしてＶＩＮＴはＶＥＸＴと同電
位となる。

以上説明したように、本発明の内部降圧回路はアクティ
ブモート時には回路１】と回路１２を活性状態とし、ス
タンバイモードのＶ　ＥＸＴが３Ｖ以上の時は、回路１
１のみ活性状態とし、スタンバイモートのＶＥＸＴ３Ｖ
以下（データ保持モード）時は回路１１．１２ともに不
活性状態とし、Ｖ　ＥＸＴがＶｒＶ　（本実施例では３
Ｖ）以下では、Ｖ　Ｉ　ＮＴ！、ｔ　Ｖ　ＥＸＴと同し
レベルとし、Ｖ　ＥＸＴがＶｒＶ以上ではＶＩＮＴはＶ
ｒＶとする。このように本発明の内部降圧回路を採用し
たメモリの消費電流はアクティブモード時には内部回路
の動作電流に回路１１．１２の消費電流を加えたもの、
スタンバイモードてＶＥＸＴ３Ｖ以上の時にはメモリセ
ル部の消費電流に回路１１の消費電流を加えたものであ
るが、スタンバイモー）”　Ｖ　ＥＸＴ　３　Ｖ以下（
データ保持モート）時はメモリセル部の消費電流のみと
なり、メモリのデータ保持電流特性を悪化させることは
ない。

第２図は本発明の第２の実施例に係る外部電源電位検知
回路である。すなわち、第】図：こ示した回路１０の他
の例を示し・である。Ｐチャネルへ１ＯＳトランジスタ
Ｑ２１及びＮチャネルＭＯ５ＬランシスタＱ２２の能力
は節点Ｎ２］の電位Ｖｎ２１か、第３図に示すように、
前述したＶｎｌｌと同じとなるように設定されており、
Ｃ２１，０２２間を流れる電流及び抵抗Ｒ２１が流す電
流は非常に微少となるように設定しである。すなわち、
本実施例も第１図ζこ示した回路１０と同様の動作をし
、スタンバイモート時でＶ　ＥＸＴが３Ｖ以下の時はＰ
ＣＵＴ＝“Ｈ”レベル、Σ丁＝“Ｌ　９ルベルを出力し
、Ｖ　ＥＸＴが３Ｖ以上の時はＰＣＩＪＴ＝“Ｌ　Ｉ＋
レベル、７石ゴー　１１　Ｈ１ルベルを出力する。また
、アクティブモード時はＶ　ＥＸＴの電位にかかわらず
ＰＣＵＴ＝“Ｌ　１ルベル。

ｒてＵＴ＝”Ｈ“ルベルを出力する。従って、この外部
電源電位検知回路を第１図に示した回路１０に代えて用
いても内部降圧回路は前述の実施例と同様の効果が得ら
れる。

口発明の効果コ 以上説明したように本発明は、外部電源電位検知回路に
より内部電源電圧発生回路の活性・不活性を動作モード
、外部電源電位ことに制御することにより、無駄な内部
降圧回路の消費電流を抑えることができる。従って、本
発明の内部降圧回路を用いたメモリでは、スタンバイ時
においてもメモリの消費電流特性への影響を小さくする
ことができ、メモリのデータ保持電流特性を良好な状態
に維持することができる。

ＰＣＩＪＴ、　　Ｐて■・・・・・・外部電源電位検知
回路の出力信号。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る内部降圧回路の回
路図、第２図は本発明の第２の実施例に係る外部電源電
位検知回路の回路図、第３図は外部電源電位検知回路の
電圧特性図、第４図は従来の内部降圧回路の回路図、第
５図は基準電圧発生回路の電圧特性図である。 ＶＥＸＴ　　・　・　・　・　・ ＶＩＮＴ　　・　・　・　・　・ Ｖ　ＲＥＦ　　・　・　・　・　・ １０　・　・　・　・　・　・ １１．１２　・　・　・ Ｃ８・　・　・　・　・　・ 外部電源電圧、 内部電源電圧、 基準電圧、 外部型Ｒ電位検知回路、 内部電源電圧発生回路、 チップ選択内部信号、 特許呂願人 日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 外部電圧から基準電圧以下の内部電圧を発生する内部電
   源電圧発生回路を複数備えた内部降圧回路において、内
   部電源を供給する半導体半導体集積回路が選択された状
   態では全ての内部降圧回路を活性化させ、該半導体集積
   回路が非選択で外部電圧が基準電圧以上の状態では一部
   の内部降圧回路を活性化させ、該半導体集積回路が非選
   択で外部電圧が基準電圧以下の状態ては全ての内部降圧
   回路を不活性化させる外部電源電位検知回路を備えたこ
   とを特徴とする内部降圧回路。