JP2548157B2 - 利得制御回路 - Google Patents
利得制御回路Info
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- JP2548157B2 JP2548157B2 JP62003041A JP304187A JP2548157B2 JP 2548157 B2 JP2548157 B2 JP 2548157B2 JP 62003041 A JP62003041 A JP 62003041A JP 304187 A JP304187 A JP 304187A JP 2548157 B2 JP2548157 B2 JP 2548157B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路（IC）化されたアンプを２系統の
アンプとしていずれかに切り換えるとともに、一方の系
統を可変利得制御するのを、一端子から加える電位によ
って制御可能とした利得制御回路に関する。
アンプとしていずれかに切り換えるとともに、一方の系
統を可変利得制御するのを、一端子から加える電位によ
って制御可能とした利得制御回路に関する。
［発明の概要］ 本発明は、可変電流源の電流値で利得が決定される可
変利得アンプを有する集積回路において、 一つの端子から第１、第２の電位を印加し、カレント
ミラー回路介して可変電流源の電流を制御し、一方の系
統が可変利得制御可能である２系統のアンプとしていず
れかの系統の利得に切り換えることにより、 ２系統の利得の切り換えと、その一方の系統の利得の
調整を一つの端子から行えるようにして、集積回路の端
子を減少させ、集積回路のコストダウンを図るととも
に、集積回路設計の自由度を向上させることを可能にし
た利得制御回路である。
変利得アンプを有する集積回路において、 一つの端子から第１、第２の電位を印加し、カレント
ミラー回路介して可変電流源の電流を制御し、一方の系
統が可変利得制御可能である２系統のアンプとしていず
れかの系統の利得に切り換えることにより、 ２系統の利得の切り換えと、その一方の系統の利得の
調整を一つの端子から行えるようにして、集積回路の端
子を減少させ、集積回路のコストダウンを図るととも
に、集積回路設計の自由度を向上させることを可能にし
た利得制御回路である。
［従来の技術］ 例えば、8mmVTR（ビデオテープレコーダ）で使用され
るメタルテープ（MPテープ）及び蒸着テープ（MEテー
プ）への信号記録回路においては、使用されるテープに
よって信号レベル、特に低域の信号レベルを切り換える
必要がある。
るメタルテープ（MPテープ）及び蒸着テープ（MEテー
プ）への信号記録回路においては、使用されるテープに
よって信号レベル、特に低域の信号レベルを切り換える
必要がある。
この信号レベル切換回路として、従来は第８図に示す
ように、例えばメタルテープ使用時には一定の利得（増
幅率）Ｋを有するアンプ100を使用し、蒸着テープ使用
時には上記Ｋとは異なる利得を与える電圧制御型アンプ
（VCA:ボルテージコントロールドアンプ）101を切換ス
イッチ102で切り換えて使用する利得制御回路が使用さ
れていた。
ように、例えばメタルテープ使用時には一定の利得（増
幅率）Ｋを有するアンプ100を使用し、蒸着テープ使用
時には上記Ｋとは異なる利得を与える電圧制御型アンプ
（VCA:ボルテージコントロールドアンプ）101を切換ス
イッチ102で切り換えて使用する利得制御回路が使用さ
れていた。
ここで、切換スイッチ102は外部からスイッチ103等で
与えられる２値信号（＋5V,0V）によって制御される。
また、VCAは半固定ボリューム104によりプリセット（工
場設定）可能として、後続の回路設計時の自由度を向上
させているのが一般的である。
与えられる２値信号（＋5V,0V）によって制御される。
また、VCAは半固定ボリューム104によりプリセット（工
場設定）可能として、後続の回路設計時の自由度を向上
させているのが一般的である。
［発明が解決しようとする問題点］ 上記従来の利得制御回路の点線図示の範囲（第８図）
をIC化した場合、そのICにはVCAの利得制御用の端子T10
とメタルテープ／蒸着テープ切換用のユーザー制御端子
T11の２ピンを設ける必要があり、ICの端子ピンを増加
させる欠点があた。ICの端子ピンを増加させることは、
ICの形状を大きくすることになりコストアップの要因に
なる。また、ICの形状をそのままにしようとすれば、他
の入出力ピンを削減しなければならず、ICの設計の自由
度を低下させる問題点となった。
をIC化した場合、そのICにはVCAの利得制御用の端子T10
とメタルテープ／蒸着テープ切換用のユーザー制御端子
T11の２ピンを設ける必要があり、ICの端子ピンを増加
させる欠点があた。ICの端子ピンを増加させることは、
ICの形状を大きくすることになりコストアップの要因に
なる。また、ICの形状をそのままにしようとすれば、他
の入出力ピンを削減しなければならず、ICの設計の自由
度を低下させる問題点となった。
本発明は、上記欠点や問題点を解決するためのもので
あり、VCAなどの可変利得アンプを備えたアンプの集積
回路において、アンプの系統の切り換えとVCAのゲイン
の制御を一端子で行い、集積回路のコストダウンを図る
とともに、集積回路設計の自由度を向上させることを目
的とする。
あり、VCAなどの可変利得アンプを備えたアンプの集積
回路において、アンプの系統の切り換えとVCAのゲイン
の制御を一端子で行い、集積回路のコストダウンを図る
とともに、集積回路設計の自由度を向上させることを目
的とする。
［問題点を解決するための手段］ 本発明における上記目的を達成するための手段は、可
変電流源の電流値に応じて利得が決定される可変利得ア
ンプを有する集積回路において、 制御電極が前記集積回路の一つの端子に接続され該一
つの端子に該集積回路の外部から選択的に印加される第
１の電位と第２の電位が該制御電極に入力される第１の
トランジスタと該第１のトランジスタと差動対をなし制
御電極に定電圧源が接続された第２のトラジスタより成
る入力差動回路と、 前記入力差動回路の第１のトランジスタの被制御電極
を接続される第３のトランジスタと該第３のトランジス
タと対を成し前記可変利得アンプの可変電流源を制御す
る第４のトランジスタとより成るカレントミラー回路
と、を備え、 前記一つの端子に前記集積回路の外部から、固定され
た前記第１の電位と調整可能な前記第２の電位を選択的
に印加するスイッチ回路を設け、 前記一つの端子に前記第２の電位が印加された時は該
第２の電位を調整することによって前記カレントミラー
回路を介して前記可変電流源を制御し前記可変利得アン
プの利得を調整することを特徴とする利得制御回路であ
る。
変電流源の電流値に応じて利得が決定される可変利得ア
ンプを有する集積回路において、 制御電極が前記集積回路の一つの端子に接続され該一
つの端子に該集積回路の外部から選択的に印加される第
１の電位と第２の電位が該制御電極に入力される第１の
トランジスタと該第１のトランジスタと差動対をなし制
御電極に定電圧源が接続された第２のトラジスタより成
る入力差動回路と、 前記入力差動回路の第１のトランジスタの被制御電極
を接続される第３のトランジスタと該第３のトランジス
タと対を成し前記可変利得アンプの可変電流源を制御す
る第４のトランジスタとより成るカレントミラー回路
と、を備え、 前記一つの端子に前記集積回路の外部から、固定され
た前記第１の電位と調整可能な前記第２の電位を選択的
に印加するスイッチ回路を設け、 前記一つの端子に前記第２の電位が印加された時は該
第２の電位を調整することによって前記カレントミラー
回路を介して前記可変電流源を制御し前記可変利得アン
プの利得を調整することを特徴とする利得制御回路であ
る。
［作用］ 本発明は、集積回路の一端子から、それぞれ異なる範
囲の値を取る第１の電位と第２の電位を選択的に印加
し、その第１の電位と第２の電位に応じて入力差動回路
とカレントミラー回路を介して可変電流源を制御し、ま
ず異なる系統の利得の切り換えを行う。その切り換えと
ともに、第２の電位による切換側では、第２の電位を調
整して可変電流源の電流値を調整し、その可変利得アン
プの利得を調整可能とする。
囲の値を取る第１の電位と第２の電位を選択的に印加
し、その第１の電位と第２の電位に応じて入力差動回路
とカレントミラー回路を介して可変電流源を制御し、ま
ず異なる系統の利得の切り換えを行う。その切り換えと
ともに、第２の電位による切換側では、第２の電位を調
整して可変電流源の電流値を調整し、その可変利得アン
プの利得を調整可能とする。
以上のようにアンプ系統の切り換えと可変利得アンプ
の調整を一端子で行うことによって端子の減少を図る。
また、第１の電位と第２の電位の印加時とも利得制御回
路を共通に使用可能とし、選択スイッチ等により動作し
ない部分を無くして集積回路のコストダウン等に寄与す
る。
の調整を一端子で行うことによって端子の減少を図る。
また、第１の電位と第２の電位の印加時とも利得制御回
路を共通に使用可能とし、選択スイッチ等により動作し
ない部分を無くして集積回路のコストダウン等に寄与す
る。
［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例の原理を説明するためのブ
ロック図である。集積回路（以下ICと略記する）１は、
8mmVTRの記録アンプであり、入力端子VINと出力端子V
OUTを備えている。このIC1は使用するテープがメタル
（MP）テープのときと蒸着（ME）テープのときとで異な
つた利得に切り換える機能を有し、さらに少なくとも一
方の利得（ゲイン）は外部から制御（調整）可能に構成
されている。その切り換えと、切り換えた一方のゲイン
の制御（調整）を行うために、制御電圧（第１の電位、
第２の電位）を入力する一つの端子T1が設けられてい
る。
ロック図である。集積回路（以下ICと略記する）１は、
8mmVTRの記録アンプであり、入力端子VINと出力端子V
OUTを備えている。このIC1は使用するテープがメタル
（MP）テープのときと蒸着（ME）テープのときとで異な
つた利得に切り換える機能を有し、さらに少なくとも一
方の利得（ゲイン）は外部から制御（調整）可能に構成
されている。その切り換えと、切り換えた一方のゲイン
の制御（調整）を行うために、制御電圧（第１の電位、
第２の電位）を入力する一つの端子T1が設けられてい
る。
本実施例のIC1は、２系統の異なる利得を１個のVCA3
によって与える。従って本実施例は、切り換えスイッチ
と、その切り換えにより動作しない回路部分が存在せ
ず、無駄の無い簡素化された回路構成となる。このた
め、利得切換回路７を備え、端子T1に入力側を接続し
て、第１の電位V1を検出したときは、VCA3に対し一定の
利得Ｋとなる制御量を送出し、第２の電位V2を検出した
ときはその値に比例する制御量を送出する。このように
して端子T1より入力する制御電圧と利得VOUT/VINの関係
を、例えば第２図のように設計することができる。
によって与える。従って本実施例は、切り換えスイッチ
と、その切り換えにより動作しない回路部分が存在せ
ず、無駄の無い簡素化された回路構成となる。このた
め、利得切換回路７を備え、端子T1に入力側を接続し
て、第１の電位V1を検出したときは、VCA3に対し一定の
利得Ｋとなる制御量を送出し、第２の電位V2を検出した
ときはその値に比例する制御量を送出する。このように
して端子T1より入力する制御電圧と利得VOUT/VINの関係
を、例えば第２図のように設計することができる。
本実施例の実際の回路は例えば第３図のように構成さ
れる。VCA3としては特公昭48−20932号公報に開示され
た周知の回路が使用でき、その電流利得は電流源31の電
流をI1としトランジスタQ5を流れる電流をI2とするとI2
/I1とされる。このI2が後記する利得切換回路７により
制御電圧V1またはV2によって制御されるように構成され
る。
れる。VCA3としては特公昭48−20932号公報に開示され
た周知の回路が使用でき、その電流利得は電流源31の電
流をI1としトランジスタQ5を流れる電流をI2とするとI2
/I1とされる。このI2が後記する利得切換回路７により
制御電圧V1またはV2によって制御されるように構成され
る。
利得切換回路７は、トランジスタQ1,Q2と電流源71な
どから成る差動回路72と、トランジスタQ3,Q4などから
成る第１のカレントミラー回路73と、トランジスタQ5,Q
6などから成る第２のカレントミラー回路74で構成され
る。差動回路72の一方のnpnトランジスタQ1のベースは
端子T1に接続され制御電圧V1またはV2が入力される。他
方のnpnトランジスタQ2のベースにはV1の値の定電圧源7
5が接続され、トランジスタQ1,Q2のエミツタはそれぞれ
抵抗を介して一端をグランドに接続された電流源71に接
続される。トランジスタQ2のコレクタは＋Ｂ電源に接続
され、トランジスタQ1のコレクタは第１のカレントミラ
ー回路73のnpnトランジスタQ3側に接続される。第１の
カレントミラー回路73の他方のpnpトランジスタQ4は第
２のカレントミラー回路74の一方のトランジスタQ5に接
続され、他方のトランジスタQ6はVCA3の回路の一部を兼
ねている。カレントミラー回路は一方のトランジスタに
流れる電流と他方のトランジスタに流れる電流を等しく
する機能を有している。
どから成る差動回路72と、トランジスタQ3,Q4などから
成る第１のカレントミラー回路73と、トランジスタQ5,Q
6などから成る第２のカレントミラー回路74で構成され
る。差動回路72の一方のnpnトランジスタQ1のベースは
端子T1に接続され制御電圧V1またはV2が入力される。他
方のnpnトランジスタQ2のベースにはV1の値の定電圧源7
5が接続され、トランジスタQ1,Q2のエミツタはそれぞれ
抵抗を介して一端をグランドに接続された電流源71に接
続される。トランジスタQ2のコレクタは＋Ｂ電源に接続
され、トランジスタQ1のコレクタは第１のカレントミラ
ー回路73のnpnトランジスタQ3側に接続される。第１の
カレントミラー回路73の他方のpnpトランジスタQ4は第
２のカレントミラー回路74の一方のトランジスタQ5に接
続され、他方のトランジスタQ6はVCA3の回路の一部を兼
ねている。カレントミラー回路は一方のトランジスタに
流れる電流と他方のトランジスタに流れる電流を等しく
する機能を有している。
端子T1に加える制御電圧はスイッチ６とボリュームVR
1などから構成されるが、ボリュームVR1の固定端子側の
一方は抵抗R1を介して＋Ｂ電源に、他方は抵抗R2を介し
てグランドにそれぞれ接続される。抵抗R2による電位を
V1になるように設定すればボリュームVR1の可変端子か
ら与えらえる第２の電位V2はV1≦V2の関係となる。
1などから構成されるが、ボリュームVR1の固定端子側の
一方は抵抗R1を介して＋Ｂ電源に、他方は抵抗R2を介し
てグランドにそれぞれ接続される。抵抗R2による電位を
V1になるように設定すればボリュームVR1の可変端子か
ら与えらえる第２の電位V2はV1≦V2の関係となる。
以上の構成において端子T1にMPテープ側の第１の電位
V1が入力されると、トランジスタQ1,Q2にはそれぞれI3/
2ずつの電流が流れ、V1より大なるMEテープ側の第２の
電位V2が入力されるとトランジスタQ1を流れる電流が増
加し、その増加した電流が第１のカレントミラー回路73
と第２のカレントミラー回路74を介してVCA3の電流I2と
して流れる。この場合、増加する電流値は最大でI3とな
るので、最大２倍の利得まで制御可能となる。即ち、制
御電圧と利得の関係は第４図のようになり、第１の電位
V1で切り換える一定の利得はＫ＝I3/2I1となり、第２の
電位で切り換える利得の制御範囲はI3/2I1〜I3/I1とな
る。
V1が入力されると、トランジスタQ1,Q2にはそれぞれI3/
2ずつの電流が流れ、V1より大なるMEテープ側の第２の
電位V2が入力されるとトランジスタQ1を流れる電流が増
加し、その増加した電流が第１のカレントミラー回路73
と第２のカレントミラー回路74を介してVCA3の電流I2と
して流れる。この場合、増加する電流値は最大でI3とな
るので、最大２倍の利得まで制御可能となる。即ち、制
御電圧と利得の関係は第４図のようになり、第１の電位
V1で切り換える一定の利得はＫ＝I3/2I1となり、第２の
電位で切り換える利得の制御範囲はI3/2I1〜I3/I1とな
る。
なお、上記の実施例でMPテープ側を固定利得とし、ME
側を可変利得としたが定電圧源の電位を変えることによ
りMEテープ側（電圧V2）を固定とし、MPテープ側（電圧
V1）を可変とすることも可能であり、また両者とも可変
とすることも可能なことは自明である。
側を可変利得としたが定電圧源の電位を変えることによ
りMEテープ側（電圧V2）を固定とし、MPテープ側（電圧
V1）を可変とすることも可能であり、また両者とも可変
とすることも可能なことは自明である。
さらに、上記の実施例ではその利得の制御特性を第２
図，第４図のようにしたが、例えば第５図のようにして
も良く、この場合は第２の電位による利得制御範囲が大
きくとれる利点を有している。この第５図の利得特性を
実現する回路は、第３図の第１のカレントミラー回路73
に並列スイッチングされる電流源76を第６図のように設
ければ良い。このスイッチングは端子T1に印加される制
御電圧をレベルディテクタ77で検出し＋Ｂ電源と電流源
76の間に介設されたスイッチ78をON/OFFすることで行わ
れる。
図，第４図のようにしたが、例えば第５図のようにして
も良く、この場合は第２の電位による利得制御範囲が大
きくとれる利点を有している。この第５図の利得特性を
実現する回路は、第３図の第１のカレントミラー回路73
に並列スイッチングされる電流源76を第６図のように設
ければ良い。このスイッチングは端子T1に印加される制
御電圧をレベルディテクタ77で検出し＋Ｂ電源と電流源
76の間に介設されたスイッチ78をON/OFFすることで行わ
れる。
上記回路に端子T1から第１の電位V1が印加されると、
レベルディテクタ77によりそれが検出されてスイッチ78
がONされ、電流源76からI4の電流が第２のカレントミラ
ー回路74の入力側に挿入されるため図略のVCAにはI2＝I
3/2＋I4の電流が流れる。ここでI4＝I3/4とすると、第
１の電位のときの利得はI2/I1＝（3/4）・（I3/I1）と
なる。また制御電圧がV1より所定の電位高い第２の電位
V2が与えられると、レベルディテクタ77により検出され
てスイッチ78がOFFし、第２のカレントミラー回路74の
入力に挿入される電流は第１のカレントミラー回路73の
みの電流となり、第１図と同じ構成になる。即ち、この
ときの利得は（1/2）・I3/I1〜I3/I1まで制御されるこ
とになる。
レベルディテクタ77によりそれが検出されてスイッチ78
がONされ、電流源76からI4の電流が第２のカレントミラ
ー回路74の入力側に挿入されるため図略のVCAにはI2＝I
3/2＋I4の電流が流れる。ここでI4＝I3/4とすると、第
１の電位のときの利得はI2/I1＝（3/4）・（I3/I1）と
なる。また制御電圧がV1より所定の電位高い第２の電位
V2が与えられると、レベルディテクタ77により検出され
てスイッチ78がOFFし、第２のカレントミラー回路74の
入力に挿入される電流は第１のカレントミラー回路73の
みの電流となり、第１図と同じ構成になる。即ち、この
ときの利得は（1/2）・I3/I1〜I3/I1まで制御されるこ
とになる。
以下に、本実施例の趣旨に沿って第８図の従来例の回
路の問題点を解決する改良例を参考までに示す。第７図
はその改良例を示すブロック図である。集積回路（以下
ICと略記する）１は、8mmVTRの記憶アンプであり、入力
端子VINと出力端子VOUTを備えている。このIC1は使用す
るテープがメタル（MP）テープのときと蒸着（ME）テー
プのときとで異なつた利得に切り換える機能を有し、さ
らに少なくとも一方の利得は外部から制御可能に構成さ
れている。その切り換えとゲインの制御を行うために、
制御電圧を入力する一つの端子T1が設けられている。
路の問題点を解決する改良例を参考までに示す。第７図
はその改良例を示すブロック図である。集積回路（以下
ICと略記する）１は、8mmVTRの記憶アンプであり、入力
端子VINと出力端子VOUTを備えている。このIC1は使用す
るテープがメタル（MP）テープのときと蒸着（ME）テー
プのときとで異なつた利得に切り換える機能を有し、さ
らに少なくとも一方の利得は外部から制御可能に構成さ
れている。その切り換えとゲインの制御を行うために、
制御電圧を入力する一つの端子T1が設けられている。
IC1には一定のゲインＫを与えるアンプ２と、電圧制
御型アンプ（以下VCAと略記する）３′と、両アンプ2,
3′の出力を切り換えるスイッチ４などが集積化されて
いる。各アンプ2,3′の入力側は入力端子VINに接続さ
れ、スイッチ４の出力は出力端子VOUTに接続され、VCA
3′の制御入力側は端子T1に接続される。
御型アンプ（以下VCAと略記する）３′と、両アンプ2,
3′の出力を切り換えるスイッチ４などが集積化されて
いる。各アンプ2,3′の入力側は入力端子VINに接続さ
れ、スイッチ４の出力は出力端子VOUTに接続され、VCA
3′の制御入力側は端子T1に接続される。
端子T1には、そこから加えられる第１の電位V1と第２
の電位V2を識別し、例えばV1（V1＜V2）が入力された場
合は出力をハイレベル（“H"）とし、V2が入力された場
合は出力をローレベル（“L"）とするコンパレータ５を
接続する。コンパレータ５の出力はスイッチ４の制御入
力側に接続され、その出力が“H"であればアンプ２側に
切り換え、“L"であればVCA3′側に切り換えるように構
成する。スイッチ４は例えばアナログスイッチなどを使
用する。上記スイッチ４およびコンパレータ５は本発明
の利得切換回路の実施例である。
の電位V2を識別し、例えばV1（V1＜V2）が入力された場
合は出力をハイレベル（“H"）とし、V2が入力された場
合は出力をローレベル（“L"）とするコンパレータ５を
接続する。コンパレータ５の出力はスイッチ４の制御入
力側に接続され、その出力が“H"であればアンプ２側に
切り換え、“L"であればVCA3′側に切り換えるように構
成する。スイッチ４は例えばアナログスイッチなどを使
用する。上記スイッチ４およびコンパレータ５は本発明
の利得切換回路の実施例である。
端子T1に選択的に第１の電位V1と第２の電位V2を与え
る外部回路はスイッチ６とボリュームVR1で構成され
る。スイッチ６の一方の入力側（MPテープ側）には電圧
V1を接続し、他方の入力側（MEテープ側）には＋Ｂ電源
とグランド間に接続したボリュームの可変端子から与え
られる電圧V2を接続する。ここでV1とV2の関係はV1＜V2
などのように互いにオーバーラップしない値を取るよう
構成される。
る外部回路はスイッチ６とボリュームVR1で構成され
る。スイッチ６の一方の入力側（MPテープ側）には電圧
V1を接続し、他方の入力側（MEテープ側）には＋Ｂ電源
とグランド間に接続したボリュームの可変端子から与え
られる電圧V2を接続する。ここでV1とV2の関係はV1＜V2
などのように互いにオーバーラップしない値を取るよう
構成される。
以上の構成において、外部のスイッチ６をMPテープ側
に操作すると、電圧V1とV2の中間の値をスレショルドレ
ベルとするコンパレータ５により、電圧V1が第１の電位
として識別されて出力が“H"となり、スイッチ４はアン
プ２側に切り換えられ入力VINは固定ゲインＫで増幅さ
れる。外部のスイッチ６をMEテープ側に操作し場合は、
コンパレータ５により第２の電位として識別されて出力
が“L"となり、スイッチ４はVCA3′側に切り換えられ
る。VCA3′の制御入力には電圧V2が接続されているの
で、電圧V2によって利得が決定される。即ち電圧V2の値
によって利得が種々に可変できる。その利得VOUT/V
INは、本改良例の場合も、１例として第２図に示すよう
に設計される。また、VCA3′とともにアンプ２も他のVC
Aにより、第１の電位V1によって利得が可変できるよう
に構成し得ることは言うまでもない。
に操作すると、電圧V1とV2の中間の値をスレショルドレ
ベルとするコンパレータ５により、電圧V1が第１の電位
として識別されて出力が“H"となり、スイッチ４はアン
プ２側に切り換えられ入力VINは固定ゲインＫで増幅さ
れる。外部のスイッチ６をMEテープ側に操作し場合は、
コンパレータ５により第２の電位として識別されて出力
が“L"となり、スイッチ４はVCA3′側に切り換えられ
る。VCA3′の制御入力には電圧V2が接続されているの
で、電圧V2によって利得が決定される。即ち電圧V2の値
によって利得が種々に可変できる。その利得VOUT/V
INは、本改良例の場合も、１例として第２図に示すよう
に設計される。また、VCA3′とともにアンプ２も他のVC
Aにより、第１の電位V1によって利得が可変できるよう
に構成し得ることは言うまでもない。
この改良例と上記本発明の実施例を比較すると、第７
図の改良例ではスイッチ４で２つのアンプ２、３′を切
り換えているため、常にどちらか一方のアンプが動作せ
ずコスト的にも、スペース的にも無駄が生じることとな
るが、本発明の実施例ではスイッチによるアンプの切り
換えはなく、アンプは一つであるため、第１の電位並び
に第２の電位の印加時とも共通に制御回路が使用でき、
無駄が生じないという利点がある。
図の改良例ではスイッチ４で２つのアンプ２、３′を切
り換えているため、常にどちらか一方のアンプが動作せ
ずコスト的にも、スペース的にも無駄が生じることとな
るが、本発明の実施例ではスイッチによるアンプの切り
換えはなく、アンプは一つであるため、第１の電位並び
に第２の電位の印加時とも共通に制御回路が使用でき、
無駄が生じないという利点がある。
なお、本発明は上記した実施例に限定されるものでは
なく、本発明の主旨に沿つて種々に応用され、実施態様
に取り得る。以上においては、テープレコーダの記録ア
ンプにおけるMPテープ/MEテープに対応する利得切り換
えを例にとって説明したが、利得の切り換えが必要とさ
れる回路一般に適用できることは言うまでもない。
なく、本発明の主旨に沿つて種々に応用され、実施態様
に取り得る。以上においては、テープレコーダの記録ア
ンプにおけるMPテープ/MEテープに対応する利得切り換
えを例にとって説明したが、利得の切り換えが必要とさ
れる回路一般に適用できることは言うまでもない。
［発明の効果］ 以上の説明によって明らかなように、本発明によれ
ば、従来、アンプの利得の切り換えと、そのアンプの利
得の可変とを行うのに二端子を必要とした回路構成が、
一端子で制御可能とすることができる。また、この場
合、アンプは一つであり、切り換えスイッチ等を用いな
いで第１の電位と第２の電位に応じた２系統の利得の切
り換えを行うので、第１の電位並びに第２の電位の印加
時ともに共通に制御回路を使用することができる。この
ためIC化する場合に形状を小型とすることができ、コス
トダウンが可能になるとともに、IC設計の自由度を向上
させることができる。
ば、従来、アンプの利得の切り換えと、そのアンプの利
得の可変とを行うのに二端子を必要とした回路構成が、
一端子で制御可能とすることができる。また、この場
合、アンプは一つであり、切り換えスイッチ等を用いな
いで第１の電位と第２の電位に応じた２系統の利得の切
り換えを行うので、第１の電位並びに第２の電位の印加
時ともに共通に制御回路を使用することができる。この
ためIC化する場合に形状を小型とすることができ、コス
トダウンが可能になるとともに、IC設計の自由度を向上
させることができる。
第１図は本発明の一実施例の原理を説明するためのブロ
ツク図、第２図は該実施例の利得特性図、第３図は前記
実施例の実際の回路図、第４図は前記実施例の他の利得
特性図、第５図は前記実施例のさらに他の利得特性図、
第６図は前記実施例の変形例を示す第５図の利得特性を
有する回路図、第７図は従来の利得制御回路の改良例を
示すブロツク図、第８図は従来の利得制御回路を示すブ
ロツク図である。 １……集積回路、２……アンプ、３……VCA（可変利得
アンプ）、４……スイッチ、５……コンパレータ、７…
…利得切換回路、V1……第１の電位、V2……第２の電
位。
ツク図、第２図は該実施例の利得特性図、第３図は前記
実施例の実際の回路図、第４図は前記実施例の他の利得
特性図、第５図は前記実施例のさらに他の利得特性図、
第６図は前記実施例の変形例を示す第５図の利得特性を
有する回路図、第７図は従来の利得制御回路の改良例を
示すブロツク図、第８図は従来の利得制御回路を示すブ
ロツク図である。 １……集積回路、２……アンプ、３……VCA（可変利得
アンプ）、４……スイッチ、５……コンパレータ、７…
…利得切換回路、V1……第１の電位、V2……第２の電
位。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 政弘 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭62−115905（ＪＰ，Ａ)
Claims (3)
- 【請求項１】可変電流源の電流値に応じて利得が決定さ
れる可変利得アンプを有する集積回路において、 制御電極が前記集積回路の一つの端子に接続され該一つ
の端子に該集積回路の外部から選択的に印加される第１
の電位と第２の電位が該制御電極に入力される第１のト
ランジスタと該第１のトランジスタと差動対をなし制御
電極に定電圧源が接続された第２のトラジスタより成る
入力差動回路と、 前記入力差動回路の第１のトランジスタの被制御電極を
接続される第３のトランジスタと該第３のトランジスタ
と対を成し前記可変利得アンプの可変電流源を制御する
第４のトランジスタとより成るカレントミラー回路と、
を備え、 前記一つの端子に前記集積回路の外部から、固定された
前記第１の電位と調整可能な前記第２の電位を選択的に
印加するスイッチ回路を設け、 前記一つの端子に前記第２の電位が印加された時は該第
２の電位を調整することによって前記カレントミラー回
路を介して前記可変電流源を制御し前記可変利得アンプ
の利得を調整することを特徴とする利得制御回路。 - 【請求項２】前記可変利得アンプがテープレコーダの記
録アンプであることを特徴とする前記特許請求の範囲第
１項に記載の利得制御回路。 - 【請求項３】前記利得切換回路がメタルテープと蒸着テ
ープに対応して利得を切り換えることを特徴とする前記
特許請求の範囲第１項または第２項に記載の利得制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003041A JP2548157B2 (ja) | 1987-01-09 | 1987-01-09 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003041A JP2548157B2 (ja) | 1987-01-09 | 1987-01-09 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63171006A JPS63171006A (ja) | 1988-07-14 |
| JP2548157B2 true JP2548157B2 (ja) | 1996-10-30 |
Family
ID=11546225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003041A Expired - Fee Related JP2548157B2 (ja) | 1987-01-09 | 1987-01-09 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548157B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721368B1 (en) * | 2000-03-04 | 2004-04-13 | Qualcomm Incorporated | Transmitter architectures for communications systems |
| DE20013821U1 (de) * | 2000-08-10 | 2000-10-12 | Kathrein-Werke Kg, 83022 Rosenheim | Verstärker, insbesondere SAT-ZF-Verstärker |
| JP2009027364A (ja) * | 2007-07-18 | 2009-02-05 | Sanyo Electric Co Ltd | 自動利得増幅回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0630422B2 (ja) * | 1985-11-15 | 1994-04-20 | 株式会社日立マイコンシステム | 電子スイツチ |
-
1987
- 1987-01-09 JP JP62003041A patent/JP2548157B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63171006A (ja) | 1988-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |