JP2526287B2 - 演算回路 - Google Patents
演算回路Info
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- JP2526287B2 JP2526287B2 JP1136514A JP13651489A JP2526287B2 JP 2526287 B2 JP2526287 B2 JP 2526287B2 JP 1136514 A JP1136514 A JP 1136514A JP 13651489 A JP13651489 A JP 13651489A JP 2526287 B2 JP2526287 B2 JP 2526287B2
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- Japan
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- accumulator
- circuit
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Description
【発明の詳細な説明】 ［概要］ 累積乗算等の演算を行う演算回路に関し， 連続的な累積演算処理を可能にして演算速度の高速化
を図ると共に，小型の回路構成で丸め処理の実行も可能
なようにすることを目的とし， アキュームレータと，アキュームレータに蓄積された
累積値のビット位置をシフトするシフタと，シフタのシ
フト数に応じた所定の丸め処理用の初期値をシフタのシ
フト数に応じて発生する初期値発生部と，アキュームレ
ータからの累積値または初期値発生部からの初期値を選
択して出力する選択部と，入力値と選択部の出力値を加
算してその加算結果をアキュームレータに格納する加算
器とを備え，選択部は初期化信号に応じてアキュームレ
ータからの累積値に代えて初期値発生部からの初期値を
選択して加算器に出力するように構成される。
を図ると共に，小型の回路構成で丸め処理の実行も可能
なようにすることを目的とし， アキュームレータと，アキュームレータに蓄積された
累積値のビット位置をシフトするシフタと，シフタのシ
フト数に応じた所定の丸め処理用の初期値をシフタのシ
フト数に応じて発生する初期値発生部と，アキュームレ
ータからの累積値または初期値発生部からの初期値を選
択して出力する選択部と，入力値と選択部の出力値を加
算してその加算結果をアキュームレータに格納する加算
器とを備え，選択部は初期化信号に応じてアキュームレ
ータからの累積値に代えて初期値発生部からの初期値を
選択して加算器に出力するように構成される。
［産業上の利用分野］ 本発明は累積乗算等の演算を行う演算回路に関する。
この種の演算回路は，例えば画像信号処理プロセッサ
等における画素ブロック間の累積乗算処理あるいはDCT
（離散コサイン変換）などの差分画素と係数間の累積乗
算処理を行うために用いられる。
等における画素ブロック間の累積乗算処理あるいはDCT
（離散コサイン変換）などの差分画素と係数間の累積乗
算処理を行うために用いられる。
画像信号処理においては，動き補償等のためにｎ×ｎ
（ｎ＝4,8・・・）画素ブロックと所定のパターンブロ
ックとのマッチング処理のための累積加算，あるいはDC
T処理等のために差分画素と所定の係数との積和演算が
必要となるが，近年の画素信号処理の高速化の要求に伴
い，これらの演算処理をディジタル信号処理回路にて高
速に，かつ小型の回路規模で実現できることが必要とさ
れている。
（ｎ＝4,8・・・）画素ブロックと所定のパターンブロ
ックとのマッチング処理のための累積加算，あるいはDC
T処理等のために差分画素と所定の係数との積和演算が
必要となるが，近年の画素信号処理の高速化の要求に伴
い，これらの演算処理をディジタル信号処理回路にて高
速に，かつ小型の回路規模で実現できることが必要とさ
れている。
［従来の技術］ この種の画像信号処理の累積演算を行う従来の演算回
路が第６図に示される。図において，乗算されるべき値
（画像データ）Ｄと値（パターンデータ）Ｃはそれぞれ
レジスタ１とレジスタ２とに設定され，次のクロックサ
イクルで乗算器３で乗算されてその乗算値Ｃ×Ｄがレジ
スタ４に格納される。次にこのレジスタ４の値Ｃ×Ｄは
加算器５にてアキュームレータ（レジスタ）61の累積加
算値Σ（Ｃ・Ｄ）と加算され，その加算結果値Σ（Ｃ・
Ｄ）は再びアキュームレータ61に格納される。すなわ
ち， の演算が行われる。かかる演算処理をｎ×ｎ画素ブロッ
クの各画素についてｎ×ｎ回のクロックサイクルにて行
うことにより最終結果として，累積加算値 が求まる。この累積加算値は更にシフタ８に入力され
て，シフト数設定レジスタ９に設定された所望のビット
数だけシフトされて所定の語長のデータが得られる。こ
の所定語長のデータにする際，丸め処理（通常,1/2LSB
に“1"を加算する四捨五入）を行わないと再生画像のち
らつき等の原因となるので，丸め処理回路11で丸め処理
を行った後に，その結果をレジスタ10に格納する。
路が第６図に示される。図において，乗算されるべき値
（画像データ）Ｄと値（パターンデータ）Ｃはそれぞれ
レジスタ１とレジスタ２とに設定され，次のクロックサ
イクルで乗算器３で乗算されてその乗算値Ｃ×Ｄがレジ
スタ４に格納される。次にこのレジスタ４の値Ｃ×Ｄは
加算器５にてアキュームレータ（レジスタ）61の累積加
算値Σ（Ｃ・Ｄ）と加算され，その加算結果値Σ（Ｃ・
Ｄ）は再びアキュームレータ61に格納される。すなわ
ち， の演算が行われる。かかる演算処理をｎ×ｎ画素ブロッ
クの各画素についてｎ×ｎ回のクロックサイクルにて行
うことにより最終結果として，累積加算値 が求まる。この累積加算値は更にシフタ８に入力され
て，シフト数設定レジスタ９に設定された所望のビット
数だけシフトされて所定の語長のデータが得られる。こ
の所定語長のデータにする際，丸め処理（通常,1/2LSB
に“1"を加算する四捨五入）を行わないと再生画像のち
らつき等の原因となるので，丸め処理回路11で丸め処理
を行った後に，その結果をレジスタ10に格納する。
この従来回路の演算タイミングが第７図のタイミング
チャートに示される。この図からも分かるように，アキ
ュームレータ61に蓄えられたある画素ブロックの積算加
算値は，その画素ブロックと次の画素ブロックとの処理
の間に，次の画素ブロックの積算加算のためにクリアク
ロックCLRCに応じてクリアされる必要がある。
チャートに示される。この図からも分かるように，アキ
ュームレータ61に蓄えられたある画素ブロックの積算加
算値は，その画素ブロックと次の画素ブロックとの処理
の間に，次の画素ブロックの積算加算のためにクリアク
ロックCLRCに応じてクリアされる必要がある。
［発明が解決しようとする課題］ 従来の構成の演算回路では，アキュームレタ61の内容
をクリアするクロックサイクルが累積演算処理用のサイ
クルとは別に１サイクル必要となるため，累積演算処理
の連続性が損なわれると共に，その１サイクル分だけ余
分な時間がかかるので，演算速度が低下することにな
る。
をクリアするクロックサイクルが累積演算処理用のサイ
クルとは別に１サイクル必要となるため，累積演算処理
の連続性が損なわれると共に，その１サイクル分だけ余
分な時間がかかるので，演算速度が低下することにな
る。
また累積演算結果を丸め処理する場合には，丸め処理
回路11が独立のハードウェアとして必要となるが，この
丸め処理回路11は一般に加算回路を含み構成されている
ため，その回路規模が大きくなるという問題がある。
回路11が独立のハードウェアとして必要となるが，この
丸め処理回路11は一般に加算回路を含み構成されている
ため，その回路規模が大きくなるという問題がある。
したがって本発明の目的は，連続的な累積演算処理を
可能にして演算速度の高速化を図ると共に，小型の回路
構成で丸め処理の実行も可能とすることにある。
可能にして演算速度の高速化を図ると共に，小型の回路
構成で丸め処理の実行も可能とすることにある。
［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。
本発明に係る演算回路は，アキュームレータ21と，ア
キュームレータ21に蓄積された累積値のビット位置をシ
フトするシフタ24と，シフタのシフト数に応じた所定の
丸め処理用の初期値をシフタのシフト数に応じて発生す
る初期値発生部と，アキュームレータ21からの累積値ま
たは初期値発生部からの初期値を選択して出力する選択
部22と，入力値と選択部22の出力値を加算してその加算
結果をアキュームレータ21に格納する加算器23とを備
え，選択部22は初期化信号に応じてアキュームレータか
らの累積値に代えて初期値発生部からの初期値を選択し
て加算器23に出力するように構成される。
キュームレータ21に蓄積された累積値のビット位置をシ
フトするシフタ24と，シフタのシフト数に応じた所定の
丸め処理用の初期値をシフタのシフト数に応じて発生す
る初期値発生部と，アキュームレータ21からの累積値ま
たは初期値発生部からの初期値を選択して出力する選択
部22と，入力値と選択部22の出力値を加算してその加算
結果をアキュームレータ21に格納する加算器23とを備
え，選択部22は初期化信号に応じてアキュームレータか
らの累積値に代えて初期値発生部からの初期値を選択し
て加算器23に出力するように構成される。
［作用］ １累積演算サイクルの累積加算値を求める場合，累積
演算の初めに初期化信号が選択回路22に入力され，それ
により選択回路22は初期値を選択して加算器23に出力す
る。加算器23ではこの初期値（シフタ24によりデータシ
フトを行わない場合は通常はゼロ）と入力値との加算を
行ってその加算結果をアキュームレータ21に格納する。
演算の初めに初期化信号が選択回路22に入力され，それ
により選択回路22は初期値を選択して加算器23に出力す
る。加算器23ではこの初期値（シフタ24によりデータシ
フトを行わない場合は通常はゼロ）と入力値との加算を
行ってその加算結果をアキュームレータ21に格納する。
以降，選択回路22はアキュームレータ21からの累積値
を選択して入力値との累積加算を行う。これによりアキ
ュームレータ21の累積値をクリアするための独立のクロ
ックサイクルが不要となるので，演算の連続性が保たれ
ると共に演算速度の高速化が図られる。
を選択して入力値との累積加算を行う。これによりアキ
ュームレータ21の累積値をクリアするための独立のクロ
ックサイクルが不要となるので，演算の連続性が保たれ
ると共に演算速度の高速化が図られる。
またシフタ24により累積結果データのシフトを行って
データ長を所定長とする場合，シフタ24でのシフト数に
応じた丸め処理用の初期値を選択回路22で選択するよう
にする。これによりデータシフト後の累積値に対して等
価等に丸め処理を施すことができ，丸め処理のための専
用のハードウェア回路を不要とすることができる。
データ長を所定長とする場合，シフタ24でのシフト数に
応じた丸め処理用の初期値を選択回路22で選択するよう
にする。これによりデータシフト後の累積値に対して等
価等に丸め処理を施すことができ，丸め処理のための専
用のハードウェア回路を不要とすることができる。
［実施例］ 以下，図面を参照して本発明の実施例を説明する。
第２図には本発明の一実施例としての演算回路が示さ
れる。図において，前述の第６図の演算回路と同じ参照
番号の付された回路は同一機能の回路を示すものであ
る。
れる。図において，前述の第６図の演算回路と同じ参照
番号の付された回路は同一機能の回路を示すものであ
る。
相違点として，この実施例回路ではアキュームレータ
（レジスタ）６はクリア機能を有しておらず，アキュー
ムレータ６からの累積値は初期化回路７を介して加算器
５に入力されるようになっており，この初期化回路７に
はシフト数設定レジスタ９から設定シフト数NSFが入力
されている。又この実施例回路は丸め処理回路11を有し
ていない。
（レジスタ）６はクリア機能を有しておらず，アキュー
ムレータ６からの累積値は初期化回路７を介して加算器
５に入力されるようになっており，この初期化回路７に
はシフト数設定レジスタ９から設定シフト数NSFが入力
されている。又この実施例回路は丸め処理回路11を有し
ていない。
初期化回路７の構成例が第３図に示される。図示の如
く，初期化回路７はセレクタ71とデコーダ72を含み構成
され，セレクタ71は通常はアキュームレータ６からの累
積値Σを選択して出力するが，初期化クロックINICが入
力された時はデコーダ72からの初期値INIを選択出力す
るよう構成される。デコーダ72はシフト数設定レジスタ
９からの設定シフト数NSFに応じて出力初期値INIを変え
るようになっており，第４図にはこのシフト数NSFと出
力初期値INIとの関係が示される。すなわち，シフト数N
SFがゼロの時は初期値INIもゼロであるが,1ビット右シ
フトをシフタ８で実行させる時は初期値INIはLSBのみ
“1"で他のビットはオール“0"のデータ，またシフト数
が“l"の時は下位から“l"ビット目のみ“1"で他はオー
ル“0"のデータとなる。
く，初期化回路７はセレクタ71とデコーダ72を含み構成
され，セレクタ71は通常はアキュームレータ６からの累
積値Σを選択して出力するが，初期化クロックINICが入
力された時はデコーダ72からの初期値INIを選択出力す
るよう構成される。デコーダ72はシフト数設定レジスタ
９からの設定シフト数NSFに応じて出力初期値INIを変え
るようになっており，第４図にはこのシフト数NSFと出
力初期値INIとの関係が示される。すなわち，シフト数N
SFがゼロの時は初期値INIもゼロであるが,1ビット右シ
フトをシフタ８で実行させる時は初期値INIはLSBのみ
“1"で他のビットはオール“0"のデータ，またシフト数
が“l"の時は下位から“l"ビット目のみ“1"で他はオー
ル“0"のデータとなる。
この実施例回路の動作が第５図の演算タイミングチャ
ートを参照しつつ以下に説明される。
ートを参照しつつ以下に説明される。
いま新たな演算サイクルとして，レジスタ１と２にそ
れぞれ設定されたデータD1とC1が乗算器３で乗算され，
その乗算結果値（Ｃ・Ｄ）１がレジスタ４に格納されて
おり，またアキュームレータ６には前回の演算サイクル
の最終的な累積加算値 が格納されており，この状態で初期化クロックINICが初
期化回路７に入力されたものとする。
れぞれ設定されたデータD1とC1が乗算器３で乗算され，
その乗算結果値（Ｃ・Ｄ）１がレジスタ４に格納されて
おり，またアキュームレータ６には前回の演算サイクル
の最終的な累積加算値 が格納されており，この状態で初期化クロックINICが初
期化回路７に入力されたものとする。
すると初期化回路７ではセレクタ71がデコーダ72から
の初期値INIを選択して加算器５に出力する。この初期
値INIは第４図に示される如く，シフト数NSFに応じた値
であるが，いま仮にシフト数がゼロであり，初期値INI
もゼロであるものとする。よって加算器５に入力される
信号は“0"と（Ｃ・Ｄ）１となり，この加算結果 がアキュームレータ６に格納される。
の初期値INIを選択して加算器５に出力する。この初期
値INIは第４図に示される如く，シフト数NSFに応じた値
であるが，いま仮にシフト数がゼロであり，初期値INI
もゼロであるものとする。よって加算器５に入力される
信号は“0"と（Ｃ・Ｄ）１となり，この加算結果 がアキュームレータ６に格納される。
以降，初期化クロックはOFFとなり，よって初期化回
路７はアキュームレータ６からの累積加算値Σを選択し
て加算器５に入力させ，逐次，累積加算を実行してい
く。このような操作を行うことにより，アキュームレー
タ６の内容をクリアするための別個独立の１クロックサ
イクルが不要となるので，演算の連続性を実現できると
共に，演算速度の高速化を図ることが可能となる。
路７はアキュームレータ６からの累積加算値Σを選択し
て加算器５に入力させ，逐次，累積加算を実行してい
く。このような操作を行うことにより，アキュームレー
タ６の内容をクリアするための別個独立の１クロックサ
イクルが不要となるので，演算の連続性を実現できると
共に，演算速度の高速化を図ることが可能となる。
またアキュームレータ６に蓄えられた累積加算値Σを
所定語長データとするためにシフタ８でビットシフトを
行う場合，シフト数設定レジスタ９の設定シフト数NSF
が初期化回路７にも送られ，演算の初めにおいて第４図
に従った初期値INIが加算器５により乗算値（Ｃ・Ｄ）
１と加算される。これにより，従来，最終結果が求まっ
てから行なわれていた丸め処理がスタート時に行われた
ことになるので，従来の専用のハードウェアとしての丸
め処理回路11が不要となる。この場合，実施例装置では
丸め処理を行うためにセレクタ71およびデコーダ72が必
要となるものであるが，これらの回路規模は従来の加算
器を必要とする丸め処理回路11に比べて大幅に小型化す
ることができる。
所定語長データとするためにシフタ８でビットシフトを
行う場合，シフト数設定レジスタ９の設定シフト数NSF
が初期化回路７にも送られ，演算の初めにおいて第４図
に従った初期値INIが加算器５により乗算値（Ｃ・Ｄ）
１と加算される。これにより，従来，最終結果が求まっ
てから行なわれていた丸め処理がスタート時に行われた
ことになるので，従来の専用のハードウェアとしての丸
め処理回路11が不要となる。この場合，実施例装置では
丸め処理を行うためにセレクタ71およびデコーダ72が必
要となるものであるが，これらの回路規模は従来の加算
器を必要とする丸め処理回路11に比べて大幅に小型化す
ることができる。
［発明の効果］ 本発明によれば，連続的な累積演算処理を行いつつ演
算速度の高速化を図ることができる。また小型の回路構
成で丸め処理の実行も可能になる。
算速度の高速化を図ることができる。また小型の回路構
成で丸め処理の実行も可能になる。
本発明の演算回路を例えば画像信号処理システムに用
いた場合には，簡単な構成からなる初期化回路を従来の
回路構成に加えることにより，高速かつ効果的に行う必
要のある画素ブロック処理を，高速累積加算と正規化処
理および効果的丸め処理を実現しつつ行うことができ
る。
いた場合には，簡単な構成からなる初期化回路を従来の
回路構成に加えることにより，高速かつ効果的に行う必
要のある画素ブロック処理を，高速累積加算と正規化処
理および効果的丸め処理を実現しつつ行うことができ
る。
第１図は本発明に係る原理説明図， 第２図は本発明の一実施例としての演算回路を示すブロ
ック図， 第３図は実施例回路における初期化回路を示すブロック
図， 第４図は初期化回路における初期値データの設定テーブ
ル， 第５図は実施例回路の演算タイミングを示すタイムチャ
ート， 第６図は従来の演算回路を示すブロック図，および， 第７図は従来回路の演算タイミングを示すタイムチャー
トである。 図において， 1,2,4,10……レジスタ ３……乗算器 ５……加算器 6,61……アキュームレータ ７……初期化回路 ８……シフタ ９……シフト数設定回路 11……丸め処理回路
ック図， 第３図は実施例回路における初期化回路を示すブロック
図， 第４図は初期化回路における初期値データの設定テーブ
ル， 第５図は実施例回路の演算タイミングを示すタイムチャ
ート， 第６図は従来の演算回路を示すブロック図，および， 第７図は従来回路の演算タイミングを示すタイムチャー
トである。 図において， 1,2,4,10……レジスタ ３……乗算器 ５……加算器 6,61……アキュームレータ ７……初期化回路 ８……シフタ ９……シフト数設定回路 11……丸め処理回路
Claims (1)
- 【請求項１】アキュームレータと，該アキュームレータ
に蓄積された累積値のビット位置をシフトするシフタ
と，該シフタのシフト数に応じた所定の丸め処理用の初
期値を該シフタのシフト数に応じて発生する初期値発生
部と，該アキュームレータからの累積値または該初期値
発生部からの初期値を選択して出力する選択部と，入力
値と該選択部の出力値を加算してその加算結果を該アキ
ュームレータに格納する加算器とを備え，該選択部は初
期化信号に応じて該アキュームレータからの累積値に代
えて該初期値発生部からの初期値を選択して該加算器に
出力するように構成された演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136514A JP2526287B2 (ja) | 1989-05-30 | 1989-05-30 | 演算回路 |
| US07/825,407 US5208770A (en) | 1989-05-30 | 1992-01-24 | Accumulation circuit having a round-off function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136514A JP2526287B2 (ja) | 1989-05-30 | 1989-05-30 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH032970A JPH032970A (ja) | 1991-01-09 |
| JP2526287B2 true JP2526287B2 (ja) | 1996-08-21 |
Family
ID=15176955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136514A Expired - Fee Related JP2526287B2 (ja) | 1989-05-30 | 1989-05-30 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526287B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05150950A (ja) * | 1991-11-29 | 1993-06-18 | Sony Corp | 乗算回路 |
| US5521855A (en) * | 1991-11-29 | 1996-05-28 | Sony Corporation | Multiplying circuit |
| JP6531852B1 (ja) | 2018-03-29 | 2019-06-19 | タイガー魔法瓶株式会社 | 鍋敷きおよび調理器具 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2643279B2 (ja) * | 1988-04-18 | 1997-08-20 | 株式会社日立製作所 | 情報処理装置 |
-
1989
- 1989-05-30 JP JP1136514A patent/JP2526287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH032970A (ja) | 1991-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |