JP2643279B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2643279B2 JP2643279B2 JP9527388A JP9527388A JP2643279B2 JP 2643279 B2 JP2643279 B2 JP 2643279B2 JP 9527388 A JP9527388 A JP 9527388A JP 9527388 A JP9527388 A JP 9527388A JP 2643279 B2 JP2643279 B2 JP 2643279B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に関し、特に積和演算の処理
速度向上に好適な情報処理装置に関するものである。
速度向上に好適な情報処理装置に関するものである。
従来、マイクロプログラム方式の情報処理装置（マイ
クロコンピュータ）では、マイクロ命令をメモリなどに
格納しておき、その格納されたメモリから命令を読み出
し、デコーダにより命令解読を行い、命令を実行する。
クロコンピュータ）では、マイクロ命令をメモリなどに
格納しておき、その格納されたメモリから命令を読み出
し、デコーダにより命令解読を行い、命令を実行する。
例えば、乗算器と加算器を用いて積和演算などを行う
場合、データが変わるごとにアキュムレータのクリアを
行う必要がある。したがって、クリア命令を実行した後
（ここでは、クリアだけに１ステップ消費する）、演算
命令（乗算／加算命令）を実行する。ここで、クリア命
令実行中は、乗算器は何も動作しない状態である。
場合、データが変わるごとにアキュムレータのクリアを
行う必要がある。したがって、クリア命令を実行した後
（ここでは、クリアだけに１ステップ消費する）、演算
命令（乗算／加算命令）を実行する。ここで、クリア命
令実行中は、乗算器は何も動作しない状態である。
このように、マイクロコンピュータの命令の中には従
来からアキュムレータのクリア命令が存在していた。例
えば、エム・モーリス・マノ著，「コンピュータ・シス
テム・アーキテクチャー」，プレンティス−ホール出版
（1982年）第163頁〜第165頁（M.Morris Mano,Computer
System Architecture,Prentice−Hall Inc,（1982 pp.
163〜165）がある。
来からアキュムレータのクリア命令が存在していた。例
えば、エム・モーリス・マノ著，「コンピュータ・シス
テム・アーキテクチャー」，プレンティス−ホール出版
（1982年）第163頁〜第165頁（M.Morris Mano,Computer
System Architecture,Prentice−Hall Inc,（1982 pp.
163〜165）がある。
なお、関連する特許の例としては、特開昭60−204036
号公報「データ処理装置」が挙げられる。
号公報「データ処理装置」が挙げられる。
上記のような乗算器と加算器を備えた情報処理装置で
は、ディジタルフィルタなどの応用のため、積和演算を
膨大なデータ数に対し、高速で行う必要がある。データ
が変わるごとにアキュムレータのクリアをする必要があ
るので、従来のようにアキュムレータのクリアだけに１
ステップを消費し、その間に乗算器が何の動作もしない
のでは、時間的効率が良くないという課題があった。
は、ディジタルフィルタなどの応用のため、積和演算を
膨大なデータ数に対し、高速で行う必要がある。データ
が変わるごとにアキュムレータのクリアをする必要があ
るので、従来のようにアキュムレータのクリアだけに１
ステップを消費し、その間に乗算器が何の動作もしない
のでは、時間的効率が良くないという課題があった。
本発明の目的は、このような従来の課題を解決し、積
和演算の高速化を可能とする情報処理装置を提供するこ
とにある。
和演算の高速化を可能とする情報処理装置を提供するこ
とにある。
上記課題を解決するため、本発明の情報処理装置は、
加算器と、乗算器と、アキュムレータとを有する情報処
理装置において、前記アキュムレータを他の動作とは並
列にクリアする手段を設け、乗算と前記アキュムレータ
のクリアを同時に行う命令を備えたことに特徴がある。
加算器と、乗算器と、アキュムレータとを有する情報処
理装置において、前記アキュムレータを他の動作とは並
列にクリアする手段を設け、乗算と前記アキュムレータ
のクリアを同時に行う命令を備えたことに特徴がある。
また、本発明の情報処理装置は、加算器と、乗算器
と、アキュムレータと、データメモリと、レジスタとを
有する情報処理装置において、前記アキュムレータに前
記データメモリか、前記レジスタかのいずれか一方から
データを直接転送する手段を設け、乗算と前記アキュム
レータへのデータ転送を同時に行う命令を備えたことに
特徴がある。
と、アキュムレータと、データメモリと、レジスタとを
有する情報処理装置において、前記アキュムレータに前
記データメモリか、前記レジスタかのいずれか一方から
データを直接転送する手段を設け、乗算と前記アキュム
レータへのデータ転送を同時に行う命令を備えたことに
特徴がある。
さらに、上記情報処理装置において、演算結果の丸め
演算のためのアキュムレータの初期セットと乗算を同時
に行う命令を備えたことにも特徴がある。
演算のためのアキュムレータの初期セットと乗算を同時
に行う命令を備えたことにも特徴がある。
本発明においては、アキュムレータをクリアする専用
回路を設け、乗算しながらアキュムレータのクリアを行
う命令を備えた。これにより、アキュムレータクリアだ
けのステップが不必要となり、積和演算の高速が１デー
タあたり１ステップ高速化することができる。また、ア
キュムレータにレジスタまたはメモリから直接転送する
回路を設け、乗算しながらアキュムレータにある値の転
送を行う命令を備えた。これにより、積和演算結果にあ
る定数を加算した結果求める時に、加算のみを行うステ
ップが不必要となり、演算速度を１データあたり１ステ
ップ高速化することができる。
回路を設け、乗算しながらアキュムレータのクリアを行
う命令を備えた。これにより、アキュムレータクリアだ
けのステップが不必要となり、積和演算の高速が１デー
タあたり１ステップ高速化することができる。また、ア
キュムレータにレジスタまたはメモリから直接転送する
回路を設け、乗算しながらアキュムレータにある値の転
送を行う命令を備えた。これにより、積和演算結果にあ
る定数を加算した結果求める時に、加算のみを行うステ
ップが不必要となり、演算速度を１データあたり１ステ
ップ高速化することができる。
以下、本発明の一実施例を、図面により詳細に説明す
る。
る。
第１図は、本発明の一実施例を示す情報処理装置の構
成図である。これは、パイプライン処理で積和演算等を
行うための構成を示している。
成図である。これは、パイプライン処理で積和演算等を
行うための構成を示している。
第１図において、１はアキュムレータ（ACC）９をク
リアするための“0"データを出力する“0"データ出力回
路、２は乗算器（MULT）８の出力を一時格納するMULT出
力レジスタ、３はACC9への入力を選択するACC入力セレ
クタ、４はセレクタ、５は積和演算の結果を丸めて出力
するための丸め演算用回路、６は各種データを格納して
いるデータメモリ、７は加算を行う算術論理ユニット
（ALU）、８は乗算を行う乗算器（MULT）、９は演算結
果を一時記憶するアキュムレータ（ACC）、10は汎用レ
ジスタ、10は外部インタフェース回路、11は命令解読用
のデコーダ、12は命令語（命令コード）を格納している
命令メモリである。
リアするための“0"データを出力する“0"データ出力回
路、２は乗算器（MULT）８の出力を一時格納するMULT出
力レジスタ、３はACC9への入力を選択するACC入力セレ
クタ、４はセレクタ、５は積和演算の結果を丸めて出力
するための丸め演算用回路、６は各種データを格納して
いるデータメモリ、７は加算を行う算術論理ユニット
（ALU）、８は乗算を行う乗算器（MULT）、９は演算結
果を一時記憶するアキュムレータ（ACC）、10は汎用レ
ジスタ、10は外部インタフェース回路、11は命令解読用
のデコーダ、12は命令語（命令コード）を格納している
命令メモリである。
本実施例では、ACC9の入力選択に、ALU出力のほか、
“0"データ出力回路１を設けている。これにより、デー
タバスを使わずに独立にACC9をクリアすることができ
る。乗算とACC9のクリアを同時に行う命令（後述第２図
参照）を備えることにより、１データごとに必要なACC
のクリアだけのステップが不要となり、データ処理時間
を短縮することができる。
“0"データ出力回路１を設けている。これにより、デー
タバスを使わずに独立にACC9をクリアすることができ
る。乗算とACC9のクリアを同時に行う命令（後述第２図
参照）を備えることにより、１データごとに必要なACC
のクリアだけのステップが不要となり、データ処理時間
を短縮することができる。
また、丸め演算用回路５は、積和演算の結果を丸めて
出力する時に、積和演算の初期設定としてACCクリアの
代りに選択されるものである。例えば、16ビットのデー
タを積和演算すると、結果は32ビットとなるが、出力は
16ビットなので丸め演算をする必要がでてくる。丸め演
算の方法は、MSB（最上位ビット）から数えて17ビット
目に“1"を加えて、その後16ビット目までを出力すれば
よい。すなわち、17ビット目が“0"の場合は切捨て、
“1"の場合は切上げが行われることになる。丸め演算用
回路５には、17ビット目が“1"で他のビットは“0"の定
数を入れておき、積和演算の初期設定にACC9の選択をこ
の回路５にすることにより、丸め演算された結果が直接
出力される。これにより、表面上は丸め演算用のステッ
プ数の増加はなしに、丸め演算も含む積和演算ができる
ので、データ処理時間を大幅に短縮することができる。
出力する時に、積和演算の初期設定としてACCクリアの
代りに選択されるものである。例えば、16ビットのデー
タを積和演算すると、結果は32ビットとなるが、出力は
16ビットなので丸め演算をする必要がでてくる。丸め演
算の方法は、MSB（最上位ビット）から数えて17ビット
目に“1"を加えて、その後16ビット目までを出力すれば
よい。すなわち、17ビット目が“0"の場合は切捨て、
“1"の場合は切上げが行われることになる。丸め演算用
回路５には、17ビット目が“1"で他のビットは“0"の定
数を入れておき、積和演算の初期設定にACC9の選択をこ
の回路５にすることにより、丸め演算された結果が直接
出力される。これにより、表面上は丸め演算用のステッ
プ数の増加はなしに、丸め演算も含む積和演算ができる
ので、データ処理時間を大幅に短縮することができる。
第２図は、本発明の特徴的なACCのクリアと乗算を同
時に行う命令（CLM）の命令コードの一例を示す図であ
る。
時に行う命令（CLM）の命令コードの一例を示す図であ
る。
積和演算命令（ADM）にACC入力選択用情報として２ビ
ットを追加していることに特徴がある。この２ビットに
より、ACC9への入力を、ALU7と“0"データ出力回路１と
丸め演算用回路５の３つに切換えることができる。な
お、選択肢がALU7と“0"データ出力回路１の２つの時は
１ビットの追加でよい。このように、命令コードには数
ビット追加するだけで処理時間の短縮が図れる。
ットを追加していることに特徴がある。この２ビットに
より、ACC9への入力を、ALU7と“0"データ出力回路１と
丸め演算用回路５の３つに切換えることができる。な
お、選択肢がALU7と“0"データ出力回路１の２つの時は
１ビットの追加でよい。このように、命令コードには数
ビット追加するだけで処理時間の短縮が図れる。
第３図は本実施例のCLM命令による命令セットを用い
た１データあたり３回の積和演算からなるパイプライン
処理のタイミングチャートであり、第４図は従来の命令
セットを用いた同様の積和演算のタイミングチャートで
ある。以下、本実施例のCLM命令による動作を、従来と
比較しながら説明する。
た１データあたり３回の積和演算からなるパイプライン
処理のタイミングチャートであり、第４図は従来の命令
セットを用いた同様の積和演算のタイミングチャートで
ある。以下、本実施例のCLM命令による動作を、従来と
比較しながら説明する。
従来では、ACCのクリアと乗算を同時にする命令がな
いために、ACCのクリア（CLA）をしている時は乗算器は
何もできず（NOP）、次のステップでは乗算（MLT）をす
るが、ALUは何もしないというように無駄が多かった。
いために、ACCのクリア（CLA）をしている時は乗算器は
何もできず（NOP）、次のステップでは乗算（MLT）をす
るが、ALUは何もしないというように無駄が多かった。
これに対し、本実施例では、CLM命令により乗算とACC
クリアが同時に行うことができるため、これまで２ステ
ップかかっていた処理が１ステップに短縮され、無駄を
なくすることができる。また、１データあたり１ステッ
プ短縮できると、多量のデータを扱う信号処理では、総
合的な計算時間の短縮効果は大きい。
クリアが同時に行うことができるため、これまで２ステ
ップかかっていた処理が１ステップに短縮され、無駄を
なくすることができる。また、１データあたり１ステッ
プ短縮できると、多量のデータを扱う信号処理では、総
合的な計算時間の短縮効果は大きい。
第５図は、本発明の特徴的なデータメモリ６からACC9
へのデータ転送と乗算を同時に行う命令（LDM）の命令
コードの一例を示す図である。
へのデータ転送と乗算を同時に行う命令（LDM）の命令
コードの一例を示す図である。
ここでは、ALU7の入力選択を第１図に示すデータメモ
リ６に設定し、ALU7の内部を通過させて、ACC9へ任意の
値をセットすることができる。以下、一例として画像の
回転と移動を行うアフィン変換の例を用いて動作を説明
する。アフィン変換では、各画素の位置を次式のような
行列計算で行う。
リ６に設定し、ALU7の内部を通過させて、ACC9へ任意の
値をセットすることができる。以下、一例として画像の
回転と移動を行うアフィン変換の例を用いて動作を説明
する。アフィン変換では、各画素の位置を次式のような
行列計算で行う。
この計算で、行列の乗算の部分は実際の処理としては
積和演算となり、加算の部分は１データごとに定数を加
算することになる。
積和演算となり、加算の部分は１データごとに定数を加
算することになる。
第６図は本実施例のLDM命令による命令セットを用い
たアフィン変換の一部のタイミングチャートであり、第
７図は従来の命令セットを用いた同様の演算のタイミン
グチャートである。以下、本実施例のLDM命令による動
作を、従来と比較しながら説明する。
たアフィン変換の一部のタイミングチャートであり、第
７図は従来の命令セットを用いた同様の演算のタイミン
グチャートである。以下、本実施例のLDM命令による動
作を、従来と比較しながら説明する。
従来では加算する定数をACC9にセットする命令（LD
A）のみに１ステップ必要としたのに対し、本実施例で
は、ACC9への定数セット（LDA）と乗算（MLT）が同時に
できる命令（LDM）を備えているので、見かけ上定数の
加算に必要なステップは不要となる。したがって、１デ
ータあたり１ステップの時間短縮を可能にすることがで
きる。
A）のみに１ステップ必要としたのに対し、本実施例で
は、ACC9への定数セット（LDA）と乗算（MLT）が同時に
できる命令（LDM）を備えているので、見かけ上定数の
加算に必要なステップは不要となる。したがって、１デ
ータあたり１ステップの時間短縮を可能にすることがで
きる。
以下、本実施例の効果を、具体例を用いて説明する。
前記アフィン変換（前記（１）式）の例では、１デー
タの変換をするのに、３回の積和演算を行う。したがっ
て、３回の積和演算ごとにACCの初期設定（またはクリ
ア）が必要となる。１ステップ50nsの装置を使ってこの
変換を、512×512×512ビット空間のデータに対して行
うと、従来の命令では512×512×512×３（回）×５
（ステップ）×50ns＝101秒（第７図参照）の時間が必
要となるが、本実施例を用いると、512×512×512×３
（回）×４（ステップ）×50ns＝81秒（第６図参照）に
短縮することができ、20％の時間短縮となる。
タの変換をするのに、３回の積和演算を行う。したがっ
て、３回の積和演算ごとにACCの初期設定（またはクリ
ア）が必要となる。１ステップ50nsの装置を使ってこの
変換を、512×512×512ビット空間のデータに対して行
うと、従来の命令では512×512×512×３（回）×５
（ステップ）×50ns＝101秒（第７図参照）の時間が必
要となるが、本実施例を用いると、512×512×512×３
（回）×４（ステップ）×50ns＝81秒（第６図参照）に
短縮することができ、20％の時間短縮となる。
以上説明したように、本発明によれば、積和演算にお
けるアキュムレータのクリアまたはアキュムレータへの
データ転送と、乗算を同時に行う命令を備えているの
で、１データあたり１ステップの時間短縮をすることが
でき、積和演算の高速化を図れる。積和演算を用いた信
号処理はデータの数が非常に多いので、全体での時間短
縮の効果は大きい。
けるアキュムレータのクリアまたはアキュムレータへの
データ転送と、乗算を同時に行う命令を備えているの
で、１データあたり１ステップの時間短縮をすることが
でき、積和演算の高速化を図れる。積和演算を用いた信
号処理はデータの数が非常に多いので、全体での時間短
縮の効果は大きい。
第１図は本発明の一実施例を示す情報処理装置の構成
図、第２図は本発明の特徴的な命令コード（CLM）の一
例を示す図、第３図は第２図の命令を用いた３回の積和
演算を示すタイミングチャート、第４図は従来例による
３回の積和演算のタイミングチャート、第５図は本発明
の特徴的な命令コード（LDM）を示す図、第６図は第５
図の命令を用いたACCへの初期値セットと３回積和演算
を示すタイミングチャート、第７図は従来例による第６
図と同様の演算を示すタイミングチャートである。 1:“0"データ出力回路、2:MULT出力レジスタ、3:ACC入
力セレクタ、4:セレクタ、5:丸め演算用回路、6:データ
メモリ、7:算術論理ユニット（ALU）、8:乗算器（MUL
T）、9:アキュムレータ（ACC）。
図、第２図は本発明の特徴的な命令コード（CLM）の一
例を示す図、第３図は第２図の命令を用いた３回の積和
演算を示すタイミングチャート、第４図は従来例による
３回の積和演算のタイミングチャート、第５図は本発明
の特徴的な命令コード（LDM）を示す図、第６図は第５
図の命令を用いたACCへの初期値セットと３回積和演算
を示すタイミングチャート、第７図は従来例による第６
図と同様の演算を示すタイミングチャートである。 1:“0"データ出力回路、2:MULT出力レジスタ、3:ACC入
力セレクタ、4:セレクタ、5:丸め演算用回路、6:データ
メモリ、7:算術論理ユニット（ALU）、8:乗算器（MUL
T）、9:アキュムレータ（ACC）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 提坂 康博 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大西 忠志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−63370（ＪＰ，Ａ) 特開 昭62−97062（ＪＰ，Ａ)
Claims (3)
- 【請求項１】加算器と、乗算器と、アキュムレータとを
有する情報処理装置において、前記アキュムレータを他
の動作とは並列にクリアする手段を設け、乗算と前記ア
キュムレータのクリアを同時に行う命令を備えたことを
特徴とする情報処理装置。 - 【請求項２】加算器と、乗算器と、アキュムレータと、
データメモリと、レジスタとを有する情報処理装置にお
いて、前記アキュムレータに前記データメモリか、前記
レジスタかのいずれか一方からデータを直接転送する手
段を設け、乗算と前記アキュムレータへのデータ転送を
同時に行う命令を備えたことを特徴とする情報処理装
置。 - 【請求項３】特許請求の範囲第２項記載の情報処理装置
において、演算結果の丸め演算のためのアキュムレータ
の初期セットと乗算を同時に行う命令を備えたことを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9527388A JP2643279B2 (ja) | 1988-04-18 | 1988-04-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9527388A JP2643279B2 (ja) | 1988-04-18 | 1988-04-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01266668A JPH01266668A (ja) | 1989-10-24 |
| JP2643279B2 true JP2643279B2 (ja) | 1997-08-20 |
Family
ID=14133165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9527388A Expired - Fee Related JP2643279B2 (ja) | 1988-04-18 | 1988-04-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643279B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526287B2 (ja) * | 1989-05-30 | 1996-08-21 | 富士通株式会社 | 演算回路 |
| JPH044464A (ja) * | 1990-02-05 | 1992-01-08 | Matsushita Electric Ind Co Ltd | 累算器 |
-
1988
- 1988-04-18 JP JP9527388A patent/JP2643279B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01266668A (ja) | 1989-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |