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JPH10143494A - スカラ／ベクトル演算の組み合わせられた単一命令複数データ処理 - Google Patents

スカラ／ベクトル演算の組み合わせられた単一命令複数データ処理

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Publication number
JPH10143494A
JPH10143494A JP9222417A JP22241797A JPH10143494A JP H10143494 A JPH10143494 A JP H10143494A JP 9222417 A JP9222417 A JP 9222417A JP 22241797 A JP22241797 A JP 22241797A JP H10143494 A JPH10143494 A JP H10143494A
Authority
JP
Japan
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register
vector
instruction
scalar
data
Prior art date
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Pending
Application number
JP9222417A
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English (en)
Inventor
Moataz A Mohamed
エー モハメッド モアタズ
Heon Chul Park
チュル パク ヒョン
Le Trong Nguyen
トロン ギュエン リ
Roney Sau Don Wong
サー ドン ウォン ロニー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
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Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 ビデオ及びオーディオ符号化および復号化の
ようなマルチメディア機能のために命令毎に複数のデー
タエレメントの並列処理のためのプロセッサを提供する
こと。 【解決手段】 ベクトルプロセッサはスカラ値のための
スカラレジスタと多数のデータエレメントを含むベクト
ルのためのベクトルレジスタの両方とも備える。前記ベ
クトルプロセッサにより実行された演算はベクトル量を
決定するために二つ以上のベクトルオペランドを処理
し、ベクトル量を決定するためにスカラオペランドとベ
クトルオペランドを結合し、スカラ量を決定するために
二つ以上のスカラオペランドを結合する。スカラレジス
タもベクトルレジスタ内の個別的なデータエレメントの
乗算を容易にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタル信号プロ
セッサ、特にビデオ信号及びオーディオ信号の符号化(e
ncoding)及び復号化(decoding)のようなマルチメディア
機能に有利に適用される命令毎に多重データエレメント
の並列処理を行なうプロセッサに関する。
【０００２】
【従来の技術】実時間ビデオ符号化及び復号化などのマ
ルチメディア応用のためのプログラム可能ディジタル信
号プロセッサ（ＤＳＰ：Digital Signal Processor、以
下ＤＳＰと称する）は、制限された時間内に処理される
べき多量のデータが発生するので高速な処理能力を必要
とする。例えば特開平６−３０９３４９号公報または特
開平６−２６６８６０号公報に示すように、ディジタル
信号プロセッサに対する幾つかのアーキテクチャ(archi
tecture)が知られている。大部分のマイクロプロセッサ
に採用されたこのような汎用アーキテクチャは、実時間
ビデオ符号化または復号化のための充分な計算能力を有
するＤＳＰを提供するためには高速演算周期を必要とす
る。このため、このようなＤＳＰは高コストとなる。
【０００３】超長命令ワード（ＶＬＩＷ：Very Long In
struction Word、以下ＶＬＩＷと称する）プロセッサは
多くの機能ユニットを有するＤＳＰであって、これらの
大部分は相違し、比較的単純なタスク(task)を行う。Ｖ
ＬＩＷＤＳＰに対する単一命令は１２８バイト或いはそ
れ以上であり、分離された機能ユニットを並列に実行す
る分離された部分をもっている。ＶＬＩＷＤＳＰは多く
の機能ユニットが並列演算を行えるために高い計算能力
を備えている。また、ＶＬＩＷＤＳＰは各機能ユニット
が比較的小さくて単純なので比較的安価である。
【０００４】
【発明が解決しようとする課題】ＶＬＩＷ ＤＳＰの問
題は、ＶＬＩＷＤＳＰの機能ユニットに対する並列実行
に適しない入出力制御、ホストコンピュータとの通信、
及び他の機能を処理することに対する非効率性である。
また、ＶＬＩＷソフトウェアは、通常のソフトウェアと
相違し、ＶＬＩＷソフトウェアアーキテクチャに慣れて
いるプログラマとプログラムツールが足りないために、
開発し難い。
【０００５】妥当な費用、高い計算能力、及び馴染みの
プログラミング環境を提供するＤＳＰがマルチメディア
応用に要求されている。
【０００６】
【課題を解決するための手段】本発明の一特徴によれ
ば、マルチメディアディジタル信号プロセッサは、高い
計算能力を提供するためにベクトルデータ（即ち、オペ
ランド当たり多重データエレメント）を操作するベクト
ルプロセッサを含む。プロセッサはＲＩＳＣ型命令セッ
トを有する単一命令−多重データ(single-instruction-
multiple-data)アーキテクチャを使用する。プログラマ
にとっては、プログラム環境が馴染みの汎用プロセッサ
のプログラム環境と類似しているので、プログラムはベ
クトルプロセッサのプログラム環境に容易に適応でき
る。
【０００７】ＤＳＰは１セットの汎用ベクトルレジスタ
を含む。各ベクトルレジスタは固定サイズをもっている
が、使用者の選択可能なサイズの分離されたデータエレ
メントに分割される。従って、ベクトルレジスタに記憶
されたデータエレメントの数は、エレメントに対する選
択されたサイズによって決定される。例えば、３２バイ
トレジスタは３２個の８ビットデータエレメント、１６
個の１６ビットデータエレメント、或いは８個の３２ビ
ットデータエレメントに分けられる。データサイズと形
式の選択はベクトルレジスタと演算されたデータを処理
する命令によって行われ、命令に対する実行データパス
は命令によって指示されたデータサイズによって多数の
並列演算を実行する。
【０００８】ベクトルプロセッサに対する命令はオペラ
ンドとしてベクトルレジスタ或いはスカラレジスタをも
つことができ、計算能力が高くなるように並列にベクト
ルレジスタの多重データエレメントを操作することがで
きる。本発明によるベクトルプロセッサに対する命令セ
ットの例はコプロセッサインタフェース演算、フロー制
御演算、ロード／記憶演算、及び論理／算術演算を含
む。論理／算術演算は、データエレメントの結果的なデ
ータベクトルを発生するために、１つのベクトルレジス
タからのデータエレメントを、１つ或いはそれ以上の他
のベクトルレジスタからの対応するデータエレメントと
結合させる演算を含む。他の論理／算術演算は１つ或い
はそれ以上のベクトルレジスタからの各種のデータエレ
メントを混合するか、或いはベクトルレジスタからのデ
ータエレメントをスカラ量と結合させる。
【０００９】ベクトルプロセッアーキテクチャの拡張は
それぞれスカラデータエレメントを含むスカラレジスタ
を加算する。スカラとベクトルレジスタの結合(combina
tion）は、ベクトルの各データエレメントをスカラ値と
並列に結合する命令を含むベクトルプロセッサの命令セ
ットの拡張を容易にする。例えば、１つの命令がベクト
ルのデータエレメントにスカラ値を乗算する。また、ス
カラレジスタは単一データエレメントの記憶場所を提供
してベクトルレジスタから抽出されるか、或いはベクト
ルレジスタに記憶されるようにする。また、スカラレジ
スタはベクトルプロセッサとスカラレジスタのみを備え
るアーキテクチャをもつコプロセッサとの間に情報をパ
スするか、或いはロード／記憶演算に対する有効アドレ
スの計算に便利である。
【００１０】本発明の他の特徴によれば、ベクトルプロ
セッサのベクトルレジスタはバンク(bank)から組み合わ
せられる。各バンクは“現在(current）”バンクとして
選択でき、一方他のバンクは“交替(alternative）”バ
ンクである。ベクトルプロセッサの制御レジスタで“現
在バンク”ビットは現在バンクを指示する。ビットの数
の減縮にはベクトルレジスタを識別することが必要であ
り、現在バンクにベクトルレジスタを識別するために若
干の命令はレジスタ番号のみを提供する。ロード／記憶
命令はあるバンクからベクトルレジスタを識別するため
に付加ビットをもつ。従って、ロード／記憶命令は現在
バンクでデータを操作する間、交替バンクでデータを取
り出すことができる。これはイメージ処理及びグラフィ
ック手続に対するソフトウェアパイプライニングを容易
にし、論理／算術演算が規則を外れて交替レジスタバン
クをアクセスするロード／記憶演算によって実行される
ことができるために、データ取出し時にプロセッサ遅延
を減らす。他の命令により交替バンクは現在バンクから
のベクトルレジスタと交替バンクからの対応するベクト
ルレジスタを含むダブルサイズベクトルレジスタの使用
を可能にする。このようなダブルサイズレジスタは命令
構文(syntax)から識別されることができる。ベクトルプ
ロセッサで制御ビットはデフォールトベクトルサイズが
１つ或いは２つのベクトルレジスタのいずれか１つにな
るように設定できる。また、交替バンクは２つのソース
と２つの目的地レジスタを有するシャフル(shuffle）、
アンシャフル(unshuffle）、飽和(saturate)、及び条件
移動のような複合命令の構文でより小さくて且つ明確な
識別されたオペランドを使用可能にする。
【００１１】さらに、ベクトルレジスタは平均カッド(q
uad)、シャフル、アンシャフル、ペア式最大と交換、及
び飽和などの新規命令を具現する。これらの命令はビデ
オ符号化及び復号化のようなマルチメディア機能に共通
の演算を行い、他の命令セットが同一の機能を具現する
ために必要とする２或いはそれ以上の命令に代える。従
って、ベクトルプロセッサ命令セットはマルチメディア
応用時にプログラムの効率と速度を向上させる。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施の形態をさらに詳しく説明する。図中の
同一部分には同一符号を付する。
【００１３】図１は本発明の実施の形態によるマルチメ
ディア信号プロセッサ１００（ＭＳＰ：Multimedia Sig
nal Processor)の実施の形態のブロック図を示す。マル
チメディアプロセッサ１００は汎用プロセッサ１１０と
ベクトルプロセッサ１２０を含むプロセッシングコア１
０５を含む。プロセッシングコア１０５はＳＲＡＭ１６
０，１９０、ＲＯＭ１７０、及びキャッシュコントロー
ル１８０を含むキャッシュサブシステム１３０を通して
マルチメディアプロセッサ１００の残りに接続されてい
る。キャッシュコントロール１８０はプロセッサ１１０
に対する命令キャッシュ１６２とデータキャッシュ１６
４でＳＲＡＭ１６０を構成することができ、ベクトルプ
ロセッサ１２０に対する命令キャッシュ１９２とデータ
キャッシュ１９４でＳＲＡＭ１９０を構成することがで
きる。
【００１４】ワンチップＲＯＭ１７０はプロセッサ１１
０，１２０に対するデータと命令を含み、且つキャッシ
ュから構成することができる。好ましい実施の形態にお
いて、ＲＯＭ１７０はリセット及び初期化手続、自己テ
スト診断手続、インタラプト及び例外処理器、及びサウ
ンドブラスタエミュレーション用サブルーチン、Ｖ．３
４モデム信号処理用サブルーチン、一般電話機能、１−
Ｄ及び３−Ｄグラフィックサブライブラリ、及びＭＰＥ
Ｇ−１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３、Ｇ．
７２８、Ｇ．７２３のようなオーディオ及びビデオ標準
用サブルーチンライブラリを含む。
【００１５】キャッシュサブシステム１３０は、プロセ
ッサ１１０，１２０を２つのシステムバス１４０，１５
０に接続させ、プロセッサ１１０，１２０とバス１４
０、１５０に結合された装置に対するキャッシュとスイ
ッチングステーションとして作用する。システムバス１
５０はバス１４０よりさらに高いクロック周波数で動作
し、それぞれ外部ローカルメモリ、ホストコンピュータ
のローカルバス、ダイレクトメモリアクセス（ＤＭＡ：
Direct Memory Access）、及び各種アナログ／ディジタ
ル（Ａ／Ｄ）及びディジタル／アナログ（Ｄ／Ａ）変換
器に対するインタフェースを提供するデバイスインタフ
ェース１５２、ＤＭＡコントローラ１５４、ローカルバ
スインタフェース１５６、及びメモリコントローラ１５
８に接続されている。バス１４０にはシステムタイマ１
４２、ＵＡＲＴ(Universal Asynchronous Receiver Tra
nsceiver）１４４、ビットストリームプロセッサ１４
６、及びインタラプトコントローラ１４８が接続されて
いる。“マルチメディア信号プロセッサのマルチプロセ
ッサ動作及びビデオデータを処理するための方法及び装
置”の名称を有する本願出願と合体する特許出願は、プ
ロセッサ１１０，１２０がキャッシュシステム１３０と
バス１４０，１５０を通してアクセスする、好ましいデ
バイスとキャッシュサブシステム１３０の作用をさらに
詳しく説明している。
【００１６】プロセッサ１１０，１２０は分離されたプ
ログラムスレッド(thread)を実行し、それらに割り当て
られた特定タスクをより効率的に実行するために構造的
に相違する。プロセッサ１１０は実時間作動システムの
実行のような制御機能と多数の反復的な計算を要求しな
い類似機能を優先している。従って、プロセッサ１００
は高い計算能力を必要とせず、通常の汎用プロセッサア
ーキテクチャを用いて具現することができる。ベクトル
プロセッサ１２０は大部分のマルチメディア処理におい
て共通のデータブロックに対する反復的な演算を含むナ
ンバクランチング(number crunching)を施す。高い計算
能力と比較的単純なプログラミングのために、ベクトル
プロセッサ１２０はＳＩＭＤ(Single Instruction Mult
iple Data)アーキテクチャを有し、例示された実施の形
態でベクトルプロセッサ１２０における大部分のデータ
パスはベクトルデータ操作を支援するために２８８或い
は５７６ビットのうち１つの広さを有する。また、ベク
トルプロセッサ１２０に対する命令セットは特にマルチ
メディア問題に適した命令を含む。
【００１７】上述の実施の形態において、プロセッサ１
１０は４０ＭＨｚで動作して、ＡＲＭ７標準によって定
義されたレジスタセットを含むＡＲＭ７プロセッサのア
ーキテクチャと一致する３２ビットＲＩＳＣプロセッサ
である。ＡＲＭ７ＲＩＳＣプロセッサに対するアーキテ
クチャと命令セットはAdvance RISC Machines Ltd.から
入手可能な“ＡＲＭ７ＤＭＤａｔａＳｈｅｅｔ”、文書
番号：ＡＲＭＤＤＩ００１０Ｇに記載されている。ＡＲ
Ｍ７ＤＭＤａｔａＳｈｅｅｔはこの出願に参考として含
まれる。後述する別添Ａには好ましい実施の形態でＡＲ
Ｍ７命令セットの拡張を説明している。
【００１８】ベクトルプロセッサ１２０はベクトルとス
カラ量を全て演算する。好ましい実施の形態において、
ベクトルプロセッサ１２０は８０ＭＨｚで動作するパイ
プライン構造のＲＩＳＣエンジンから構成されている。
ベクトルプロセッサ１２０のレジスタは３２ビットスカ
ラレジスタ、３２ビット特殊目的レジスタ、２バンクの
２８８ビットベクトルレジスタ、及び２ダブルサイズ
（例えば、５７６ビット）ベクトルアキュムレータレジ
スタを含む。後述する別添Ｃにはベクトルプロセッサ１
２０の好ましい実施の形態に対するレジスタセットを説
明する。好ましい実施の形態において、プロセッサ１２
０は０〜３１の５ビットレジスタ番号によって命令が識
別される３２個のスカラレジスタを含む。また、２バン
クの３２ベクトルレジスタ構造からなっている６４個の
２８８ビットベクトルレジスタを備えている。各ベクト
ルレジスタは１ビットのバンク番号（０または１）と０
〜３１の５ビットベクトルレジスタ番号によって識別さ
れる。大部分の命令はただベクトルプロセッサ１２０の
制御レジスタＶＣＳＲに記憶されたデフォールトバンク
ビットＣＢＡＮＫとして指示された現在バンクからベク
トルレジスタをアクセスする。第２制御ビットＶＥＣ６
４はデフォールトによるレジスタ番号が各バンクからレ
ジスタを含むダブルサイズベクトルレジスタを識別する
かを指示する。命令の構文はベクトルレジスタを識別す
るレジスタ番号をスカラレジスタを識別するレジスタ番
号と区別する。
【００１９】各ベクトルレジスタはプログラム可能なサ
イズのデータエレメントに分割されることができる。表
１は２８８ビットベクトルレジスタ内でデータエレメン
トに対して支援されるデータ形式を示す。
【００２０】
【表１】
【００２１】後述する別添Ｄにおいて本発明の好ましい
実施の形態から支援されるデータサイズとデータ形式に
対する追加説明を提供する。
【００２２】ｉｎｔ９データ形式の場合、９ビットバイ
トが２８８ビットベクトルレジスタに必然的に包装され
るが、他のデータ形式の場合には２８８ビットベクトル
レジスタに全ての９ビットは使用されない。２８８ビッ
トベクトルレジスタは３２個の８ビット又は９ビット整
数データエレメント、１６個の１６ビット整数データエ
レメント、或いは８個の３２ビット整数または浮動小数
点エレメントを保有することができる。また、２ベクト
ルレジスタはダブルサイズベクトルでデータエレメント
を包装するように結合できる。本発明の好ましい実施の
形態で制御及び状態レジスタＶＣＳＲに制御ビットＶＥ
Ｃ６４を設定することは、ダブルサイズ（５７６ビッ
ト）がベクトルレジスタのデフォールトサイズの場合、
ベクトルプロセッサ１２０をモードＶＥＣ６４に設定す
る。
【００２３】また、マルチメディアプロセッサ１００は
両プロセッサ１１０，１２０がアクセスし得る１セット
の３２ビット拡張レジスタ１１５を含む。後述する別添
Ｂにおいて本発明の好ましい実施の形態で１セットのレ
ジスタとそれらの機能を説明する。拡張レジスタとベク
トルプロセッサ１２０のスカラ及び特殊目的のレジスタ
は、幾つかの環境でプロセッサ１１０がアクセスし得
る。２つの特殊“使用者”拡張レジスタはプロセッサ１
１０，１２０が同時にレジスタを読み取れるように２つ
の読取りポートをもっている。他の拡張レジスタは同時
にアクセスされることができない。
【００２４】ベクトルプロセッサ１２０はベクトルプロ
セッサがランニング或いはアイドル状態にあるかを示す
２つの選択的な状態（ＶＰ＿ＲＵＮ，ＶＰ＿ＩＤＬＥ）
を有する。プロセッサ１１０はベクトルプロセッサ１２
０が状態ＶＰ＿ＩＤＬＥにある時、ベクトルプロセッサ
１２０のスカラ或いは特殊目的のレジスタを読み取るか
書き込むことができるが、ベクトルプロセッサ１２０が
状態ＶＰ＿ＲＵＮにある間にプロセッサ１１０がベクト
ルプロセッサ１２０のレジスタを読み取ったり書き込ん
だりした結果は未定である。
【００２５】プロセッサ１１０に対するＡＲＭ７命令セ
ットの拡張は拡張レジスタとベクトルプロセッサ１２０
のスカラ及び特殊目的のレジスタをアクセスする命令を
含む。命令ＭＦＥＲ，ＭＦＥＰはそれぞれ、拡張レジス
タとベクトルプロセッサ１２０のスカラ或いは特殊目的
のレジスタからプロセッサ１１０の一般レジスタにデー
タを移動させる。命令ＭＴＥＲ，ＭＴＥＰはそれぞれ、
プロセッサ１１０の一般的なレジスタから拡張レジスタ
とベクトルプロセッサ１２０のスカラ或いは特殊目的の
レジスタにデータを移動させる。ＴＥＳＴＳＥＴ命令は
拡張レジスタを読み取り拡張レジスタのビット３０を１
に設定させる。命令ＴＥＳＴＳＥＴはプロセッサ１１０
が生産された結果を読み取るか、或いは使用したプロセ
ッサ１２０に対する信号を発生するようにビット３０を
設定することにより、使用者／生産者同期を容易にす
る。ＳＴＡＲＴＶＰ及びＩＮＴＶＰのようなプロセッサ
１１０に対する他の命令はベクトルプロセッサ１２０の
演算状態を制御する。
【００２６】プロセッサ１１０はベクトルプロセッサ１
２０の演算を制御するマスタプロセッサとしての役割を
果たす。プロセッサ１１０，１２０の間の不均衡分割制
御を使用することはプロセッサ１１０，１２０の同期化
問題を単純化させる。プロセッサ１１０はベクトルプロ
セッサ１２０が状態ＶＰ＿ＩＤＬＥにある間にベクトル
プロセッサ１２０に対するプログラムカウンタに命令ア
ドレスを記録することにより、ベクトルプロセッサ１２
０を初期化させる。その後、プロセッサ１１０はベクト
ルプロセッサ１２０を状態ＶＰ＿ＲＵＮに変更させるＳ
ＴＡＲＴＶＰ命令を実行する。状態ＶＰ＿ＲＵＮにおい
てベクトルプロセッサ１２０はキャッシュサブシステム
１３０を通して命令を取り出し、プロセッサ１１０と並
列にそれら命令を実行し、引き続き自分のプログラムを
実行する。起動後にベクトルプロセッサ１２０は例外に
会うか、適切な条件が満足されてＶＣＪＯＩＮまたはＶ
ＣＩＮＴ命令を実行するか、或いはプロセッサ１１０に
よってインタラプトがかかる時まで実行し続ける。ベク
トルプロセッサ１２０は拡張レジスタに結果を記録する
か、プロセッサ１１０，１２０の共有アドレス空間に結
果を記録するか、或いはベクトルプロセッサ１２０が状
態ＶＰ＿ＩＤＬＥに再進入する時プロセッサ１１０がア
クセスするスカラ或いは特殊目的のレジスタに結果を残
すことにより、プロセッサ１１０に対するプログラム実
行の結果をパスすることができる。
【００２７】ベクトルプロセッサ１２０は自分の例外を
処理することができない。例外を引き起こす命令の実行
時にベクトルプロセッサ１２０は状態ＶＰ＿ＩＤＬＥに
進入してプロセッサ１１０に対してダイレクトラインを
通してインタラプト要求(interrupt request）を発生す
る。ベクトルプロセッサ１２０はプロセッサ１１０が他
のＳＴＡＲＴＶＰ命令を実行する時まで状態ＶＰ＿ＩＤ
ＬＥに残っている。プロセッサ１１０は例外現象を判断
してベクトルプロセッサ１２０のレジスタＶＩＳＲＣを
読み取り、ベクトルプロセッサ１２０を更に初期化させ
ることによりできるだけ例外を処理し、その後所望に応
じて、実行を再び始めるようにベクトルプロセッサ１２
０を調整する。
【００２８】プロセッサ１１０によって実行されるＩＮ
ＴＶＰ命令は、ベクトルプロセッサ１２０がアイドル状
態ＶＰ＿ＩＤＬＥに進入するようにベクトルプロセッサ
１２０にインタラプトを掛ける。例えば、命令ＩＮＴＶ
Ｐはマルチタスクシステム(multitasking system）に用
いられ、ビデオ復号化のような１つのタスクからサウン
ドカードエミュレーションのような他のタスクにベクト
ルプロセッサを交換する。
【００２９】ベクトルプロセッサ命令ＶＣＩＮＴ，ＶＣ
ＪＯＩＮは命令によって指示された条件が満足される場
合、ベクトルプロセッサ１２０による実行を停止し、状
態ＶＰ＿ＩＤＬＥにベクトルプロセッサ１２０を設定
し、このような要求が遮断されない場合、プロセッサ１
１０に対するインタラプトを発する。ベクトルプロセッ
サ１２０のプログラムカウンタ（特殊目的のレジスタＶ
ＰＣ）はＶＣＩＮＴ或いはＶＣＪＯＩＮ命令の次の命令
アドレスを示す。プロセッサ１１０はＶＣＩＮＴ或いは
ＶＣＪＯＩＮ命令がインタラプト要求を引き起こしたか
否かを判断するために、ベクトルプロセッサ１２０のイ
ンタラプトソースレジスタＶＩＳＲＣをチェックするこ
とができる。ベクトルプロセサ１２０は大きいデータバ
スをもっており且つレジスタのセーブ及び復旧にさらに
効率的なので、ベクトルプロセッサ１２０によって実行
されたソフトウェアは環境スイッチングの間、レジスタ
をセーブし復旧する。“マルチプロセッサにおける効率
的な環境セービング及び復旧”との名称の本願出願と関
連した他の出願には環境スイッチングに対する好ましい
システムが記述されている。
【００３０】図２はベクトルプロセッサ１２０の好まし
い実施の形態の重要な機能ブロックを示す。ベクトルプ
ロセッサ１２０は命令取出しユニット（ＩＦＵ：Instru
ction Fetch Unit）２１０、デコーダ２２０、スケジュ
ーラ２３０、実行データパス２４０、及びロード／記憶
ユニット（ＬＳＵ：Load/Store Unit)２５０を含む。Ｉ
ＦＵ２１０は命令を取り出してブランチ(Branch)のよう
なフローコントロール命令を処理する。命令デコーダ２
２０はＩＦＵ２１０から達した順序によって各サイクル
ごとに１つの命令を復号化して、命令から復号化された
フィールド値をＦＩＦＯ方式でスケジューラ２３０に記
録する。スケジューラ２３０は演算実行段階において必
要とする実行制御レジスタに発行されるフィールド値を
選択する。発行選択は実行データパス２４０或いはロー
ド／記憶ユニット２５０のような処理資源の有効性とオ
ペランド(operand）依存性による。実行データパス２４
０はベクトルまたはスカラデータを操作する論理／算術
命令を実行する。ロード／記憶ユニット２５０はベクト
ルプロセッサ１２０のアドレス空間をアクセスするロー
ド／記憶命令を実行する。
【００３１】図３はメイン命令バッファ３１０と第２命
令バッファ３１２に分割された命令バッファを含むＩＦ
Ｕ２１０の実施の形態に対するブロック図を示す。メイ
ンバッファ３１０は現在プログラムカウントに対応する
命令を含む８つの連続命令を含む。第２命令バッファ３
１２はバッファ３１０命令の後続の８命令を含む。ＩＦ
Ｕ２１０はまたバッファ３１０或いは３１２の次のフロ
ーコントロール命令のターゲットを含んだ８連続命令を
含むブランチターゲットバッファ３１４を備える。好ま
しい実施の形態でベクトルプロセッサ１２０は各命令が
３２ビットで長い場合、ＲＩＳＣ形命令セットを使用
し、バッファ３１０，３１２，３１４は８×３２ビット
バッファであり、２５６ビット命令バスを通じてキャッ
シュサブシステム１３０に接続される。ＩＦＵ２１０は
単一クロックサイクル内にキャッシュサブシステム１３
０からバッファ３１０，３１２，３１４中のいずれか１
つに８命令をロードすることができる。レジスタ３４
０，３４２，３４４はそれぞれのバッファ３１０，３１
２，３１４にロードされた命令に対するベースアドレス
を指示する。
【００３２】マルチプレクサＭＵＸ３３２はメイン命令
バッファ３１０から現在命令を選択する。もし、現命令
がフローコントロール命令でなく且つ命令レジスタ３３
０に記憶された命令が復号化段階の実行より前にある場
合、現命令は命令レジスタ３３０に記憶され、プログラ
ムカウントは増分される。プログラムカウントの増分が
バッファ３１０にある最終の命令を選択した後、次のセ
ットの８命令はバッファ３１０にロードされる。もしバ
ッファ３１２が所望の８命令を含む場合、バッファ３１
２とレジスタ３４２の内容は直ちにバッファ３１０とレ
ジスタ３４０に移動され、８以上の命令はキャッシュサ
ブシステム１３０から第２命令バッファ３１２に予め取
り出される。加算器３５０はマルチプレクサＭＵＸ３５
２によって選択されたオフセットレジスタ３４２のベー
スアドレスから次のセットの命令のアドレスを決定す
る。加算器３５０からの結果アドレスはレジスタ３４２
からのアドレスがレジスタ３４０に移動した場合に或い
はその後にレジスタ３４２に記憶される。さらに、計算
されたアドレスは８命令に対する要求を有するキャッシ
ュサブシステム１３０に送られる。キャッシュサブシス
テム１３０に対する予備呼出がバッファ３１０に要求さ
れる時、バッファ３１２に対する次の８命令がまだ備え
られていない場合、予め要求された命令はキャッシュサ
ブシステム１３０から受信され次第にバッファ３１０に
記憶される。
【００３３】現在命令がフローコントロール命令の場
合、ＩＦＵ２１０はフローコントロール命令に対する条
件を評価し、フローコントロール命令を従うプログラム
カウントをアップデートさせることにより命令を処理す
る。ＩＦＵ２１０は条件変更可能な従前の命令が完了し
ていないために、条件が決定されていない場合に保留に
なる。ブランチがなされない場合、プログラムは増分さ
れ、次の命令が前記のように選択される。もしブランチ
が成されてブランチターゲットバッファ３１４がブラン
チのターゲットを含む場合、バッファ３１４とレジスタ
３４４の内容がバッファ３１０及びレジスタ３４０に移
動され、ＩＦＵ２１０はキャッシュサブシステム１３０
からの命令を待たずにデコーダ２２０に引き続き命令を
提供する。
【００３４】ブランチターゲットバッファ３１４に対す
る命令を予め取り出すために、スキャナ３２０は現在プ
ログラムカウント後の次のフロー制御命令を探すため、
バッファ３１０，３１２をスキャニングする。もしフロ
ー制御命令がバッファ３１０または３１２から発見され
る場合、スキャナ３２０は命令を含むバッファ（３１０
又は３１２）のベースアドレスからフロー制御命令のタ
ーゲットアドレスを含む整列したセットの８命令に対す
るオフセットを決定する。マルチプレクサ３５２，３５
４はレジスタ３４０或いは３４２からバッファ３１４に
対する新しいベースアドレスを発生する加算器３５０に
ベースアドレスとフローコントロール命令からオフセッ
トを提供する。新しいベースアドレスはキャッシュサブ
システム１３０に印加されてブランチターゲットバッフ
ァ３１４に８命令を引き続き提供する。
【００３５】“減少及び条件部ブランチ”命令（ＶＤ１
ＣＢＲ，ＶＤ２ＣＢＲ，ＶＤ３ＣＢＲ）及び“変更制御
レジスタ”命令ＶＣＨＧＣＲのようなフローコントロー
ル命令を処理する場合、ＩＦＵ２１０はプログラムカウ
ントに付加してレジスタ値を変更することができる。Ｉ
ＦＵ２１０がフローコントロール命令でない命令を発見
した時、その命令は命令レジスタ３３０に送られてから
デコーダ２２０に送り出される。
【００３６】デコーダ２２０は図４に示すように、スケ
ジューラ２３０でＦＩＦＯバッファ４１０のフィールド
に制御値を記録することにより、命令を復号化する。Ｆ
ＩＦＯバッファ４１０は４行列のフリップフロップを含
み、各フリップフロップは１つの命令の実行を制御する
するための５フィールドの情報を含むことができる。行
列０〜行列３はそれぞれ一番古いものから一番新しい命
令に対する情報を保有し、ＦＩＦＯバッファ４１０の情
報はさらに古い情報が命令として完全に除去されたと
き、さらに低い行列にシフトされる。スケジューラ２３
０は実行レジスタ４２１〜４２７を含むコントロールパ
イプ４２０にロードされる命令の必要なフィールドを選
択することにより、実行端に命令を発行する。大部分の
命令は不規則的な順序で発行と実行を予定することがで
きる。特に論理／算術演算とロード／記憶演算の順序は
ロード／記憶演算と論理／算術演算との間のオペランド
従属性がない限り任意である。ＦＩＦＯバッファ４１０
でフィールド値の比較はあるオペランド従属性が存在す
るかを指示する。
【００３７】図５はベクトルプロセッサ１２０のアドレ
ス空間をアクセスせず、レジスタ対レジスタ演算を行う
命令に対する６段実行パイプラインを示す。命令取出し
段階５１１でＩＦＵ２１０は前記のように命令を取り出
す。取出し端はＩＦＵ２１０がパイプライン遅延、未解
決ブランチ条件、或いは予め取り出された命令を提供す
るキャッシュサブシステム１３０における遅延によって
保留されない限り１クロックサイクルを必要とする。復
号化段階５１２でデコーダ２２０はＩＦＵ２１０から命
令を復号化してスケジューラ２３０に命令に対する情報
を記録する。尚、復号化段階５１２はＦＩＦＯ４１０で
いずれの行列も新しい演算を利用しない限り１クロック
サイクルを必要とする。演算はＦＩＦＯ４１０で第１サ
イクルの間コントロールパイプ４２０に発行されること
ができるが、さらに古い演算の発行によって遅延するこ
ともある。
【００３８】実行データパス２４０はレジスタ対レジス
タ演算を行い、ロード／記録演算に対するアドレスを提
供する。図８は実行データパス２４０の実施の形態のブ
ロック図であり、実行段階５１４，５１５，５１６と関
連して説明される。実行レジスタ４２１は読取り段階５
１４の間クロックサイクルで読み取られたレジスタファ
イル６１０に２レジスタを識別する信号を提供する。レ
ジスタファイル６１０は３２スカラレジスタと６４ベク
トルレジスタを含む。図９はレジスタファイルのブロッ
ク図である。レジスタファイル６１０は各クロックサイ
クルごとに２読取り及び２書込みを収容するように２つ
の読取りポートと２つの書込みポートをもっている。各
ポートは選択回路６１２，６１４，６１６或いは６１８
と、２８８ビットデータバス６１３，６１５，６１７或
いは６１９を含む。回路６１２，６１４，６１６，６１
８のような選択回路は当分野の周知された事項であり、
命令から典型的に抽出された５ビットレジスタ番号から
デコーダ２２０が導出するアドレス信号ＷＲＡＤＤＲ
１，ＷＲＡＤＤＲ２，ＲＤＡＤＤＲ１或いはＲＤＡＤＤ
Ｒ２と、命令又は制御状態レジスタＶＣＳＲからのバン
クビットと、レジスタがベクトルレジスタ或いはスカラ
レジスタであるかを指示する命令構文を使用する。デー
タ読取りはマルチプレクサ６５６を通してロード／記憶
ユニット２５０に対してなされるか、或いはマルチプレ
クサ６２２，６２４を通してマルチプライヤ６２０、算
術論理ユニット６３０、又はアキュムレータ６４０に対
してなされる。大部分の演算は２レジスタを読み取り、
読取り段階５１４は１サイクルで完了する。しかし、乗
算及び加算命令ＶＭＡＤ及びダブルサイズベクトルを調
整する命令のような幾つかの命令は２以上のレジスタか
らデータを必要とするので、読取り段階５１４は１クロ
ックサイクルよりさらに長くなる。
【００３９】実行段階５１５において、マルチプライヤ
６２０、算術論理ユニット６３０、及びアキュムレータ
６４０を通る間、処理データはレジスタファイル６１０
から予め読み取られる。実行段階５１５は必要なデータ
の読取りに多数のサイクルが要求される場合、読取り段
階５１４をオーバーラップすることができる。実行段階
５１５の期間はデータエレメントのタイプ（整数或いは
浮動小数点）及び処理されたデータの量（読み取りサイ
クルの数）によって変わる。実行レジスタ４２２，４２
３，４２５の信号は実行段階の間行われた第１演算のた
めに算術論理ユニット６３０、アキュムレータ６４０、
及びマルチプライヤ６２０に対する入力データを制御す
る。実行レジスタ４３２，４３３，４３５は実行段階５
１５の間行われた第２演算を制御する。
【００４０】図１０は乗算器（マルチプライヤ）６２０
とＡＬＵ(arithmetic and logic unit）６３０の実施の
形態に対するブロック図である。マルチプライヤ６２０
は８つの独立した３６×３６ビットマルチプライヤ６２
６を含む整数マルチプライヤである。それぞれのマルチ
プライヤ６２６は制御回路に相互接続された４つの９×
９ビットマルチプライヤを含む。８ビット及び９ビット
データエレメントサイズをもつ場合、スケジューラ２３
０からの制御信号は４つの９×９ビットマルチプライヤ
を互いに分離させて各マルチプライヤ６２６が４乗算を
行うようにすることで、マルチプライヤ６２０が１サイ
クルの間３２独立乗算を行うようにする。１６ビットデ
ータエレメントの場合、制御回路は一対の９×９ビット
マルチプライヤが共に動作するように接続させて、マル
チプライヤ６２０は１６並列乗算を行う。３２ビット整
数データエレメント形の場合、８つのマルチプライヤ６
２６はクロックサイクルごとに８並列乗算を行う。乗算
の結果は９ビットデータエレメントサイズに対いて５７
６ビットを提供し、そして他のデータサイズに対して５
１２ビットを提供する。
【００４１】ＡＬＵ６３０は２クロックサイクル内にマ
ルチプライヤ６２０から生成された５７６ビットまたは
５１２ビットの結果を処理することができる。ＡＬＵ６
３０は８つの独立した３６ビットＡＬＵ６３６を含む。
各ＡＬＵ６３６は浮動小数点加算と乗算のための３２×
３２ビット浮動小数点ユニットを含む。整数操作のため
に各ＡＬＵ６３６は独立した８ビット及び９ビット操作
を行うことができ、１６ビット及び３２ビット整数デー
タエレメントに対して２或いは４セットで互いに接続さ
れ得る４ユニットを含む。
【００４２】累算器（アキュムレータ）６４０は結果を
累算し、中間結果でさらに高い精密度のために２つの５
７６ビットレジスタを含む。
【００４３】記録段階５１６の間実行段階の結果はレジ
スタファイル６１０に記憶される。２つのレジスタは単
一クロックサイクルの間に記録されることができ、入力
マルチプレクサ６０２，６０５は記録される２データ値
を選択する。演算に対する記録段階５１６の期間は演算
結果として記録されるデータの量と、レジスタファイル
６１０に記録することによりロード命令を完了できるＬ
ＳＵ２５０からの完了によって異なる。実行レジスタ４
２６，４２７からの信号は論理ユニット６３０、アキュ
ムレータ６４０、及びマルチプライヤ６２０のデータが
記録されるレジスタを選択する。
【００４４】図６はロード命令の実行のための実行パイ
プライン５２０を示す。実行パイプライン５２０のため
の命令取出し段階５１１、復号化段階５１２、及び発行
段階５１３はレジスタ対レジスタ演算に対して説明され
たものと同一である。また、読取り段階５１４はキャッ
シュサブシステム１３０に対する呼出用アドレスを決定
するために実行データパス２４０がレジスタファイル６
１０からデータを使用することを除いては前述と同一で
ある。アドレス段階５２５においてマルチプレクサ６５
２，６５４，６５６は実行段階５２６，５２７のために
ロード／記憶ユニット２５０に提供されるアドレスを選
択する。ロード演算に対する情報は段階５２６，５２７
の間ＦＩＦＯ４１０に残留し、一方ロード／記憶ユニッ
ト２５０は演算を処理する。
【００４５】図１１はロード／記憶ユニット２５０に対
する実施の形態を示す。２５６段階の間５２５段階で決
定されたアドレスのデータのためにキャッシュサブシス
テム１３０に対するコール（ｃａｌｌ）を行う。好まし
い実施の形態はプロセッサ１１０，１２０を含む多重デ
バイスがキャッシュサブシステム１３０を通してローカ
ルアドレス空間をアクセスする場合、トランザクション
ベースキャッシュコール(transaction based cache cal
l)を使用する。要求されたデータはキャッシュサブシス
テム１３０に対するコール後に幾つかのサイクルの間に
使用し得ないが、ロード／記憶ユニット２５０は他のコ
ールが保留(pending）されている間キャッシュサブシス
テムに対するコールをすることができる。従って、ロー
ド／記憶ユニット２５０は停止されない。要求されたデ
ータを提供するためにキャッシュサブシステムに要求さ
れるクロックサイクルの数は、データキャッシュ１９４
にヒット或いはミスが存在するかによっている。
【００４６】ドライブ段階５２７において、キャッシュ
サブシステム１３０はロード／記憶ユニット２５０に対
するデータ信号を要求する。キャッシュサブシステム１
３０はロード／記憶ユニット２５０にサイクル当たり２
５６ビット（３２バイト）データを提供することができ
る。バイトアライナ７１０は２８８ビット値を提供する
ために対応する９ビット記憶位置に３２バイトをそれぞ
れ整列させる。２８８ビットフォーマットは時々９ビッ
トデータエレメントを使用するＭＰＥＧ符号化及び復号
化のようなマルチメディア応用に便利である。２８８ビ
ット値は読取りデータバッファ７２０に記録される。記
録段階５２８でスケジューラ２３０はＦＩＦＯバッファ
４１０から実行レジスタ（４２６または４２７）にフィ
ールド４を伝送して、データバッファ７２０からレジス
タファイル６１０に２８８ビット量を記録する。
【００４７】図７は記憶命令の実行のための実行パイプ
ライン５３０を示す。実行パイプライン５３０のための
取出し段階５１１、復号化段階５１２、及び発行段階５
１３は前述と同様である。読み取り段階５１４は記憶さ
れるべきデータとアドレス計算用データとを読み取るこ
とを除いては前述と同一である。記憶されるべきデータ
はロード／記憶ユニット２５０で記録データバッファ７
３０に記録される。マルチプレクサ７４０は９ビットバ
イトを提供するフォーマットのデータを８ビットバイト
を有する通常のフォーマットに変換する。バッファ７３
０からの変換されたデータとアドレス計算段階５２５か
らの関連アドレスはＳＲＡＭ段階５３６の間キャッシュ
サブシステム１３０に並列に送られる。
【００４８】ベクトルプロセッサ１２０の好ましい実施
の形態において、各命令は３２ビット長であって、図８
に示された９つのフォーマットのうち１つをもち、ＲＥ
ＡＲ，ＲＥＡＩ，ＲＲＲＭ５，ＲＲＲＲ，ＲＩ，ＣＴ，
ＲＲＲＭ９，ＲＲＲＭ＊，及びＲＲＲＭ９＊＊のレベル
が付けてある。なお、別添Ｅにおいてベクトルプロセッ
サ１２０に対する命令セットについて説明する。
【００４９】有効アドレスを決定する時にスカラレジス
タを使用する幾つかのロード、記憶、及びキャッシュ演
算はＲＥＡＲフォーマットをもつ。ＲＥＡＲ−フォーマ
ット命令は０００ｂのビット２９〜３１によって識別さ
れ、スカラレジスタに対する２つのレジスタ番号ＳＲ
ｂ，ＳＲｉとビットＤによるスカラ或いはベクトルレジ
スタである可能性のあるレジスタのレジスタ番号Ｒｎに
よって識別される３オペランドをもつ。バンクビットＢ
はレジスタＲｎに対するバンクを識別するか、或いはデ
フォールトベクトルレジスタサイズがダブルサイズの場
合、ベクトルレジスタＲｎがダブルサイズベクトルレジ
スタであるかを指示する。ｏｐ−コードフィールドＯｐ
ｃはオペランドに実行される演算を識別し、フィールド
ＴＴはロード或いは記憶のような伝送タイプを指す。典
型的なＲＥＡＲ−フォーマット命令はスカラレジスタＳ
Ｒｂ，ＳＲｉの内容を加算することにより決定されるア
ドレスからレジスタＲｎをロードする命令ＶＬである。
もしビットＡが設定される場合、計算されたアドレスは
スカラレジスタＳＲｂに記憶される。
【００５０】ＲＥＡ１−フォーマット命令は、フィール
ドＩＭＭの８ビット中間値がスカラレジスタＳＲｉの内
容の代わりに使用されることを除いてはＲＥＡＲ命令と
同一である。ＲＥＡＲとＲＥＡＩフォーマットはデータ
エレメントサイズフィールドを持たない。
【００５１】ＲＲＲＭ５フォーマットは２ソースオペラ
ンドと１目的オペランドをもつ命令のためのものであ
る。これらの命令は３レジスタオペランド或いは２レジ
スタオペランドと５ビット中間値のうち１つを有する。
別添Ｅに示すように、フィールドＤ，Ｓ，Ｍの符号化は
第１ソースオペランドＲａがスカラまたはベクトルレジ
スタであるか否かを判断し、第２ソースオペランドＲｂ
／ＩＭ５がスカラレジスタ、ベクトルレジスタ、或いは
５ビット中間値であるか否かを判断し、目的レジスタＲ
ｄがスカラ或いはベクトルレジスタであるか否かを判断
する。
【００５２】ＲＲＲＲフォーマットは４レジスタオペラ
ンドをもつ命令のためのものである。レジスタ番号Ｒ
ａ，Ｒｂはソースレジスタを指摘する。レジスタ番号Ｒ
ｄは目的レジスタを示し、レジスタ番号Ｒｃはフィール
ドＯｐｃによるソースまたは目的レジスタのうち１つを
示す。レジスタＲｂがスカラレジスタであることを指示
するようにビットＳが設定されている場合を除いて全て
のオペランドはベクトルレジスタである。フィールドＤ
Ｓはベクトルレジスタに対するデータエレメントサイズ
を示す。フィールドＯｐｃは３２ビットデータエレメン
トに対するデータ型を選択する。
【００５３】ＲＩ−フォーマット命令は中間値をレジス
タにロードさせる。フィールドＩＭＭは１８ビットまで
の中間値を含む。レジスタ番号ＲｄはビットＤによるス
カラレジスタと現在バンクのベクトルレジスタのうち１
つである目的レジスタを示す。フィールドＤＳ，Ｆはそ
れぞれのデータエレメントサイズとタイプを指す。３２
ビット整数データエレメントの場合、１８ビット中間値
はレジスタＲｄにロードされる前に拡張されたサインで
ある。浮動小数点データエレメントの場合、ビット１
８、ビット１７〜１０、及びビット９〜０はそれぞれ３
２ビット浮動小数点値のサイン、指数、及び仮数(manti
ssa)を示す。
【００５４】ＣＴフォーマットはフローコントロール命
令に対するものであり、ｏｐ−コードフィールドＯｐ
ｃ、条件フィールドＣｏｎｄ、２３ビット中間値ＩＭＭ
を含む。条件フィールドによって示される条件が真実で
ある場合、ブランチが取られる。可能な条件コードは
“常時(always)”、“より少ない(less than）”、“同
一(equal）”、“以下或いは同一(less than or equa
l)”、“より大きい(greaterthan)”、“同一でない(no
t equal）”、“より大きいか或いは同一(greater than
or equal) ”、及び“オーバフロー(overflow)”であ
る。状態及び制御レジスタＶＣＳＲでビットＧＴ，Ｅ
Ｑ，ＬＴ，ＳＯは条件を評価するのに用いられる。
【００５５】フォーマットＲＲＲＭ９は３レジスタオペ
ランド或いは２レジスタオペランドと９ビット中間値の
うちいずれかを提供する。ビットＤ，Ｓ，Ｍの組合せは
どのオペランドがベクトルレジスタ、スカラレジスタ、
或いは９ビット中間値であるかを示す。フィールドＤＳ
はデータエレメントサイズを示す。ＲＲＲＭ９＊とＲＲ
ＲＭ９＊＊フォーマットはＲＲＲＭ９フォーマットの特
殊なケースであって、演算コードフィールドＯｐｃによ
って区別される。ＲＲＲＭ９＊＊フォーマットはソース
レジスタ番号Ｒａを条件コードＣｏｎｄとＩＤフィール
ドに置き換えた。ＲＲＲＭ９＊＊フォーマットは中間値
の最上位ビットＭＳＢを条件コードＣｏｎｄとビットＫ
に置き換えた。ＲＲＲＭ９＊とＲＲＲＭ９＊＊に対する
追加説明が条件部移動命令ＶＣＭＯＶ、エレメントマス
クを有する条件部移動ＣＭＯＶＭ、及び比較とマスク設
定ＣＭＰＶ命令と関連して後述する別添Ｅになされてい
る。
【００５６】以上、本発明による特定の好ましい実施の
形態に関連して図示し述べたが、特許請求の範囲によっ
て設けられる本発明の精神や分野を外れない限度内で本
発明を多様に改造及び変換し得ることは当分野で通常の
知識を有する者には明らかなことである。
【００５７】［別添Ａ］例示的な実施例において、プロ
セッサ１１０はＡＲＭ７プロセッサの規格に合う汎用プ
ロセッサである。ＡＲＭ７プロセッサ内のレジスタ内の
説明に関するＡＲＭアーキテクチャ文献或いはＡＲＭ７
データシート（１９９４年１２月に発行された文献番号
ＡＲＭＤＤＩ００２０Ｃ）を参照する。
【００５８】ベクトルプロセッサ１２０との相互作用の
ために、プロセッサ１１０はベクトルプロセッサを開始
及び停止させ、同期を含んだベクトルプロセッサ状態を
テストし、ベクトルプロセッサ１２０内のスカラ／特殊
レジスタからのデータをプロセッサ１１０内の汎用レジ
スタ側に伝送し、一般レジスタからのデータをベクトル
プロセッサスカラ／特殊レジスタ側に伝送する。このよ
うな伝送のためには仲介者としてメモリを必要とする。
【００５９】表２にはベクトルプロセッサの相互作用の
ためのＡＲＭ７命令セットの拡張について説明されてい
る。
【００６０】
【表２】
【００６１】
【表３】
【００６２】表３にはＡＲＭ７の例外がリストされてお
り、これら例外はフローティング命令を行う前に検出及
び報告される。例外ベクトルアドレスは１６進数表記で
与えられる。
【００６３】
【表４】
【００６４】次に、ＡＲＭ７命令セットに対する拡張の
構文について説明する。用語説明及び命令フォーマット
に関するＡＲＭアーキテクチャ文献或いはＡＲＭ７デー
タシート（１９９４年１２月に発行された文献番号ＡＲ
ＭＤＤＩ００２０Ｃを参照する。
【００６５】前記ＡＲＭアーキテクチャはコプロセッサ
インタフェースのための３種類の命令フォーマットを提
供する。
【００６６】１．コプロセッサデータ演算（ＣＤＰ） ２．コプロセッサデータ伝送（ＬＤＣ，ＳＴＣ） ３．コプロセッサレジスタ伝送（ＭＲＣ，ＭＣＲ） ＭＳＰアーキテクチャ拡張は３種類の形態を全て使用す
る。前記コプロセッサのデータ演算フォーマットＣＤＰ
はＡＲＭ７側に再び伝送する必要のない演算のために用
いられる。
【００６７】
【表５】
【００６８】
【表６】
【００６９】コプロセッサデータ伝送フォーマット（Ｌ
ＤＣ，ＳＴＣ）はベクトルプロセッサのレジスタのサブ
セットをメモリに直接ロード或いは記憶させるのに用い
られる。前記ＡＲＭ７プロセッサはワードアドレスを供
給する役目をし、前記ベクトルプロセッサはデータを供
給又は受信し、伝送されたワードの個数を制御する。よ
り詳細なことはＡＲＭ７データシートを参照する。
【００７０】
【表７】
【００７１】
【表８】
【００７２】コプロセッサレジスタ伝送フォーマット
（ＭＲＣ，ＭＣＲ）はＡＲＭ７とベクトルプロセッサと
の間で直接情報を通信するのに用いられる。このフォー
マットはＡＲＭ７レジスタとベクトルプロセッサスカラ
或いは特殊レジスタとの間の移動に用いられる。
【００７３】
【表９】
【００７４】
【表１０】
【００７５】拡張ＡＲＭ命令説明 拡張ＡＲＭ命令についてはアルファベット順で説明す
る。
【００７６】ＣＡＣＨＥ キャッシュ演算
【００７７】
【表１１】
【００７８】アセンブラ構文 ＳＴＣ｛ｃｏｎｄ｝ ｐ１５，ｃ０ｐｃ，（Ａｄｄｒｅ
ｓｓ） ＣＡＣＨＥ｛ｃｏｎｄ｝Ｏｐｃ，（Ａｄｄｒｅｓｓ） ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，Ｉｓ，ｇｅ，Ｉｔ，ｇｔ，ｌ
ｅ，ａｉ，ｎｖ｝、Ｏｐｃ＝｛０，１，３｝。ＬＤＣ／
ＳＴＣフォーマットのＣＲｎフィールドはＯｐｃを特定
するのに用いられるので、演算コードの十進数表記は第
１構文で文字“ｃ”（即ち、０の代わりにｃ０を使用す
る）で開始すべきことに注目されたい。アドレスモード
構文に関するＡＲＭ７データシートを参照する。
【００７９】
【表１２】
【００８０】演算 ＥＡを算出する方法に対するＡＲＭ７データシートを参
照する。
【００８１】例外 ＡＲＭ７保護侵害ＩＮＴＶＰ インタラプトベクトルプロセッサ
【００８２】
【表１３】
【００８３】アセンプラ構文 ＣＤＰ｛ｃｏｎｄ｝ｐ７，１，ｃ０，ｃ０，ｃ０ ＩＮＴＶＰ｛ｃｏｎｄ｝ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌｅ，ａ
ｌ，ｎｓ｝ 説明 この命令はＣｏｎｄが真の時にのみ行われる。
【００８４】この命令はベクトルプロセッサを停止させ
るために信号伝送を行う。
【００８５】ＡＲＭ７はベクトルプロセッサの停止を待
たず、次の命令を引き続き行う。
【００８６】ＭＦＥＲ使用中(busy)待機ループはこの命
令が行われた後にベクトルプロセッサが停止されたかを
調べるために用いられるべきである。この命令はベクト
ルプロセッサが予めＶＰ＿ＩＤＬＥ状態であれば、何の
影響も及ぼさない。
【００８７】ビット１９：１２，７：１５及び３：０は
予約されている。
【００８８】例外 ベクトルプロセッサ利用不可能。
【００８９】ＭＦＥＲ 拡張レジスタからの移動
【００９０】
【表１４】
【００９１】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，ｃＰ，ｃＥＲ，０ ＭＦＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｓ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｐ
＝｛０，１｝，ＥＲ＝｛０，・・１５｝、そしてＲＮＡ
ＭＥはアーキテクチャ的に特定されたレジスタニモニッ
ク｛即ち、ＰＥＲＯ或いはＣＳＲ｝を意味する。
【００９２】
【表１５】
【００９３】ビット１９：１７及び７：５は予約されて
いる。
【００９４】例外 使用者モード中にＰＥＲｘをアクセスしようとする時の
保護侵害ＭＦＶＰ ベクトルプロセッサからの移動
【００９５】
【表１６】
【００９６】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，Ｃｒｎ，ＣＲｍ，
０ ＭＦＶＰ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｃ
Ｒｎ＝｛ｃ０，・・・ｃ１５｝，ＣＲｍ＝｛ｃ０，・・
ｃ１５｝、そしてＲＮＡＭＥはアーキテクチャ的に特定
されたレジスタニモニック｛即ち、ＳＰＯ或いはＶＣ
Ｓ｝を意味する。
【００９７】
【表１７】
【００９８】ＳＲ０は常に０である３２ビットと判読
し、これに対する記録は無視される。
【００９９】例外 ベクトルプロセッサ利用不可能ＭＴＥＲ 拡張レジスタ側への移動
【０１００】
【表１８】
【０１０１】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，ｃＰ，ｃＥＲ，０ ＭＲＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｐ
＝｛０，１｝，ＥＲ＝｛０，・・１５｝，そしてＲＮＡ
ＭＥはアーキテクチャ的に特定されたレジスタニモニッ
ク｛即ち、ＰＥＲＯ或いはＣＳＲ｝を意味する。
【０１０２】
【表１９】
【０１０３】ビット１９：１７及び７：５は予約されて
いる。
【０１０４】例外 使用者モード中にＰＥＲｘをアクセスしようとする時の
保護侵害ＭＴＶＰ ベクトルプロセッサ側への移動
【０１０５】
【表２０】
【０１０６】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，ｃＲｎ，ＣＲｍ，
０ ＭＲＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌｅ，ａ
ｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，ＣＲｎ＝
｛ｃ０，・・ｃ１５｝、ＣＲｍ＝｛ｃ０，・・・ｃ１
５｝、そしてＲＮＡＭＥはアーキテクチャ的に特定され
たレジスタニモニック｛即ち、ＳＰＯ或いはＶＣＳ｝を
意味する。
【０１０７】
【表２１】
【０１０８】例外 ベクトルプロセッサ利用不可能ＰＦＴＣＨ プリフェッチ
【０１０９】
【表２２】
【０１１０】アセブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ１５，２，（Ａｄｄｒｅｓｓ） ＭＦＴＣＨ｛ｃｏｎｄ｝（Ａｄｄｒｅｓｓ） ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝、アドレスモード構文に関するＡＲＭ
７データシートを参照する。
【０１１１】説明 この命令はＣｏｎｄが真の時にのみ行われる。ＥＡによ
って特定されたキャッシュラインはＡＲＭ７データキャ
ッシュ側にプリフェッチされる。
【０１１２】演算 ＥＡが算出される方法に関してはＡＲＭ７データシート
を参照する。
【０１１３】例外 無しＳＴＡＲＴＶＰ 開始ベクトルプロセッサ
【０１１４】
【表２３】
【０１１５】アセブラ構文 ＣＤＰ｛ｃｏｎｄ｝ｐ７，２，ｃ０，ｃ０，ｃ０ ＳＴＡＲＴＶＰ｛ｃｏｎｄ｝ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝ 説明 この命令はＣｏｎｄが真の時にのみ行われる。この命令
は遂行を開始するようにベクトルプロセッサ側に信号伝
送を行い、ＶＩＳＲＣ（ｖｊｐ）とＶＩＳＲＣ（ｖｉ
ｐ）を自動的にクリアさせる。ＡＲＭ７はベクトルプロ
セッサが遂行を開始することを待たず、次の命令を引き
続き行う。前記ベクトルプロセッサの状態はこの命令が
行われる前に所望の状態に初期化されるべきである。こ
の命令は前記ベクトルプロセッサが予めＶＰ＿ＲＵＮ状
態になっている場合には何の影響も及ぼさない。
【０１１６】ビット１９：１２，７：５，及び３：０は
予約されている。
【０１１７】例外 ベクトルプロセッサ利用不可能ＴＥＳＴＳＥＴ テスト及びセット
【０１１８】
【表２４】
【０１１９】アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，０，Ｒｄ，ｃ０，ｃＥＲ，０ ＴＥＳＴＳＥＴ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｒｅ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・ｒ１５｝，ＥＲ
＝｛０，・・１５｝，そしてＲＡＮＡＭＥはアーキテク
チャ的に特定されたレジスタニモニック（即ち，ＵＥＲ
１或いはＶＡＳＹＮＣ）を意味する。
【０１２０】説明 この命令はＣｏｎｄが真の時にのみ行われる。この命令
はＵＥＲｘ乃至ＲＤの内容を復帰させ、ＵＥＲｘ（３
０）を１に設定する。ＡＲＭ７レジスタ（１５）が目的
レジスタとして特定されると、ＵＥＲｘ（３０）はＣＰ
ＳＲのＺビットから復帰し、これにより短い使用中(bus
y)待機ループが行われることができる。現在、ＵＥＲ１
のみがこの命令に従って動作するように定義されてい
る。
【０１２１】ビット１９：１２及び７：５は予約されて
いる。
【０１２２】例外 無し ［別添Ｂ］マルチメディアプロセッサのアーキテクチャ
１００はプロセッサ１１０がＭＦＥＲ命令或いはＭＴＥ
Ｒ命令でアクセスする拡張レジスタを定義する。この拡
張レジスタは特権拡張レジスタと使用者拡張レジスタを
含んでいる。
【０１２３】特権拡張レジスタはマルチメディア信号プ
ロセッサの演算を制御するのに主に用いられる。これら
は表１２に示されている。
【０１２４】
【表２５】
【０１２５】前記制御レジスタはＭＳＰ（１００）の演
算を制御する。ＣＴＲの全てのビットはリセット時にク
リアされる。前記レジスタ定義は表２Ｂに示されてい
る。
【０１２６】
【表２６】
【０１２７】
【表２７】
【０１２８】前記状態レジスタはＭＳＰ（１００）の状
態を指示する。フィールドＳＴＲの全てのビットはリセ
ット時にクリアされる。レジスタ定義は表１４に示され
ている。
【０１２９】
【表２８】
【０１３０】プロセッサバージョンレジスタはプロセッ
サのマルチメディア信号プロセッサファミリーの特定プ
ロセッサの特定バージョンを表示する。
【０１３１】ベクトルプロセッサインタラプトマスクレ
ジスタＶＩＭＳＫはプロセッサ１１０にベクトルプロセ
ッサ例外を報告する演算を制御する。ＶＩＭＳＫのそれ
ぞれのビットはＶＩＳＲＣレジスタの対応ビットと共に
セットされると、ＡＲＭ７に対してインタラプトを行う
例外をイネーブルさせる。これはベクトルプロセッサ例
外を検出する方法には何の影響も及ぼさず、但し前記例
外がＡＲＭ７に対してインタラプトを掛けるべきかにの
み影響を及ぼす。ＶＩＭＳＫの全てのビットはリセット
時にクリアされる。レジスタ定義は表１５に示されてい
る。
【０１３２】
【表２９】
【０１３３】ＡＲＭ７命令アドレス区切り点レジスタは
ＡＲＭ７プログラムデバック(debugging）時にこれを支
援する。レジスタ定義は表１６に示されている。
【０１３４】
【表３０】
【０１３５】ＡＲＭ７データアドレス区切り点レジスタ
はＡＲＭ７プログラムデバッグ(debugging）時にこれを
支援する。レジスタ定義は表１７に示されている。
【０１３６】
【表３１】
【０１３７】スクラッチパッドレジスタはキャッシュサ
ブシステム１３０のＳＲＡＭを使用して形成されたスク
ラッチのアドレスとサイズを構成する。レジスタ定義は
表１８に示されている。
【０１３８】
【表３２】
【０１３９】使用者拡張レジスタはプロセッサ１１０，
１２０の同期に主に用いられる。使用者拡張レジスタは
ビット３０にマッピングされた１ビットのみを持てるよ
うに現在定義されており、“ＭＦＥＲＲ１５，ＵＥＲ
ｘ”のような命令は例えばビット値をＺフラグ側に復帰
させる。ビットＵＥＲｘ（３１）及びＵＥＲｘ（２９：
０）は常にゼロと判読される。使用者拡張レジスタは表
１９に説明されている。
【０１４０】
【表３３】
【０１４１】表２０はパワーオンリセット時の拡張レジ
スタの状態を示す。
【０１４２】
【表３４】
【０１４３】［別添Ｃ］ベクトルプロセッサ１２０のア
ーキテクチャ状態は３２個の３２ビットスカラレジス
タ；３２個の２８８ビットベクトルレジスタの２つのバ
ンク：一対の５７６ビットベクトルアキュムレータレジ
スタ；１セットの３２ビット特殊レジスタを含んでい
る。スカラレジスタ、ベクトルレジスタ及びアキュムレ
ータレジスタは汎用プログラミングのためのものであ
り、多数の他のデータ形態を支援する。
【０１４４】このセクション及び次のセクションでは次
の表記を使用する。：ＶＲはベクトルレジスタを示し、
ＶＲｉは第ｉベクトルレジスタ（ゼロオフセット）を示
し、ＶＲ［ｉ］はベクトルレジスタＶＲの第ｉデータエ
レメントを示し、ＶＲ（ａ：ｂ）はベクトルレジスタＶ
Ｒのビットａ乃至ビットｂを示し、ＶＲ［ｉ］（ａ：
ｂ）はベクトルレジスタＶＲの第ｉデータエレメントの
ビットａ乃至ビットｂを示す。
【０１４５】ベクトルアーキテクチャは一つのベクトル
レジスタ内の多数のエレメントＤＭＬデータ種類とサイ
ズの追加された寸法をもっている。ベクトルレジスタは
固定されたサイズをもっているので、保持可能なデータ
エレメントの個数は前記エレメントのサイズに左右され
る。ＭＳＰアーキテクチャは表２１に示すように５種類
のエレメントサイズを定義している。
【０１４６】
【表３５】
【０１４７】ＭＳＰアーキテクチャは特定されたデータ
種類と命令サイズによってベクトルデータを解釈する。
現在、大部分の算術命令のバイト、バイト９、ハフワー
ド及びワードエレメントサイズに対しては２の補数（整
数）フォーマットが支援されている。また、ＩＥＥＥ７
４単一精密度フォーマットは大部分の算術命令のワード
エレメントサイズが支援されている。
【０１４８】命令シーケンスが意味のある結果をもたら
す限り、プログラマは所望の方式でデータを自由に解釈
する。例えば、プログラマはプログラムが“偽(fals
e）”オーバフロー結果を処理し得る限り、符号のない
８ビット数の格納にバイト９サイズを自由に使用し、バ
イトサイズデータエレメントの符号の無い８ビット数を
同様に自由に格納し、提供された２補数算術命令を使用
してこれらに対して演算を自由に行うことができる。
【０１４９】ＳＲ０乃至ＳＲ３１で表記された３２個の
スカラレジスタが存在する。これらスカラレジスタは幅
が３２ビットであり、未確定されたサイズのうちいずれ
かのサイズの１つのデータエレメントを含むことができ
る。スカラレジスタＳＲ０はこのレジスタＳＲ０が０か
らなる３２であって常に判読することができ、レジスタ
ＳＲ０への記録が無視される点から特別であると言え
る。バイト形、バイト９形及びハフワードデータ形は未
確定の値をもった最上位ビットをもっているスカラレジ
スタの最下位ビットに格納される。
【０１５０】レジスタはデータ種類指示器を持っていな
いので、プログラマはそれぞれの命令に用いられるレジ
スタのデータ種類を知っていなければならない。これは
３２ビットレジスタが３２ビットレジスタを含んでいる
と仮定される他のアーキテクチャとは異なる。ＭＳＰア
ーキテクチャはデータ種類Ａの結果がデータ種類Ａに対
して未確定されたビットのみを修正することを指示す
る。例えば、バイト９加算の結果は３２ビット目的スカ
ラレジスタの下位９ビットのみを修正する。上位２３ビ
ットの値は命令に対して異に言及されなければ、未確定
された状態である。
【０１５１】６４ベクトルレジスタはそれぞれ３２ビッ
トレジスタをもっている２つのバンクから構成されてい
る。バンク０は第１の３２レジスタを含んでおり、バン
ク１は第２の３２ビットレジスタを含んでいる。これら
２つのバンクのうち、一つは現在バンクとして設定さ
れ、もう一つは交替バンクとして設定されるようにして
用いられる。交替バンクのベクトルレジスタをアクセス
し得るロード／記憶命令及びレジスタ移動命令を除いた
全てのベクトル命令はデフォルトであって、現在バンク
内のレジスタを使用する。ベクトル制御及び状態レジス
タＶＣＳＲのＣＢＡＮＫビットはバンク０或いはバンク
１を現在バンクとして設定するのに用いられる（他のバ
ンクは交替バンクになる）。現在バンク内のベクトルレ
ジスタはＶＲ０乃至ＶＲ３１とし、交替バンク内のベク
トルレジスタはＶＲＡ０乃至ＶＲＡ３１とする。
【０１５２】また、２つのバンクは概念的には５７６ビ
ットそれぞれのダブルサイズの３２個のベクトルレジス
タを提供し得るように結合することができる。制御レジ
スタＶＣＳＲのＶＥＣ６４ビットはこのモードを示す。
ＶＥＣ６４モードには現在バンク及び交替バンクが存在
せず、ベクトルレジスタ番号は２つのバンクからの対応
する対の２８８ベクトルビットベクトルを示す。即ち、 ＶＲｉ（５７５：０）＝ＶＲ１ｉ（２８７：０）：ＶＲ
０ｉ（２８７：０） ここで、ＶＲ０ｉ及びＶＲ１ｉはそれぞれバンク１及び
バンク０でレジスタ番号ＶＲｉをもっているベクトルレ
ジスタを示す。ダブルサイズベクトルレジスタはＶＲ０
乃至ＶＲ３１と表記されている。
【０１５３】ベクトルレジスタは表２２に示したバイ
ト、バイト９、ハフワード或いはワードサイズの多数の
エレメントを収容することができる。
【０１５４】
【表３６】
【０１５５】一つのベクトルレジスタ内のエレメントサ
イズ間の混合は支援されない。バイト９エレメントサイ
ズを除いては２８８ビットのうち２５６ビットにのみが
用いられる。特に、全ての第９ビットは用いられない。
バイト、ハフワード及びワードサイズのうち用いられな
い３２ビットは予約されており、プログラマはこれらの
値に対してどのの仮定もできない。ベクトルアキュムレ
ータレジスタは目的レジスタの結果より高い正確度をも
っている中間結果を記憶装置に提供する。ベクトルアキ
ュムレータレジスタは４つの２８８ビットレジスタ、即
ちＶＡＣ１Ｈ，ＶＡＣ１Ｌ，ＶＡＣ０Ｈ，ＶＡＣ０Ｌか
ら構成されている。ＶＡＣ０Ｈ，ＶＡＣ０Ｌ対はデフォ
ルトによって３つの命令によって用いられる。ＶＥＣ６
４モードでのみ、ＶＡＣ１Ｈ，ＶＡＣ１Ｌ対が６４種類
のバイト９ベクトル演算を模倣するのに用いられる。ソ
ースベクトルレジスタと同じ個数のエレメントをもって
いる拡張された正確度の結果を生成するために、拡張精
密度エレメントは表２３に示すように一対のレジスタに
わたって節減される。
【０１５６】
【表３７】
【０１５７】ＶＡＣ１Ｈ，ＶＡＣ１Ｌ対はＶＥＣ６４モ
ードでのみ用いられることができ、この時エレメントの
個数はバイト９（及びバイト）、ハフワード、及びワー
ドの場合にそれぞれ６４，３２，或いは１６になること
ができる。
【０１５８】メモリから直接ロードされ得るか、或いは
メモリに直接格納されうる３３つの特殊レジスタがあ
る。ＲＡＳＲ０乃至ＲＡＳＲ１５とする１６つの特殊レ
ジスタは内部復帰アドレススタックを形成しており、そ
してサブルーチン呼出命令及びサブルーチン復帰命令に
よって用いられる。１７個以上の３２ビット特殊レジス
タが表２４に示されている。
【０１５９】
【表３８】
【０１６０】ベクトル制御及び状態レジスタ（ＶＣＳ
Ｒ）に関する定義は表２５に示されている。
【０１６１】
【表３９】
【０１６２】
【表４０】
【０１６３】
【表４１】
【０１６４】ベクトルプログラムカウンタレジスタＶＰ
Ｃはベクトルプロセッサ１２０によって行われる次の命
令のアドレスである。ＡＲＭ７プロセッサ１１０はベク
トルプロセッサ１２０の演算を開始させるためにＳＴＡ
ＲＴＶＰ命令を発生する前にレジスタＶＰＣをロードし
なければならない。
【０１６５】ベクトル例外プログラムカウンタＶＥＰＣ
は一番最近の例外を一番生じさせるような命令のアドレ
スを指定する。ＭＳＰ１００は正確な例外を支援せず、
よって“一番生じさせるような”という用語を使用す
る。
【０１６６】ベクトルインタラプト供給レジスタＶＩＳ
ＲＣはインタラプト供給源をＡＲＭ７プロセッサ１１０
に特定する。適切なビットは例外の検出時にハードウェ
アによって設定される。ソフトウェアはベクトルプロセ
ッサ１２０が遂行を再開する前にレジスタＶＩＳＲＣを
クリアさせなければならない。レジスタＶＩＳＲＣで設
定されたあるビットによってベクトルプロセッサ１２０
は状態ＶＰ＿ＩＤＬＥに入る。対応するインタラプトイ
ネーブルビットがＶＩＭＳＫに設定されると、プロセッ
サ１１０に対するインタラプトが信号伝送される。表２
６にはレジスタＶＩＳＲＣの内容が定義されている。
【０１６７】
【表４２】
【０１６８】ベクトルインタラプト命令レジスタＶＩＩ
ＮＳはＶＣＩＮＴ命令或いはＶＣＪＯＩＮ命令がＡＲＭ
７プロセッサ１００をインタラプトするために行われる
と、ＶＣＩＮＴ命令或いはＶＣＪＯＩＮ命令に更新され
る。
【０１６９】ベクトルカウントレジスタＶＣＲ１，ＶＣ
Ｒ２，ＶＣＲ３は減少及びブランチ命令ＶＤ１ＣＢＲ，
ＶＤ２ＣＢＲ，ＶＤ３ＣＢＲのためのものであり、行わ
れるループのカウントに初期化される。命令ＶＤ１ＣＢ
Ｒが行われると、レジスタＶＣＲ１は１だけデクレメン
ト(decrement）される。カウント値がゼロでなく前記命
令に特定された条件がＶＦＬＡＧと一致すると、ブラン
チが取られる。一致しなければ、ブランチは取られな
い。レジスタＶＣＲ１は２つの場合において１だけデク
レメントされる。レジスタＶＣＲ２，ＶＣＲ３も同一方
法で用いられる。
【０１７０】ベクトルグローバルマスクレジスタＶＧＭ
Ｒ０は、ＶＥＣ６モードで影響を受けるＶＲ（５７５：
２８８）内のエレメントとＶＥＣ６４モードにおけるＶ
Ｒ（２８７：０）内のエレメントを指示するのに用いら
れる。レジスタＶＧＭＲ０のそれぞれのビットはベクト
ル目的レジスタの９ビットの更新を制御する。具体的
に、ＶＧＭＲ０（ｉ）は、ＶＥＣ３２モードではＶＲｄ
（９ｉ＋８：９ｉ）の更新を、そしてＶＥＣ６４モード
ではＶＲ０ｄ（９ｉ＋８：９ｉ）の更新を制御する。Ｖ
Ｒ０ｄはＶＥＣ６４モードでバンク０の目的レジスタを
示し。ＶＲｄはＶＥＣ３２モードでバンク０或いはバン
ク１になれる現在バンクの目的レジスタを意味する。ベ
クトルグローバルマスクレジスタＶＧＭＲ０はＶＣＭＯ
ＶＭ命令を除いた全ての命令の遂行に用いられる。
【０１７１】ベクトルグローバルマスクレジスタＶＧＭ
Ｒ１はＶＥＣ６４モードで影響を受けるＶＲ（５７５：
２８８）内のエレメントを指示するのに用いられる。レ
ジスタＶＧＭＲ１のそれぞれのビットはバンク１のベク
トル目的レジスタの９ビットの更新を制御する。具体的
に、ＶＧＭＲ（ｉ）はＶＲ１ｄ（９ｉ＋８：９ｉ）の更
新を制御する。レジスタＶＧＲＭ１はＶＥＣ３２モード
では使用されないが、ＶＥＣ６４ではＶＣＭＯＶＭ命令
を除いた全ての命令の遂行に影響を及ぼす。
【０１７２】ベクトルオーバフローレジスタＶＯＲ０は
ベクトル算術演算後にオーバフロー結果を含んでいるＶ
ＥＣ６４モードでＶＲ（２８７：０）内のエレメントを
指示するのに用いられる。このレジスタはスカラ算術演
算に修正されない。セットされたビットＶＯＲ１（ｉ）
はバイトまたはバイト９の第ｉエレメント、ハフワード
の第（ｉｉｄｉｖ２）エレメント、或いはワードデータ
形演算の第（ｉｉｄｉｖ４）エレメントがオーバフロー
の結果を含んでいることを指示する。例えば、ビット１
とビット３は第１ハフワード及びワードエレメントのオ
ーバフローをそれぞれ指示するように設定される。ＶＯ
Ｒ０のビットのマッピングはＶＧＭＲ０或いはＶＧＭＲ
１のビットのマッピングとは異なる。
【０１７３】ベクトルオーバフローレジスタＶＯＲ１は
ベクトル算術演算後にオーバフローの結果を含んでいる
ＶＥＣ６４モードでＶＲ（５７５：２８８）内のエレメ
ントを指示するのに用いられる。レジスタＶＯＲ１はＶ
ＥＣ３２モードで使用されず、且つスカラ算術演算によ
って修正もされない。セットされたビットＶＯＲ１
（ｉ）はバイトまたはバイト９の第ｉエレメント、ハフ
ワードの第１（ｉｉｄｉｖ２）エレメント、或いはワー
ドデータ形演算の第（ｉｉｄｉｖ４）エレメントがオー
バフローの結果を含んでいることを指示する。例えば、
ビット１とビット３はそれぞれＶＲ（５７５：２８８）
で第１ハフワードとワードエレメントのオーバフローを
指示し得るようにセットされる。ＶＯＲ１のビットマッ
ピングはＶＧＭＲ０或いはＶＧＭＲ１のビットマッピン
グとは異なる。
【０１７４】ベクトル命令アドレス区切り点レジスタＶ
ＩＡＢＲはベクトルプログラムデバッグ(debugging）時
にこれを支援する。このレジスタ定義は表２７に示され
ている。
【０１７５】
【表４３】
【０１７６】ベクトルデータアドレス区切り点レジスタ
ＶＤＡＢＲはベクトルプログラムのデバッグ(debuggin
g）時にこれを支援する。表２８にレジスタ定義が示さ
れている。
【０１７７】
【表４４】
【０１７８】ベクトル移動マスクレジスタＶＭＭＲ０は
モード命令に対してＶＣＳＲ（ＳＭＭ）＝１の時のみな
らず、常にＶＣＭＯＶＭによって用いられる。レジスタ
ＶＭＭＲ０はＶＥＣ３２モードで影響を受ける目的レジ
スタのエレメント、及びＶＥＣ６４モードでＶＲ（２８
７：０）内のエレメントを指示する。ＶＭＭＲ０のそれ
ぞれのビットはベクトル目的レジスタの９ビットの更新
を制御する。具体的に、ＶＭＭＲ０（ｉ）はＶＥＣ３２
モードでＶＲｄ（９ｉ＋８：９ｉ）の更新及びＶＥＣ６
４モードでＶＲ０ｄ（９ｉ＋８：９ｉ）の更新を制御す
る。ＶＲ０ｄはＶＥＣ６４モードでバンク０の目的レジ
スタを示し、このＶＲｄはＶＥＣ３２モードでバンク０
或いはバンク１になれる現在バンクの目的レジスタを意
味する。
【０１７９】ベクトル移動マスクレジスタＶＭＭＲ１は
全ての命令に対してＶＣＳＲ（ＳＭＭ）＝１の時のみな
らず、常にＶＣＭＯＶＭによって用いられる。レジスタ
ＶＭＭＲ１はＶＥＣ３２モードで影響を受けるＶＲ（５
７５：２８８）内のエレメントを指示する。ＶＭＭＲ１
のそれぞれのビットはバンク１のベクトル目的レジスタ
の９ビットに対する更新を制御する。具体的に、ＶＧＭ
Ｒ０１（ｉ）はＶＲｄ（９ｉ＋８：９ｉ）の更新を制御
する。レジスタＶＧＭＲ１はＶＥＣ３２モードで用いら
れない。
【０１８０】ベクトル及びＡＲＭ７同期レジスタＶＡＳ
ＹＮＣはプロセッサ１１０とプロセッサ１２０との間に
生産者／消費者形態の同期を提供する。現在、ビット３
０のみが定義されている。ＡＲＭ７プロセッサは命令
（ＭＦＥＲ，ＭＴＥＲ，ＴＥＳＴＳＥＴ）を使用してレ
ジスタＶＡＳＹＮＣをアクセスすることができ、ベクト
ルプロセッサ１２０は状態ＶＰ＿ＲＵＮ或いは状態ＶＰ
＿ＩＤＬＥにある。レジスタＶＡＳＹＮＣはＴＶＰ或い
はＭＦＶＰ命令を通じてＡＲＭ７プロセッサにアクセス
できないが、これはこれら命令が第１の１６ベクトルプ
ロセッサの特殊レジスタに対してアクセスし得ないため
である。ベクトルプロセッサはＶＭＯＶ命令を通じてレ
ジスタＶＡＳＹＮＣをアクセスすることができる。
【０１８１】表２９はパワーオンリセット時の前記ベク
トルプロセッサの状態を示す。
【０１８２】
【表４５】
【０１８３】前記特殊レジスタは前記ベクトルプロセッ
サが命令を行える前に、ＡＲＭ７プロセッサ１１０によ
って初期化される。
【０１８４】〔別添Ｄ〕各命令はソースと目的オベラン
ドのデータタイプを意味するか或いは指定する。いくつ
かの命令はソースに対して一つのデータタイプを取り、
結果に対して相違したデータタイプを生成する意味をも
つ。この別添は好ましい実施例で指示されるデータタイ
プを説明する。この出願の表３０では支持されるデータ
タイプｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２，
及びフロート(float）について説明した。符号の無い整
数フォーマット(unsigned integer format）は支持され
ず、そしてそれの符号の無い整数値はまず使用前に２の
補数フォーマットに変換されるべきである。プログラマ
はオーバフローを適切に処理する限り、その選択による
ある他のフォーマット或いは符号の無い整数フォーマッ
トをもつ算術命令を自由に使用することができる。アー
キテクチャは単に２の補数整数のオーバフロー及び３２
ビット浮動小数点データタイプを定義する。アーキテク
チャは符号なしオーバフローの検出に必要な８，９，１
６，或いは３２ビット演算のキャリアウトを検出しな
い。
【０１８５】表３０はロード(load)演算によって支持さ
れるデータサイズを示す。
【０１８６】
【表４６】
【０１８７】アーキテクチャはデータタイプ境界に存在
するようにメモリアドレス整列を指定する。即ち、バイ
トに対しては何の整列要求事項もない。ハフワードに対
する整列要求事項はハフワード境界である。ワードに対
する整列要求事項はワード境界である。
【０１８８】表３１はストア(store）演算によって支持
されるデータサイズを示す。
【０１８９】
【表４７】
【０１９０】１以上のダム(dam）タイプはスカラ或いは
ベクトルでレジスタにマッピングされているために、若
干のデータタイプに対して何の定義もされていない結果
をもつ目的レジスタにビットが存在することができる。
実際に、ベクトル目的レジスタに対するバイト９データ
サイズ演算とスカラ目的レジスタに対するワードデータ
サイズ演算以外にも目的レジスタでその値が演算によっ
て定義されていないビットが存在する。これらビットの
ために、アーキテクチャはそれらの値が未定の状態にな
るように指定する。表３２は各データサイズに対して定
義されていないビットを示す。
【０１９１】
【表４８】
【０１９２】プログラマはプログラミング時にソース及
び目的レジスタ或いはメモリのデータタイプを知ってい
なければならない。一つのエレメントサイズから他のエ
レメントサイズへのデータタイプ変換は暫定的にベクト
ルレジスタに相違した数のエレメントが記憶されるよう
にする。例えば、ハフワードのワードデータタイプへの
ベクトルレジスタ変換は同一数の変換されたエレメント
を記憶するのに２つのレジスタを必要とする。逆に、ベ
クトルレジスタで使用者定義されたフォーマットが持て
るワードデータタイプからハフワードフォーマットへの
変換はベクトルレジスタの１／２に同一数のエレメント
と、他の１／２に残りのビットを生成する。いずれか一
つの場合に、データタイプの変換はソースエレメントと
相違したサイズをもつ変換されたエレメントの整列をも
つ構造的な発行(issue）を生成する。
【０１９３】原則的に、ＭＳＰアーキテクチャは結果と
してエレメントの数を密かに変更する演算を提供しな
い。アーキテクチャはプログラマが目的レジスタでエレ
メントの数を変更させる順序を知っていると判断する。
アーキテクチャは只一つのデータタイプから同一サイズ
の他のデータタイプに変換する演算を提供し、一つのデ
ータタイプから異なるサイズの他のデータタイプに変換
する時、プログラマがデータサイズの差異を調整するこ
とを要求する。
【０１９４】別添Ｅに説明されるＶＳＨＦＬＬ及びＶＵ
ＮＳＨＦＬＬのような特殊命令は第１サイズをもつベク
トルから第２データサイズをもつ第２ベクトルへの変換
を単純にする。ベクトルＶＲａ、例えばさらに小さいエ
レメントサイズのｉｎｔ８から、例えばさらに大きいサ
イズのｉｎｔ１６へ２の補数データタイプを変換するの
に含まれた基本段階は次のようである。
【０１９５】１．異なるベクトルＶＲｂをもつＶＲａに
あるエレメントをバイトデータタイプを使用して２ベク
トル（ＶＲｃ：ＶＲｄ）に分割する(shuffle）。ＶＲａ
にあるエレメントはダブルサイズレジスタ（ＶＲｃ：Ｖ
Ｒｄ）にあるｉｎｔ１６データエレメントの下位バイト
に移動させ、その値と関係の無いＶＲｂのエレメントは
ＶＲｃ：ＶＲｄの上位バイトに移動させる。この演算は
各エレメントのサイズをバイトからハフワードにダブル
化される間、ＶＲａエレメントの１／２をＶＲｃに、残
りの１／２をＶＲｄに効果的に移動させる。
【０１９６】２．８ビットでＶＲｃ：ＶＲｄにあるエレ
メントを算術シフトさせてそれらをサイン拡張させる。
【０１９７】ベクトルＶＲａ、例えばさらに大きいエレ
メントサイズのｉｎｔ１６から、例えばさらに小さいサ
イズのｉｎｔ８に２の補数データタイプを変換するのに
含まれた基本段階は次のようである。
【０１９８】１．ｉｎｔ１６データタイプの各エレメン
トがバイトサイズで表現され得るかを保障するためにチ
ェックする。もし必要なら、さらに小さいサイズに合わ
せるために両端のエレメントを飽和(saturate)させる。
【０１９９】２．異なるベクトルＶＲｂをもつＶＲａに
あるエレメントを２ベクトルＶＲｃ：ＶＲｄに結合させ
る(unshuffle）。ＶＲａとＶＲｂにある各エレメントの
上位１／２をＶＲｃに移動させ、下位１／２をＶＲｄに
移動させる。これはＶＲａの全てのエレメントの下位１
／２をＶＲｄの下位１／２に効果的に集める。
【０２００】特殊な命令は次のデータタイプ変換に提供
される：ｉｎｔ３２を単一精密浮動小数点に；単一精密
浮動小数点を固定小数点に（Ｘ．Ｙ注解）；単一精密浮
動小数点をｉｎｔ３２に；ｉｎｔ８をＩｎｔ９に；ｉｎ
ｔ９をｉｎｔ１６に；及びｉｎｔ１６をｉｎｔ９に。
【０２０１】ベクトルプログラミングに余裕度を与える
ために大部分のベクトル命令はベクトル内から選択され
たエレメントに対してのみ演算を行うようにエレメント
マスクを使用する。ベクトルグローバルマスクレジスタ
(Vector Global Mask Register：ＶＧＭＲ０，ＶＧＭＲ
１）はベクトル命令によってベクトルアキュムレータと
目的レジスタで修正されるエレメントを識別する。バイ
ト及びバイト９データサイズ演算のためにＶＧＭＲ０
（或いはＶＧＭＲ１）で３２ビットそれぞれは演算され
るエレメントを識別する。セット状態のビット（ＶＧＭ
Ｒ０（ｉ）はバイトサイズのエレメント（ｉ，ここでｉ
は０から３１まで）が影響を受けることを指示する。ハ
フワードデータサイズ演算のためにＶＧＭＲ０（或いは
ＶＧＭＲ１）で各３２ビット対は演算されるエレメント
を識別する。セット状態のビットＶＧＭＲ０（２ｉ：２
ｉ＋１）はエレメント（ｉ，ここでｉは０から１５ま
で）が影響を受けることを指示する。もしＶＧＭＲ０で
一対のうち只１つのビットがハフワードデータサイズ演
算のためにセットされた場合、対応するバイトで只その
ビットのみが修正される。ワードデータサイズ演算のた
めにＶＧＭＲ０（或いはＶＧＭＲ１）で各４ビットセッ
トは演算されるエレメントを識別する。セット状態のビ
ットＶＧＭＲ０（４ｉ：４ｉ＋３）はエレメント（ｉ，
ここでｉは０から７まで）が影響を受けることを指示す
る。もしＶＧＭＲ０で４ビットセットの全てのビットが
ワードデータサイズ演算のためにセットされない場合、
対応するバイトで単にそのビットのみが修正される。
【０２０２】ＶＧＭＲ０及びＶＧＭＲ１はベクトルレジ
スタをベクトル或いはスカラレジスタ或いはＶＣＭＰＶ
命令を使用した即値と比較することによりセットされる
ことができる。この命令は特定されたビットサイズによ
ってマスクを適切にセットする。スカラレジスタは只一
つのデータエレメントを含むように定義されるので、ス
カラ演算（即ち、目的レジスタがスカラである）はエレ
メントマスクによって影響を受けない。
【０２０３】ベクトルプログラミングに余裕度を与える
ために、大部分のＭＳＰ命令は３形態のベクトルとスカ
ラ演算を支援する。それらは次のようである： １．ベクトル＝ベクトルｏｐベクトル ２．ベクトル＝ベクトルｏｐスカラ ３．スカラ＝スカラｏｐスカラ スカラレジスタがＢオペランドとして特定されているケ
ース２の場合、スカラレジスタで単一エレメントはベク
トルＡオベランド内に多数のエレメントをマッチングさ
せるのに要求されるだけ多く複製される。複製されたエ
レメントは特定されたスカラオペランドでエレメントを
同じ値をもつ。スカラオペランドはスカラレジスタ或い
は命令から即値オペランド(immedoate operand）の形態
になることができる。即値オベランドの場合にもし特定
されたデータタイプが即値フィールドサイズの有用なも
のよりさらに大きいデータサイズを使用する場合、適当
なサイン−拡張が加えられる。
【０２０４】多くのマルチメディア応用ではソース、中
間及び最終結果の精密性に特別な注意が要求される。し
かも、整数マルチプライ(integer multiply)命令は２ベ
クトルレジスタに記憶され得る“２倍精密”中間結果を
生成する。
【０２０５】ＭＳＰアーキテクチャは現在８，９，１
６，及び３２ビットエレメントに対して２の補数整数フ
ォーマットと３２ビットエレメントに対してＩＥＥＥ７
５４単一精密フォーマットを支援する。オーバフローは
特定されたデータタイプによって表現され得る一番ポジ
ティブ或いは一番ネガティブ値以上の結果となるように
定義される。オーバフローが発生する時、目的レジスタ
に記録された値は有効番号でない。アンダーフローは単
に浮動小数点演算についてのみ定義される。
【０２０６】もし、その他の状態でなければ、全ての浮
動小数点演算はビット（ＶＣＳＲ＜ＲＭＯＤＥ）で特定
された４つのラウンディングモードのうち一つを使用す
る。若干の命令はゼロ（ラウンドイブン）ラウンディン
グモードからラウンドアウェイ(round away)として知ら
れたものを使用する。
【０２０７】飽和(Saturation)は多くのマルチメディア
応用で重要な機能である。ＭＳＰアーキテクチャは全て
の４整数及び浮動小数点演算で飽和を支援する。レジス
タＶＣＳＲでビットＩＳＡＴは整数飽和モードを特定す
る。また、速いＩＥＥＥモードと周知された浮動小数点
飽和モードはＶＣＳＲでＦＳＡＴビットに特定される。
飽和モードがイネーブルされる時、一番ポジティブ或い
は一番ネガティブ値以上になる結果はそれぞれ一番ポジ
ティブ或いは一番ネガティブ値にセットされる。オーバ
フローはこの場合に発生することができなく、オーバフ
ロービットはセットされることができない。
【０２０８】表３３は欠陥のある命令を実行する前に検
出されて報告される精密な例外(Precise Exception）に
対するリストを示す。
【０２０９】
【表４９】
【０２１０】表３４は欠陥のある命令よりプログラム順
序において後の方に存在するある番号の命令を実行した
後、検出されて報告される不精密な例外(Imprecise Exc
eption）に対するリストを示す。
【０２１１】
【表５０】
【０２１２】〔別添Ｅ〕ベクトルプロセッサに対する命
令セットは表３５に示すように１１個の分類を含む。
【０２１３】
【表５１】
【０２１４】
【表５２】
【０２１５】表３６はフローコントロール(Flow Contro
l)命令に対するリストを示す。
【０２１６】
【表５３】
【０２１７】論理（Logical)分類はブール(Boolean）デ
ータタイプを支援し、エレメントマスクによって影響を
受ける。表３７は論理(logic）命令リストである。
【０２１８】
【表５４】
【０２１９】シフト／ローテート(Shift/Rotate)分類命
令はｉｎｔ８，ｉｎｔ９，ｉｎｔ１６及びｉｎｔ３２デ
ータタイプ（フロートデータタイプでない）を演算し、
エレメントマスクによって影響を受ける。表３８はシフ
ト／ローテート分類命令リストである。
【０２２０】
【表５５】
【０２２１】算術(Arithmetic)分類命令は一般にｉｎｔ
８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２，及びフローデ
ータタイプを支援し、エレメントマスクによって影響を
受ける。支援されないデータタイプに対する特別な制限
に対しては次の各命令の詳細な説明を参照されたい。Ｖ
ＣＭＰＶ命令はそれがエレメントマスクを演算するの
で、エレメントマスクによって影響を受けない。表３９
は算術演算命令リストである。
【０２２２】
【表５６】
【０２２３】ＭＰＥＧ命令はＭＰＥＧ符号化及び復号化
に特に適した命令分類であるが、多様な方式で用いられ
ることができる。ＭＰＥＧ命令はｉｎｔ８，ｉｎｔ９，
ｉｎｔ１６及びｉｎｔ３２データタイプを支援し、エレ
メントマスクによって影響を受ける。表４０はＭＰＥＧ
命令リストである。
【０２２４】
【表５７】
【０２２５】各データタイプ変換(Data Type Conversio
n)命令は特殊なデータタイプを支援し、アーキテクチャ
がレジスタで１以上のデータタイプを支援しないため
に、エレメントマスクによって影響を受けない。表４１
はデータタイプ変換命令リストである。
【０２２６】
【表５８】
【０２２７】インタ−エレメント算術（Inter-element
Arithmetic）分類命令はｉｎｔ８，ｉｎｔ９，ｉｎｔ１
６，ｉｎｔ３２及びフローデータタイプを支援する。表
４２はインタエレメント算術分類命令リストである。
【０２２８】
【表５９】
【０２２９】インタエレメントムーブ(Inter-element M
ove)分類命令はバイト、バイト９、ハフワード及びワー
ドデータサイズを支援する。表４３はインタエレメント
ムーブ分類命令リストである。
【０２３０】
【表６０】
【０２３１】ロード／ストア(Load/Store)命令はバイ
ト、ハフワード、及びワードデータサイズに加えて特殊
なバイト９に関連したデータサイズ演算を支援し、エレ
メントマスクによって影響を受けない。表４４はロード
／ストア分類命令リストである。
【０２３２】
【表６１】
【０２３３】大部分のレジスタムーブ(Register Move）
命令はｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２及
びフローデータタイプを支援し、エレメントマスクによ
って影響を受けない。但し、ＶＣＭＯＶＭ命令はエレメ
ントマスクによって影響を受ける。表４５はレジスタム
ーブ分類の命令リストである。
【０２３４】
【表６２】
【０２３５】表４６はキャッシュサブシステム１３０を
制御するキャッシュ演算(Cache Operation）分類の命令
リストである。
【０２３６】
【表６３】
【０２３７】命令説明命名法 命令セットの説明を単純化するために、別添全体にわた
って特殊な用語が用いられる。例えば、命令オペランド
は他の注釈がない場合、バイト、バイト９、ハフワード
或いはワードサイズの符号付きた２の補数整数である。
単語“レジスタ”は汎用（スカラ或いはベクトル）レジ
スタを指称するのに用いられる。他のタイプのレジスタ
は明らかに説明される。アセンブリ言語構文(syntax)に
おいて、接尾語ｂ，ｂ９，ｈ及びｗはデータサイズ（バ
イト、バイト９、ハフワード、及びワード）と整数デー
タタイプ（ｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，及びｉｎ
ｔ３２）の全てを示す。また、命令オペランド、演算、
及びアセンブリ言語構文類の説明に用いられた用語と記
号は次の通りである。
【０２３８】Ｒｄ 目的レジスタ（ベクトル、
スカラ或いは特殊目的） Ｒａ，Ｒｂ ソースレジスタ（ａ，ｂ）（ベクトル、
スカラ或いは特殊目的） Ｒｃ ソース或いは目的レジスタ（ｃ）（ベク
トル或いはスカラ） Ｒｓ ストアデータソースレジスタ（ベクトル
或いはスカラ） Ｓ ３２ビットスカラ或いは特殊目的レジス
タ ＶＲ 現在バンクベクトルレジスタ ＶＲＡ 代替バンクベクトルレジスタ ＶＲ０ バンク０ベクトルレジスタ ＶＲ１ バンク１ベクトルレジスタ ＶＲｄ ベクトル目的レジスタ（ＶＲＡが指定さ
れない限り、現在バンクに対するデフォールト） ＶＲａ，ＶＲｂ ベクトルソースレジスタ（ａ及び
ｂ） ＶＲｃ ベクトルソース或いは目的レジスタ
（ｃ） ＶＲｓ ベクトルストアデータソースレジスタ ＶＡＣ０Ｈ ベクトルアキュムレータレジスタ０ハイ ＶＡＣ０Ｌ ベクトルアキュムレータレジスタ０ロー ＶＡＣ１Ｈ ベクトルアキュムレータレジスタ１ハイ ＶＡＣ１Ｌ ベクトルアキュムレータレジスタ１ロー ＳＲｄ スカラ目的レジスタ ＳＲａ，ＳＲｂ スカラソースレジスタ（ａ及びｂ） ＳＲｂ＋ 有効アドレスをもつベースレジスタのア
ップデート ＳＲｓ スカラストアデータソースレジスタ ＳＰ 特殊目的レジスタ ＶＲ〔ｉ〕 ベクトルレジスタＶＲにおけるｉ番目の
エレメント ＶＲ〔ｉ〕（ａ：ｂ） ベクトルレジスタＶＲにおけ
るｉ番目のエレメントのビット（ａ〜ｂ） ＶＲ〔ｉ〕（ｍｓｂ） ベクトルレジスタＶＲにおけ
るｉ番目のエレメントの最上位ビット ＥＡ メモリアクセスのための有効アドレス ＭＥＭ メモリ ＢＹＴＥ〔ＥＡ〕 ＥＡによってアドレスされるメモ
リの１バイト ＨＡＬＦ〔ＥＡ〕 ＥＡによってアドレスされるメモ
リのハフワード。ビット（１５：８）がＥＡ＋１によっ
てアドレスされる。
【０２３９】ＷＯＲＤ〔ＷＡ〕 ＥＡによってアドレ
スされるメモリのワード。ビット（３１：２４）がＥＡ
＋３によってアドレスされる。
【０２４０】ＮｕｍＥｌｅｍ 与えられたデータタイ
プに対するエレメントの数を示す。それはＶＥＣ３２モ
ードでそれぞれバイト、バイト９、ハフワード、或いは
ワードデータサイズに対して３２，１６，或いは８であ
る。それはＶＥＣ６４モードでそれぞれバイト、バイト
９、ハフワード、或いはワードデータサイズに対して６
４，３２，或いは１６である。スカラ演算の場合、Ｎｕ
ｍＥｌｅｍは０である。
【０２４１】ＥＭＡＳＫ〔ｉ〕 ｉ番目のエレメント
に対するエレメントマスクを示す。それはそれぞれバイ
ト、バイト９、ハフワード、或いはワードデータサイズ
に対してＶＧＭＲ０／１，〜ＶＧＭＲ０／１，ＶＧＭＲ
０／１，或いは〜ＶＧＭＲ０／１で１，２，或いは４ビ
ットを示す。スカラ演算の場合、ＥＭＡＳＫ〔ｉ〕＝０
であってもエレメントマスクはセットされたと推定す
る。
【０２４２】ＭＭＡＳＫ〔ｉ〕 ｉ番目のエレメント
に対するエレメントマスクを示す。それはそれぞれバイ
ト、バイト９、ハフワード、或いはワードデータサイズ
に対してＶＭＭＲ０、或いはＶＭＭＲ１で１，２，或い
は４ビットを示す。
【０２４３】ＶＣＳＲ ベクトルコントロール
及び状態レジスタ ＶＣＳＲ（ｘ） ＶＣＳＲで１つのビット或いは複数
のビットを示す。“ｘ”はフィールド名である。
【０２４４】 ＶＰＣ ベクトルプロセッサプログラムカウ
ンタ ＶＥＣＳＩＺＥ ベクトルレジスタサイズはＶＥＣ３
２で３２、ＶＥＣ６４モードで６４である。
【０２４５】ＳＰＡＤ スクラッチパッド Ｃプログラミング構成物は演算のコントロールフローを
説明するのに用いられる。例外は次のように要約され
る。
【０２４６】 ＝ 代入(assignment) ： 接合(consatenation） ｛ｘ‖ｙ｝ ｘとｙの間の選択を指示する（論理ｏｒではない） ｓｅｘ 特定データサイズに符号−拡張する ｓｅｘ−ｄｐ 特定データサイズの２倍精密度で符号−拡張 ｚｅｘ 特定データサイズにゼロ−拡張する ｚｅｒｏ ゼロ−拡張された（論理）右に移動 左に移動する（ゼロ充てん） ｔｒｎｃ７ 先行７ビット（ハフワードから）を打ち切る ｔｒａｃ１ 先行１ビット（バイト９から）を打ち切る ％ モジュロ演算者 ｜式｜ 式の絶対値 ／ 分割（フロートデータタイプに対して４ＩＥＥＥラウンディン グモードのうち一つを使用する） ／／ 分割（ゼロラウンディングモードからラウンドアウェイ(round away）を使用する） 飽和 整数データタイプに対してオーバフロー発生の代わりに一番陰 或いは一番陽の値に飽和する。フロートデータタイプに対して 、飽和は陽の無限大、陽のゼロ、陰のゼロ、或いは陰の無限大 に行われることができる。
【０２４７】一般的な命令フォーマットは図１２に表示
されており、下記に説明される。
【０２４８】ＲＥＡＲフォーマットはロード、ストア及
びキャッシュ演算命令によって用いられ、ＲＥＡＲフォ
ーマットでフィールドは表４７に与えられたように次の
意味をもつ。
【０２４９】
【表６４】
【０２５０】ビット１７：１５は予約(Reserved)され、
アーキテクチャで未来の拡張時に交換性を保障するため
にゼロになるべきである。Ｂ：ＤとＴＴフィールドのあ
る符号化は定義されない。
【０２５１】プログラマはアーキテクチャがこのような
符号化が用いられる時に予想された結果を指定しないた
めに、前記のような符号化を使用してはいけない。表４
８はＶＥＣ３２とＶＥＣ６４モードで支援された（ＬＴ
としてＴＴフィールドで符号化された）スカラロード演
算を示す。
【０２５２】
【表６５】
【０２５３】表４９はビットＶＣＳＲ（０）がクリアの
時のＶＥＣ３０モードで支援された（ＬＴとしてＴＴフ
ィールドで符号化された）ベクトルロード演算を示す。
【０２５４】
【表６６】
【０２５５】Ｂビットは現在或いは交替バンクの指示に
用いられる。
【０２５６】表５０はビットＶＣＳＲ（０）がクリアの
時のＶＥＣ６４モードで支援された（ＬＴとしてＴＴフ
ィールドで符号化された）ベクトルロード演算を示す。
【０２５７】
【表６７】
【０２５８】現在及び交替バンクの概念がＶＥＣ６４モ
ードでは存在しないので、ビットＢは６４バイトベクト
ル演算の指示に用いられる。
【０２５９】表５１はＶＥＣ３２及びＶＥＣ６４モード
で支援された（ＬＴとしてＴＴフィールドで符号化され
た）スカラストア演算リストである。
【０２６０】
【表６８】
【０２６１】表５２はビットＶＣＳＲ（０）がクリアの
時のＶＥＣ３２モードで支援された（ＬＴとしてフィー
ルドＴＴで符号化された）ベクトルストア演算リストで
ある。
【０２６２】
【表６９】
【０２６３】表５３はビットＶＣＳＲ（０）がセットで
ある時のＶＥＣ６４モードで支援された（ＬＴとしてＴ
Ｔフィールドで符号化された）ベクトルストア演算リス
トである。
【０２６４】
【表７０】
【０２６５】現在及び交替バンクの概念がＶＥＣ６４モ
ードでは存在しないので、ビットＢは６４バイトベクト
ル演算の指示に用いられる。
【０２６６】ＲＥＡＩフォーマットはロード、ストア及
びキャッシュ演算命令によって用いられ、ＲＥＡＩフォ
ーマットでフィールドは表５４に与えられたように次の
意味をもつ。
【０２６７】
【表７１】
【０２６８】ＲＥＡＲ及びＲＥＡＩフォーマットはトラ
ンスファタイプに対して同一の符号化を適用する。符号
化に対する詳しいことはＲＥＡＲフォーマットを参考さ
れたい。
【０２６９】ＲＲＲＭ５フォーマットは３レジスタ或い
は２レジスタ及び５ビット即値オペランドを提供する。
表５５はＲＲＲＭ５フォーマットに対するフィールドを
定義する。
【０２７０】
【表７２】
【０２７１】ビットは１９：１５は予約(RESERVED)さ
れ、アーキテクチャで未来の拡張時に互換性を保障する
ためにゼロになるべきである。
【０２７２】全てのベクトルレジスタオペランドは他の
状態がない限り、現在バンク（バンク０或いはバンク１
になることができる）を参照する。表５６はＤＣ（１：
０）が００，０１，或いは１０の時、Ｄ：Ｓ：Ｍ符号化
表である。
【０２７３】
【表７３】
【０２７４】ＤＳ（１：０）が１１の場合、Ｄ：Ｓ：Ｍ
符号化は次の表５７に示す意味をもつ。
【０２７５】
【表７４】
【０２７６】ＲＲＲＲフォーマットは４レジスタのオペ
ランドを提供する。
【０２７７】表５８はＲＲＲＲフォーマットでフィール
ドを示す。
【０２７８】
【表７５】
【０２７９】全てのベクトルレジスタオペランドは他の
状態がない限り、現在バンク（バンク０またはバンク１
になることができる）を言及する。
【０２８０】Ｒ１フォーマットは単にロード即値命令に
よって使用される。表５９はＲＩフォーマットでフィー
ルドを示す。
【０２８１】
【表７６】
【０２８２】Ｆ：ＤＳ（１：０）フィールドのある符号
化は定義されない。プログラマはこのような符号化が用
いられる時アーキテクチャが予想されたけっかを指定し
ないので、前記のような符号化を使用してはいけない。
Ｒｄにロードされた値は表６０に示すようにデータタイ
プによる。
【０２８３】
【表７７】
【０２８４】ＣＴフォーマットは表６１に示すフィール
ドを含む。
【０２８５】
【表７８】
【０２８６】ブランチ条件はＶＣＳＲ［ＧＴ：ＥＱ：Ｌ
Ｔ］フィールドを使用する。
【０２８７】オーバフロー条件はＶＣＳＲ［Ｓ０］ビッ
トを使用し、これはセット状態の時、ＧＴ，ＥＱ，及び
ＬＴビットを先行する。ＶＣＣＳとＶＣＢＡＲＲは前述
と異なってＣｏｎｄ（２：０）フィールドを解釈する。
詳細な命令説明を参考されたい。
【０２８８】ＲＲＲＭ９フォーマットは３レジスタ或い
は２レジスタ及び９ビット即値オペランドを指定する。
表６２はＲＲＲＭ９フォーマットのフィールドをを示
す。
【０２８９】
【表７９】
【０２９０】Ｄ：Ｓ：Ｍ符号化が即値オペランドを指定
しない時、ビット１９：１５は予約され、未来の互換性
を保障するためにゼロになるべきである。
【０２９１】全てのベクトルレジスタオペランドは他の
状態にない限り、現在（バンク０或いはバンク１になす
ることができる）ことるを参照する。Ｄ：Ｓ：Ｍ符号化
は即値フィールドから抽出された即値が表６３に示すよ
うにＤＳ（１：０）符号化によって左右されることを除
いてはＲＲＲＭ５フォーマットに対する表５６及び５７
に示されたことと同一である。
【０２９２】
【表８０】
【０２９３】即値フォーマットはフロートデータタイプ
では有用でない。
【０２９４】ＭＳＰベクトル命令が次のアルファベット
順で示されている。注釈： １．命令は他の状態が存在しない限り、エレメントマス
クによって影響を受ける。ＣＴフォーマット命令はエレ
メントマスクによって影響を受けない。ロード，スト
ア，及びキャッシュ命令からなるＲＥＡＲとＲＥＡＩフ
ォーマット命令もエレメントマスクによって影響を受け
ない。
【０２９５】２．９ビット即値オペランドはフロートデ
ータタイプには有用でない。
【０２９６】３．演算(operation）説明で単にベクトル
形式(form)のみ与えられる。スカラ演算の場合はただ一
つ、０番目のエレメントが定義されたと仮定する。
【０２９７】４．ＲＲＲＭ５とＲＲＲＭ９フォーマット
の場合、次の表６４に示す符号化が整数データタイプ
（ｂ，ｂ９，ｈ，ｗ）に対して使用される。
【０２９８】
【表８１】
【０２９９】５．ＲＲＲＭ５とＲＲＲＭ９フォーマット
の場合、次の表６５に示した符号化がフロートデータタ
イプに用いられる。
【０３００】
【表８２】
【０３０１】６．オーバフローを引き起こす虞のある全
ての命令に対してｉｎｔ８，ｉｎｔ９，ｉｎｔ６，ｉｎ
ｔ３２最大値或いは最小値の制限値はＶＣＳＲ（ＩＳＡ
Ｔ）ビットがセットされた時に適用される。従って、浮
動小数点結果はＶＣＳＲ（ＩＳＡＴ）ビットがセットさ
れた時に−無限大，−ゼロ，＋ゼロ，或いは＋無限大に
飽和される。
【０３０２】７．構文的に．ｎはバイト９データサイズ
を示すために、．ｂ９の代わりに用いられることができ
る。
【０３０３】８．全ての命令に対して目的レジスタ或い
はベクトルアキュムレータに帰還する浮動小数点結果は
ＩＥＥＥ７５４単精度フォーマットからなる。浮動小数
点結果はアキュムレータの下位部分に記録され、上位部
分は修正されない。
【０３０４】ＶＡＡＳ３ 加算及び（１，０，１）の加算
【０３０５】
【表８３】
【０３０６】アセンブラ構文 ＶＡＡＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＡＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＡＳ３．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０３０７】
【表８４】
【０３０８】説明 ベクトル／スカラレジスタＲａの内容はＲｂに加算され
て中間結果を発生し、その後中間結果にＲａの符号が加
算されて得られた最終結果はベクトル／スカラレジスタ
Ｒｄに記憶される。
【０３０９】 例外 オーバフローＶＡＤＡＣ 加算及びアキュムレート
【０３１０】
【表８５】
【０３１１】アセンブラ構文 ＶＡＤＡＣ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＡＣ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３１２】
【表８６】
【０３１３】説明 ＲａとＲｂはオペランドのそれぞれのエレメントをベク
トルアキュムレータのそれぞれの倍精度エレメントに加
算し、各エレメントの倍精度の和をベクトルアキュムレ
ータと目的レジスタＲｃ，Ｒｄに記憶させる。ＲａとＲ
ｂは指定されたデータタイプを使用するが、ＶＡＣは適
当な倍精度データタイプ（それぞれｉｎｔ８，ｉｎｔ
９，ｉｎｔ１６，及びｉｎｔ３２に対して１６，１８，
３２，及び６４ビット）を使用する。それぞれの倍精度
エレメントの上位部分はＶＡＣＨとＲｃに記憶される。
もしＲｃ＝Ｒｄであれば、Ｒｃの結果は定義されない。
【０３１４】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i] =｛VRa[i]‖ SRa｝; Bop[i] =｛VRb[i]‖ SRb｝; VACH[i]:VACL[i] = sex(Aop[i] + Bop[i] + VACH[i]:VACL[i]; Rc[i] = VACH[i] ; Rd[i] = VACL[i] ; ｝ＶＡＤＡＣＬ 加算及びローアキュムレート
【０３１５】
【表８７】
【０３１６】アセンブラ構文 ＶＡＤＡＣＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＡＣＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＤＡＣＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＤＡＣＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＤＡＣＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３１７】
【表８８】
【０３１８】説明 ＲａとＲｂ／即値オペランドのそれぞれのエレメントを
ベクトルアキュムレータのそれぞれの拡張された精密度
エレメントに加算し、低い精密度を目的レジスタ（Ｒ
ｄ）にリターンさせる。ＲａとＲｂ／即値は指定された
データタイプを使用するが、ＶＡＣは適当な倍精度デー
タタイプ（それぞれｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，
及びｉｎｔ３２に対して１６、１８，３２，及び６４ビ
ット）を使用する。それぞれの拡張された精密度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０３１９】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; VACH[i]:VACL[i] = sex(Ra[i] + Bop[i] + VACH[i]:VACL[i]; Rd[i] = VACL[i] ; ｝ＶＡＤＤ 加算
【０３２０】
【表８９】
【０３２１】アセンブラ構文 ＶＡＤＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＤＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＤＤ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＤＤ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０３２２】
【表９０】
【０３２３】説明 ＲａとＲｂ／即値オペランドを加算し、その和を目的レ
ジスタＲｄにリターンさせる。
【０３２４】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; Rd[i] = Ra[i] + Bop[i] ; ｝ 例外 オーバフロー，浮動小数点無効オペランドＶＡＤＤＨ その隣接セルエレメント加算
【０３２５】
【表９１】
【０３２６】アセンブラ構文 ＶＡＤＤＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＤＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３２７】
【表９２】
【０３２８】
【表９３】
【０３２９】 演算 for(i = 0;i < NumElem - 1 ; i++) ｛ Rd[i] = Ra[i] + Ra[i+1] ; ｝ Rd[NumElem-1] = Ra[NumElem-1]＋｛VPb[0]‖SRb ｝； 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０３３０】ＶＡＮＤ ＡＮＤ
【０３３１】
【表９４】
【０３３２】アセンブラ構文 ＶＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝，．ｗと．ｆが同
一演算を指定することに留意されたい。
【０３３３】
【表９５】
【０３３４】説明 ＲａとＲｂ／即値オペランドを論理的にＡＮＤし、その
結果を目的レジスタＲｄにリターンさせる。
【０３３５】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; Rd[i]<k> = Ra[i]<k> ＆ Bop[i]<k> , k = for all bits in element i ; ｝ 例外 無しＶＡＮＤＣ 補数ＡＮＤ
【０３３６】
【表９６】
【０３３７】アセンブラ構文 ＶＡＮＤＣ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＮＤＣ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＮＤＣ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＮＤＣ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＮＤＣ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝，．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０３３８】
【表９７】
【０３３９】説明 Ｒａ及びＲｂ／即値オペランドの補数を論理的にＡＤＮ
し、その結果を目的レジスタＲｄにリターンさせる。
【０３４０】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖ SRb‖ sex(IMM<8:0>)｝; Rd[i]<k> = Ra[i]<k> ＆ -Bop[i]<k>, k = for all bits in element i ; ｝ 例外 無しＶＡＳＡ 算術アキュムレータ移動
【０３４１】
【表９８】
【０３４２】アセンブラ構文 ＶＡＳＡＬ．ｄｔ ＶＡＳＡＲ．ｄｔ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝であり、Ｒは左或
いは右側の回転方向を示す。
【０３４３】
【表９９】
【０３４４】説明 ベクトルアキュムレータレジスタのそれぞれのデータエ
レメントは右側からゼロ充てん(zerofill)で１ビット位
置だけ左に移動されるか（もしＲ＝０の場合）或いは符
号−拡張で１ビット位置だけ左に移動される（もしＲ＝
１の場合）。この結果はベクトルアキュムレータに記憶
される。
【０３４５】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ if(R = 1) VACOH[i]:VACOL[i] = VACOH[i]:VACOL[i] sign>> 1 ; else VACOH[i]:VACOL[i] = VACOH[i]:VACOL[i] << 1 ; ｝ 例外 オーバフローＶＡＳＬ 算術左への移動
【０３４６】
【表１００】
【０３４７】アセンブラ構文 ＶＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３４８】
【表１０１】
【０３４９】説明 ベクトル／スカラレジスタＲａのそれぞれのデータエレ
メントは右側からゼロ充てんでスカラレジスタＲｂ或い
はＩＭＭフィールドに与えられた移動量だけ左に移動さ
れ、その結果はベクトル／スカラレジスタＲｄに記憶さ
れる。オーバフローを発生するそれらエレメントに対し
てその結果はそれらの符号によって最大陽或いは陰の値
に飽和する。移動量は符号のない整数となるように定義
される。
【０３５０】 演算 shift＿amount =｛SRb % 32‖IMM<4:0>｝; for(i = 0 ; i < NumElem ＆＆ EMASK[i] ; i++)｛ Rd[i] = saturate(Ra[i] << shift＿amount; ｝ 例外 なし プログラミング注意 移動量はＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の移動量を正確に指定す
る義務がある。もし移動量が指定されたデータサイズよ
り大きい場合、エレメントはゼロ充てんされる。
【０３５１】ＶＡＳＲ 算術右への移動
【０３５２】
【表１０２】
【０３５３】アセンブラ構文 ＶＡＳＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＳＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３５４】
【表１０３】
【０３５５】説明 ベクトル／スカラレジスタＲａのそれぞれのデータエレ
メントは最上位ビット位置で符号−拡張されてスカラレ
ジスタＲｂ或いはＩＭＭフィールドの最下位ビットに与
えられた移動量だけ右に算術的に移動され、その結果は
ベクトル／スカラレジスタＲｄに記憶される。移動量は
符号のない整数となるように定義される。
【０３５６】 演算 shift＿amount =｛SRb % 32‖IMM<4:0>｝; for(i = 0 ; i < NumElem ＆＆ EMASK[i] ; i++)｛ Rd[i] = Ra[i] sign >> shift＿amount) ; ｝ 例外 無し プログラミング注意 移動量がＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られることに注意されたい。バイト、バイト９、
ハフワードデータタイプに対してプログラマはデータサ
イズのビット数より小さいか同一の移動量を正確に指定
する義務がある。もし移動量が指定されたデータサイズ
より大きい場合、エレメントは符号ビットで充てんされ
る。
【０３５７】ＶＡＳＳ３ 加算及び（−１，
０，１）の符号減算
【０３５８】
【表１０４】
【０３５９】アセンブラ構文 ＶＡＳＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＳＳ３．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＳ３．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３６０】
【表１０５】
【０３６１】説明 ベクトル／スカラレジスタＲａのＲｂに加算されて中間
結果を生成し、その後中間結果からＲａの符号が減算さ
れて得られた最終結果はベクトル／スカラレジスタＲｄ
に記憶される。
【０３６２】 演算 for(i = 0;i < NumElem ＆＆ EMASK[i];i++)｛ if(Ra[i] > 0) extsgn3 = 1 ; else if(Ra[i] < 0) extsgn3 = -1 ; else extsgn3 = 0 ; Rd[i] = Ra[i] + Rb[i] - extsgn3 ; ｝ 例外 オーバフローＶＡＳＵＢ 減算の絶対値
【０３６３】
【表１０６】
【０３６４】アセンブラ構文 ＶＡＳＵＢ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＳＵＢ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＵＢ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＳＵＢ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＵＢ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３６５】
【表１０７】
【０３６６】説明 ベクトル／スカラレジスタＲｂ或いはＩＭＭフィールド
の内容はベクトル／スカラレジスタＲａの内容から減算
されてその絶対値がベクトル／スカラレジスタＲｄに記
憶される。
【０３６７】 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 もし減算器の結果が最大陰数であれば、オーバフローは
絶対値演算後に発生される。もし飽和モードがイネーブ
ルされる場合ならば、絶対値演算の結果は最大陽数にな
る。
【０３６８】ＶＡＶＧ ２エレメント平均
【０３６９】
【表１０８】
【０３７０】アセンブラ構文 ＶＡＶＧ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＶＧ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＶＧ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝であり、整数
データタイプに対する“打切り”四捨五入モードを指定
するためにＶＡＶＧＴを使用する。
【０３７１】
【表１０９】
【０３７２】説明 ベクトル／スカラレジスタＲａの内容はベクトル／スカ
ラレジスタＲｂの内容に加算されて中間結果を生成し、
その後中間結果は２で割られ、最終結果はベクトル／ス
カラレジスタＲｄに記憶される。整数データタイプに対
してＴ＝１の場合、四捨五入モードが打ち切られ、Ｔ＝
０の場合、ゼロから切り捨てがなされる（デフォール
ト）。フロートデータタイプの場合、四捨五入モードは
ＶＣＳＲ（ＲＭＯＤＥ）に指定される。
【０３７３】 例外 無しＶＡＶＧＨ ２隣接エレメント平均
【０３７４】
【表１１０】
【０３７５】アセンブラ構文 ＶＡＶＧＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＶＧＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝であり、整数
データタイプに対する“打切り”四捨五入モードを指定
するためにＶＡＶＧＨＴを使用する。
【０３７６】
【表１１１】
【０３７７】
【表１１２】
【０３７８】 演算 for(i = 0;i < NumElem - 1 ; i++) ｛ Rd[i] = (Ra[i] + Ra[i+1])// 2 ; ｝ Rd[NumElem-1] = (Ra[NumElem-1] ＋｛VRb[0]‖SRb ｝）／／ ２ ； 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０３７９】ＶＡＶＧＱ ４重平均
【０３８０】
【表１１３】
【０３８１】アセンブラ構文 ＶＡＶＧＱ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝であり、整数デー
タタイプに対する“打切り”四捨五入モードを指定する
ためにＶＡＶＧＱＴを使用する。
【０３８２】
【表１１４】
【０３８３】
【表１１５】
【０３８４】 演算 for(i = 0;i < NumElem - 1 ; i++) ｛ Rd[i] = (Ra[i] + Rb[i] + (Ra[i+1] + Rb[i+1])// 4； ｝ 例外 無しＶＣＡＣＨＥ キャッシュ演算
【０３８５】
【表１１６】
【０３８６】アセンブラ構文 ＶＣＡＣＨＥ．ｆｃ ＳＲｂ，ＳＲｉ ＶＣＡＣＨＥ．ｆｃ ＳＲｂ，＃ＩＭＭ ＶＣＡＣＨＥ．ｆｃ ＳＲｂ＋，ＳＲｉ ＶＣＡＣＨＥ．ｆｃ ＳＲｂ＋，＃ＩＭＭ ここで、ｆｃ＝｛０，１｝。
【０３８７】
【表１１７】
【０３８８】演算 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０３８９】ＶＣＡＮＤ 補数加算
【０３９０】
【表１１８】
【０３９１】アセンブラ構文 ＶＣＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＣＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＡＮＤ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝であり、．ｗと．
ｆが同一の演算を指定することに留意されたい。
【０３９２】
【表１１９】
【０３９３】説明 ＲａとＲｂ／即値オペランドの補数を論理的にＡＮＤ
し、その結果は目的レジスタＲｄにリターンさせる。
【０３９４】 演算 for(i = 0; i < NumElem ＆＆ EMASK[i]; i++) ｛ Bop[i] = ｛VRb[i]‖SRb ‖sex(IMM<8:0>) ｝; Rd[i]<k> = -Ra[i]<k> ＆ Bop[i]<k>, k = for all bits in element i; ｝ 例外 無しＶＣＢＡＲＲ 条件付バリヤ
【０３９５】
【表１２０】
【０３９６】アセンブラ構文 ＶＣＢＡＲＲ．ｃｏｎｄ ここで、ｃｏｎｄ＝｛０，−７｝、各条件は後から記号
で与えられる。
【０３９７】
【表１２１】
【０３９８】演算 （Ｃｏｎｄ＝真）の間、全ての後続命令は停止させる。
【０３９９】例外 無し プログラミング注意 この命令は命令実行の直列化を施行するためにソフトウ
ェアに提供される。この命令は不正密例外の正確な報告
を行うのに用いられる。例えば、もしこの命令が例外を
生じさせる恐れのある算術命令の直後に用いられる場
合、例外はこの命令を番地指定するプログラムカウンタ
に報告される。
【０４００】ＶＣＢＲ 条件付ブランチ
【０４０１】
【表１２２】
【０４０２】アセンブラ構文 ＶＣＢＲ．ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４０３】説明 Ｃｏｎｄが真であれば、ブランチする。これは遅延した
ブランチでない。
【０４０４】 例外 命令アドレス無効ＶＣＢＲＩ 条件付間接ブランチ
【０４０５】
【表１２３】
【０４０６】アセンブラ構文 ＶＣＢＲＩ．ｃｏｎｄ ＳＲｂ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４０７】説明 Ｃｏｎｄが真であれば、ブランチする。これは遅延した
ブランチでない。
【０４０８】 例外 命令アドレス無効ＶＣＣＳ 条件付文脈切換
【０４０９】
【表１２４】
【０４１０】アセンブラ構文 ＶＣＣＳ ＃Ｏｆｆｓｅｔ 説明 もしＶＩＭＳＫ（ｃｓｅ）が真の場合、文脈切換サブル
ーチンにジャンプする。これは遅延したブランチでな
い。もし、ＶＩＭＳＫ（ｃｓｅ）が真の場合、ＶＰＣ＋
４（リターンアドレス）がリターンアドレススタックに
セーブされる。もしそうでなければ、実行はＶＰＣ＋４
で続けられる。
【０４１１】 例外 アドレススタックオーバフローリターンＶＣＨＧＣＲ 制御レジスタ変更
【０４１２】
【表１２５】
【０４１３】アセンブラ構文 ＶＣＨＧＣＲ Ｍｏｄｅ
【０４１４】
【表１２６】
【０４１５】演算 例外 無し プログラミング注意 この命令はハードウェアがＶＭＯＶ命令をもって機能し
たものよりさらに効率的な方式でＶＣＳＲで制御ビット
を変更するために提供される。
【０４１６】ＶＣＩＮＴ 条件付ＡＲＭ７イン
タラプト
【０４１７】
【表１２７】
【０４１８】アセンブラ構文 ＶＣＩＮＴ．ｃｏｎｄ ＃ＣＯＤＥ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４１９】説明 もしＣｏｎｄが真であれば、実行を停止し、イネーブル
された場合にＡＲＭ７をインタラプトする。
【０４２０】 演算 If((Cond=VCSR[SO,GT,EQ,LT]) ｜(Cond==un)) ｛ VISRC<vip> = 1; VIINS = [VCINT.cond #ICODE instruction]; VEPC = VPC; if(VIMSK<vie>==1)signal ARM7 interrupt; VP STATE=VP IDLE; ｝ else VPC = VPC+4; 例外 ＶＣＩＮＴインタラプトＶＣＪＯＩＮ ＡＲＭ７タスクを有する条件付結
合
【０４２１】
【表１２８】
【０４２２】アセンブラ構文 ＶＣＪＯＩＮ．ｃｏｎｄ ＃Ｏｆｆｓｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４２３】説明 もしＣｏｎｄが真であれば、実行を停止し、イネーブル
された場合にＡＲＭ７をインタラプトする。
【０４２４】 演算 If((Cond=VCSR[SO,GT,EQ,LT]) ｜(Cond=un))｛ VISRC<vjp> = - 1; VIINS = [VCJOIN.cond #Offset instruction]; VEPC = VPC; if(VIMSK<vje>==1)signal ARM7 interrupt; VP STATE = VP IDLE; ｝ else VPC = VPC+4; 例外 ＶＣＪＯＩＮインタラプトＶＣＪＳＲ サブルーチンに対する条件付ジャ
ンプ
【０４２５】
【表１２９】
【０４２６】アセンブラ構文 ＶＣＪＳＲ．ｃｏｎｄ ＃Ｏｆｆｓｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４２７】説明 もしＣｏｎｄが真であれば、サブルーチンにジャンプす
る。これは遅延したブランチでない。
【０４２８】もしＣｏｎｄが真であれば、ＶＰＣ＋４
（リターンアドレス）がリターンアドレススタックにセ
ーブされる。もしそうでなければ、実行はＶＰＣ＋４で
続けられる。
【０４２９】 演算 If((Cond==VCSR[SO,GT,EQ,LT])｜(Cond==un)) ｛ if(VSP<4>>15) ｛ VISRC<RASO> = 1; signal ARM7 with RASO exception; VP STATE = VP IDLE; ｝else｛ RSTACK[VSP<3:0>] = VPC+4; VSP<4:0> = VSP<4:0>+1; VPC = VPC+sex(Offset<22:0> * 4); ｝ ｝ else VPC = VPC+4; 例外 アドレススタックオーバフローリターンＶＣＪＳＲＩ サブルーチンに対する条件付間接
ジャンプ
【０４３０】
【表１３０】
【０４３１】アセンブラ構文 ＶＣＪＳＲＩ．ｃｏｎｄ ＳＲｂ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４３２】説明 もしＣｏｎｄが真であれば、サブルーチンに間接ジャン
プする。これは遅延したブランチでない。
【０４３３】もしＣｏｎｄが真であれば、ＶＰＣ＋４
（リターンアドレス）がリターンアドレススタックにセ
ーブされる。もしそうでなければ、実行はＶＰＣ＋４で
続けられる。
【０４３４】 演算 If((Cond==VCSR[SO,GT,EQ,LT])｜(Cond=un))｛ if(VSP<4:9>15)｛ VISRC<RASO> = 1; signal ARM7 with RASO exception; VP STATE = VP IDLE; ｝else｛ RSTACK[VSP<3:0>] = VPC+4; VSP<4:0> = VSP<4:0>+1; VPC = SRb<31:2>:b'OO; ｝ ｝else VPC = VPC+4; 例外 アドレススタックオーバフローリターンＶＣＭＯＶ 条件付ムーブ
【０４３５】
【表１３１】
【０４３６】アセンブラ構文 ＶＣＭＯＶ．ｄｔ Ｒｄ，Ｒｂ，ｃｏｎｄ ＶＣＭＯＶ．ｄｔ Ｒｄ，＃ＩＭＭ，ｃｏｎｄ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝、．ｆと．ｗは．ｆデータタイプが９ビット即値オ
ペランドによって支援されないことを除いては同一の演
算を指定する。
【０４３７】
【表１３２】
【０４３８】
【表１３３】
【０４３９】 演算 If((Cond=VCSR[SOV,GT,EQ,LT])｜(Cond==un)) for(i=0;i<NumElem;i++) Rd[i] ==｛Rb[i] ‖SRb ‖sex(IMM<8:0>) ｝； 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けず、−
ＶＣＭＯＶＭはエレメントマスクによって影響を受け
る。ベクトルアキュムレータで拡張された浮動小数点精
密表現は８エレメントに対する全ての５７６ビットを使
用する。従って、アキュムレータを含むベクトルレジス
タムーブは．ｂ９データサイズを指定すべきである。
【０４４０】ＶＣＭＯＶＭ エレメントマスクを
有する条件付ムーブ
【０４４１】
【表１３４】
【０４４２】アセンブラ構文 ＶＣＭＯＶＭ．ｄｔ Ｒｄ，Ｒｂ，ｃｏｎｄ ＶＣＭＯＶＭ．ｄｔ Ｒｄ，＃ＩＭＭ，ｃｏｎｄ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝、．ｆと．ｗは．ｆデータタイプが９ビット即値オ
ペランドによって支援されないことを除いては同一の演
算を指定する。
【０４４３】
【表１３５】
【０４４４】
【表１３６】
【０４４５】 演算 If((Cond=VCSR[SO,GT,EQ,LT]) ｜(Cond=un)) for(i=0;i < NumElem; ＆＆ MMASK[i];i++) Rd[i] = ｛Rb[i] ‖SRb ‖sex(IMM<8:0>) ｝; 例外 無し プログラミング注意 この命令はＶＭＭＲエレメントマスクによって影響を受
け、−ＶＣＭＯＶはエレメントマスクによって影響を受
けない。ベクトルアキュムレータで拡張された浮動小数
点精密表現は８エレメントに対する全ての５７６ビット
を使用する。従って、アキュムレータを含むベクトルレ
ジスタムーブは．ｂ９データサイズを指定すべきであ
る。
【０４４６】ＶＣＭＰＶ 比較及びマスクセッ
ト
【０４４７】
【表１３７】
【０４４８】アセンブラ構文 ＶＣＭＰＶ．ｄｔ ＶＲｄ，ＶＲｂ，ｃｏｎｄ．ｍａｓ
ｋ ＶＣＭＰＶ．ｄｔ ＶＲｄ，ＳＲｂ，ｃｏｎｄ．ｍａｓ
ｋ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝、ｍａｓｋ＝｛ＶＧＭＲ，ＶＭＭＲ｝、もしマスク
が指定されなければ、ＶＧＭＲは仮想である。
【０４４９】
【表１３８】
【０４５０】説明 ベクトルレジスタＶＲａ，ＶＲｂの内容は減算演算（Ｖ
Ｒａ[ｉ]−ＶＲｂ[ｉ]を実行することによりエレメント
方式で比較され、ＶＧＭＲ（もしＫ＝０）或いはＶＭＭ
Ｒ（もしＫ＝１）レジスタで対応するビット（＃ｉ）は
もし比較の結果がＶＣＭＰＶ命令のＣｏｎｄフィールド
と符合する場合にセットされる。例えば、Ｃｏｎｄフィ
ールドがＬＴより小さい場合、ＶＧＭＲ[ｉ]（またはＶ
ＭＭＲ[ｉ]）はＶＲａ[ｉ]＜ＶＲｂ[ｉ]の時にセットさ
れる。
【０４５１】 演算 for(i=0;i < NumElem ; i++)｛ Bop[i] =｛Rb[i] ‖SRb ‖sex(IMM<8:0>) ｝; relationship[i] =Ra[i] ? Bop[i]; if(k=1) MMASK[i]=(relationship[i]==Cond) ? True:False; else EMASK[i]=(relationship[i]==Cond) ? True:False; 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０４５２】ＶＣＮＴＬＺ 先行ゼロカウント
【０４５３】
【表１３９】
【０４５４】アセンブラ構文 ＶＣＮＴＬＺ．ｄｔ ＶＲｄ，ＶＲｂ ＶＣＮＴＬＺ．ｄｔ ＳＲｄ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０４５５】
【表１４０】
【０４５６】説明 Ｒｂの各エレメントに対して先行ゼロの数をカウントし
て、Ｒｄにカウントをリターンする。
【０４５７】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++) ｛ Rd[i] = number of leading zeroes (Rb[i]); ｝ 例外 無し プログラミング注意 エレメントの全てのビットがゼロの場合、その結果はエ
レメントサイズ（それぞれバイト、バイト９、ハフワー
ド、或いはワードに対して８，９，１６，或いは３２）
と同一である。先行ゼロのカウントはエレメント位置の
インデックスと逆関係をもつ（もしＶＣＭＰＲ命令の次
に用いられる場合）。エレメント位置を変換するために
与えられたデータタイプに対するＮｕｍＥｌｅｍからＶ
ＣＮＴＬＺの結果を減算する。
【０４５８】ＶＣＯＲ 補数ＯＲ
【０４５９】
【表１４１】
【０４６０】アセンブラ構文 ＶＣＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＣＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗであり｝、．ｗと．
ｆが同一の演算を指定することに留意されたい。
【０４６１】
【表１４２】
【０４６２】説明 ＲａとＲｂ／即値オペランドの補数を論理的にＯＲし、
その結果を目的レジスタＲｄにリターンさせる。
【０４６３】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++) ｛ Bop[i] = ｛VRb[i]‖SRb ‖sex(IMM<8:0>) ｝; Rd[i]<k> = -Ra[i]<k> ｜Bop[i]<k>,k = for all bits in element; ｝ 例外 無しＶＣＲＳＲ サブルーチンからの条件付リター
ン
【０４６４】
【表１４３】
【０４６５】アセンブラ構文 ＶＣＲＳＲ．ｃｏｎｄ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４６６】説明 もしＣｏｎｄが真であれば、サブルーチンにリターンす
る。これは遅延したブランチでない。
【０４６７】もしＣｏｎｄが真であれば、リターンアド
レススタックにセーブされたリターンアドレスから実行
が続けられる。もしそうでなければ、実行はＶＰＣ＋４
で続けられる。
【０４６８】 演算 If((Cond==VCSR[SO,GT,EQ,LT])｜(Cond=un))｛ if(VSP<4:0> == 0) ｛ VISRC<RASU> = 1; signal ARM7 with RASU exception; VP STATE = VP IDLE; ｝else｛ VSP<4:0> = VSP<4:0> -1; VPC = RSTACK[VSP<3:0>]; VPC<1:0> = b'00; ｝ ｝ else VPC = VPC+4; 例外 命令アドレス無効、アドレススタックオーバフローリタ
ーン。
【０４６９】ＶＣＶＴＢ９ バイト９データタイ
プ変換
【０４７０】
【表１４４】
【０４７１】アセンブラ構文 ＶＣＶＴＢ９．ｍｄ ＶＲｄ，ＶＲｂ ＶＣＶＴＢ９．ｍｄ ＳＲｄ，ＳＲｂ ここで、ｍｄ＝｛ｂｂ９，ｂ９ｈ，ｈｂ９｝
【０４７２】
【表１４５】
【０４７３】説明 Ｒｂの各エレメントはバイトからバイト９（ｂｂ９）
へ、バイト９からハフワード（ｂ９ｈ）へ、或いはハフ
ワードからバイト９（ｈｂ９）へ変換する。
【０４７４】 演算 if(md<1:0> = 0)｛ //bb9 for byte to byte 9 conversion VRd = VRb; VRd<9i+8> = VRb<9i+7>, I = 0 to 31(or 63 in VEC64 mode)｝ else if(md<1:0>==2)｛ //b9h for byte9 to halfword conversion VRd = VRb ; VRd<18i+16:18i+9>=VRb<18i+8>,i=0 to 15(or 31 in VEC64 mode)｝ else if(md<1:0> = 3) ｛ //hb9 for halfword to byte9 conversion VRd<18i+8>=VRb<18i+9>,i=0 to 15(or 31 in VEC64 mode) else VRd = undefined; 例外 無し プログラミング注意 ｂ９ｈはモードを有するこのような命令を使用する前に
プログラマはシャフル(shuffle)演算をもつベクトルレ
ジスタにエレメントの減少した数を調整することが要求
される。ｈｂ９モードを有するこのような命令を使用し
た後、プログラマはアンシャフル演算をもつ目的ベクト
ルレジスタにエレメントの増加した数を調整することが
要求される。この命令はエレメントマスクによって影響
を受けない。
【０４７５】ＶＣＶＴＦＦ 浮動小数点の固定小数点への変換
【０４７６】
【表１４６】
【０４７７】アセンブラ構文 ＶＣＶＴＦＦ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＶＴＦＦ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＶＴＦＦ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＶＴＦＦ ＳＲｄ，ＳＲａ，＃ＩＭＭ
【０４７８】
【表１４７】
【０４７９】説明 ベクトル／スカラレジスタＲａの内容はＹの幅がＲｂ
（モジュロ３２）或いはＩＭＭフィールドによって指定
され、Ｘの幅が（３２−Ｙの幅）に定義される場合、３
２ビット浮動小数点からフォーマット（Ｘ，Ｙ）の固定
小数点実数に変換される。
【０４８０】 演算 Y size =｛SRb ％ 32 ‖ IMM<4.0> ｝； for(i＝0;i<NumElem;i++)｛ Rd[i] = convert to < 32-Y size.Y size>format(Ra[i]); ｝ 例外 オーバフロー プログラミング注意 この命令は単にワードデータサイズのみを支援する。こ
の命令はアーキテクチャがレジスタ内に多重データタイ
プを支援しないために、エレメントマスクを使用しな
い。この命令は整数データタイプに対してゼロ四捨五入
モードから切り捨てを使用する。
【０４８１】ＶＣＶＴＩＦ 整数の浮動小数
点への変換
【０４８２】
【表１４８】
【０４８３】アセンブラ構文 ＶＣＶＴＩＦ ＶＲｄ，ＶＲｂ ＶＣＶＴＩＦ ＶＲｄ，ＳＲｂ ＶＣＶＴＩＦ ＳＲｄ，ＳＲａ
【０４８４】
【表１４９】
【０４８５】説明 ベクトル／スカラレジスタＲｂの内容はｉｎｔ３２から
フロートデータタイプに変換され、その結果はベクトル
／スカラレジスタＲｄに記憶される。
【０４８６】 演算 for(i=0; i<NumElem : i++) ｛ Rd[i] = convert to floating point format(Rb[i]); ｝ 例外 無し プログラミング注意 この命令は単にワードデータサイズのみを支援する。こ
の命令はアーキテクチャがレジスタ内に多重データタイ
プを支援しないために、エレメントマスクを使用しな
い。
【０４８７】ＶＤ１ＣＢＲ ＶＣＲ１減少及び条
件付ブランチ
【０４８８】
【表１５０】
【０４８９】アセンブラ構文 ＶＤ１ＣＢＲ．ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４９０】説明 ＶＣＲ１を減少させ、もしＣｏｎｄが真であればブラン
チする。これは遅延したブランチではない。
【０４９１】 演算 VCR1 = VCR1 - 1; If((VCR1 > 0) ＆ ((Cond = VCSR[SO,GT,EQ,LT])｜(Cond == un))) VPC = VPC+sex(Offset<22:0>* 4); else VPC = VPC+4; 例外 命令アドレス無効 プログラミング注意 ＶＣＲ１はブランチ条件がチェックされる前に減少され
る。ＶＣＲ１が０の時、この命令を実行することはルー
プカウント２32−１に効果的にセットする。
【０４９２】ＶＤ２ＣＢＲ ＶＣＲ２減少及び条
件付ブランチ
【０４９３】
【表１５１】
【０４９４】アセンブラ構文 ＶＤ２ＣＢＲ．ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０４９５】説明 ＶＣＲ２を減少させ、もしＣｏｎｄが真であればブラン
チする。これは遅延したブランチではない。
【０４９６】 演算 VCR2 = VCR2 - 1; If((VCR2 > 0) ＆ ((Cond = VCSR[SO,GT,EQ,LT])｜(Cond = un))) VPC = VPC+sex(Offset<22:0>* 4); else VPC = VPC+4; 例外 命令アドレス無効 プログラミング注意 ＶＣＲ２はブランチ条件がチェックされる前に減少され
る。ＶＣＲ２が０の時、この命令を実行することはルー
プカウント２32−１に効果的にセットする。
【０４９７】ＶＤ３ＣＢＲ ＶＣＲ３減少及び条
件付ブランチ
【０４９８】
【表１５２】
【０４９９】アセンブラ構文 ＶＤ３ＣＢＲ，ｃｏｎｄ ＃Ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。
【０５００】説明 ＶＣＲ３を減少させ、もしＣｏｎｄが真であればブラン
チする。これは遅延したブランチではない。
【０５０１】 演算 VCR3 = VCR3 - 1; If((VCR3 > 0) ＆ ((Cond = VCSR[SO,GT,EQ,LT])｜(Cond = un))) VPC = VPC+sex(Offset<22:0>* 4); else VPC = VPC+4; 例外 命令アドレス無効 プログラミング注意 ＶＣＲ３はブランチ条件がチェックされる前に減少され
る。ＶＣＲ３が０の時、この命令を実行することはルー
プカウント２32−１に効果的にセットする。
【０５０２】ＶＤＩＶ２Ｎ ２nによる分割
【０５０３】
【表１５３】
【０５０４】アセンブラ構文 ＶＤＩＶ２Ｎ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＤＩＶ２Ｎ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＤＩＶ２Ｎ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＤＩＶ２Ｎ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０５０５】
【表１５４】
【０５０６】説明 ベクトル／スカラレジスタＲａの内容はｎがスカラレジ
スタ（Ｒｂ或いはＩＭＭ）の陽の整数である場合、２n
によって分割され、その最終結果はベクトル／スカラレ
ジスタＲｄに記憶される。この命令は四捨五入モードで
として切捨て（ゼロを向かって四捨五入）を使用する。
【０５０７】 例外 無し プログラミング注意 ＮがＳＲｂ或いはＩＭＭ（４：０）から５ビット数で得
られる点に留意されたい。バイト、バイト９、ハフワー
ドデータタイプの場合、プログラマはデータサイズで精
度が低いか同一のＮの値を正確に指定する責任がある。
もしそれが指定されたデータサイズの精度よりさらに大
きければ、エレメントは符号ビットで充てんされる。こ
の命令は四捨五入モードとしてゼロを向かって四捨五入
を使用する。
【０５０８】ＶＤＩＶ２Ｎ．Ｆ ２nフロートによる分割
【０５０９】
【表１５５】
【０５１０】アセンブラ構文 ＶＤＩＶ２Ｎ．ｆ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＤＩＶ２Ｎ．ｆ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＤＩＶ２Ｎ．ｆ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＤＩＶ２Ｎ．ｆ ＳＲｄ，ＳＲａ，＃ＩＭＭ
【０５１１】
【表１５６】
【０５１２】説明 ベクトル／スカラレジスタＲａの内容はｎがスカラレジ
スタ（Ｒｂ或いはＩＭＭ）の陽の整数の場合、２nによ
って分割され、その最終結果はベクトル／スカラレジス
タＲｄに記憶される。
【０５１３】 例外 無し プログラミング注意 ＮがＳＲｂ或いはＩＭＭ（４：０）から５ビット数で得
られる点に留意されたい。
【０５１４】ＶＤＩＶＩ 分割初期化−不完全
【０５１５】
【表１５７】
【０５１６】アセンブラ構文 ＶＤＩＶＩ．ｄｓ ＶＲｂ ＶＤＩＶＩ．ｄｓ ＳＲｂ ここで、ｄｓ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５１７】
【表１５８】
【０５１８】説明 非復原符号付き整数除算の初期化段階を実行する。被除
数はアキュムレータで倍精度符号付き整数である。もし
被除数が単精度の場合、それは倍精度で符号拡張されて
ＶＡＣＯＨ及びＶＡＣＯＬに記憶されるべきである。除
数はＲｂで単精度符号付き整数である。
【０５１９】被除数の符号(sign)が除数の符号と同一で
あれば、Ｒｂはアキュムレータの上位から減算され、そ
うでなければ、Ｒｂはアキュムレータの上位に加算され
る。
【０５２０】 例外 無し プログラミング注意 プログラマは分割ステップ前にオーバフロー或いはゼロ
による除算の場合を検出ことが要求される。
【０５２１】ＶＩＤＶＳ 分割ステップ−不完
全
【０５２２】
【表１５９】
【０５２３】アセンブラ構文 ＶＤＩＶＳ．ｄｓ ＶＲｂ ＶＤＩＶＳ．ｄｓ ＳＲｂ ここで、ｄｓ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５２４】
【表１６０】
【０５２５】説明 被復原符号付き除算の一つの反復ステップを行う。この
命令はデータサイズの多数倍（即ち、ｉｎｔ８データタ
イプに対して８倍、ｉｎｔ９に対して９倍、ｉｎｔ１６
に対して１６倍、そしてｉｎｔ３２データタイプに対し
て３２倍）として実行されるべきである。ＶＤＩＶＩ命
令はアキュムレータで初期部分の残りを生成するための
除算ステップ前に一度使用されるべきである。除数はＲ
ｂで単精度符号付き整数である。一応、商ビットはステ
ップごとに抽出されてアキュムレータの最下位ビットに
シフトされる。もし部分残りの符号がＲｂの除数の符号
と同一であれば、Ｒｂはアキュムレータの上位から減算
される。もし同一でなければ、Ｒｂはアキュムレータの
上位に加算される。商ビットはもしアキュムレータで結
果的な部分残り（加算或いは減算）の符号が除数の符号
と同一であれば、１である。そうでなければ、商ビット
はゼロ（０）である。アキュムレータは商ビットが充て
んされた状態で１ビット位置だけ左にシフトされる。除
算ステップの結論として、残りはアキュムレータの上位
に、商はアキュムレータの下位に記録される。商は１の
補数形態である。
【０５２６】 演算ＶＥＳＬ １だけエレメントを左にシフトする
【０５２７】
【表１６１】
【０５２８】アセンブラ構文 ＶＥＳＬ．ｄｔ ＳＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一演算を指定することに留意されたい。
【０５２９】
【表１６２】
【０５３０】説明 １位置だけ左にベクトルレジスタＲａのエレメントをシ
フトし、スカラレジスタＲｂから充てんする。シフトさ
れた一番左側のエレメントはスカラレジスタＲｃにリタ
ーンされ、残りのエレメントはベクトルレジスタＲｄに
リターンされる。
【０５３１】
【表１６３】
【０５３２】 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５３３】ＶＥＳＲ １だけエレメントを
右にシフトする
【０５３４】
【表１６４】
【０５３５】アセンブラ構文 ＶＥＳＲ．ｄｔ ＳＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一演算を指定することに留意されたい。
【０５３６】
【表１６５】
【０５３７】説明 １位置だけ右にベクトルレジスタＲａのエレメントをシ
フトし、スカラレジスタＲｂから充てんする。シフトさ
れた一番右側のエレメントはスカラレジスタＲｃにリタ
ーンされ、残りのエレメントはベクトルレジスタＲｄに
リターンされる。
【０５３８】
【表１６６】
【０５３９】 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５４０】ＶＥＸＴＲＴ １エレメント抽出
【０５４１】
【表１６７】
【０５４２】アセンブラ構文 ＶＥＸＴＲＴ．ｄｔ ＳＲｄ，ＶＲａ，ＳＲｂ ＶＥＸＴＲＴ．ｄｔ ＳＲｄ，ＶＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一演算を指定することに留意されたい。
【０５４３】
【表１６８】
【０５４４】説明 インデックスがスカラレジスタＲｂ或いはＩＭＭフィー
ルドによって指定されるＲａベクトルレジスタからエレ
メントを抽出してスカラレジスタＲｄに記憶させる。
【０５４５】演算 index32 = ｛SRb ％ 32 ‖ IMM<4:0> ｝; index64 = ｛SRb ％ 64 ‖ IMM<5:0> ｝; index = (VCSR<vec64>) ？ index64 : index32; SRd = VRa[index]; 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５４６】ＶＥＸＴＳＮＧ２ （１，−１）の符号
抽出
【０５４７】
【表１６９】
【０５４８】アセンブラ構文 ＶＥＸＴＳＮＧ２．ｄｔ ＶＲｄ，ＶＲａ ＶＥＸＴＳＮＧ２．ｄｔ ＳＲｄ，ＳＲａ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５４９】
【表１７０】
【０５５０】説明 ベクトル／スカラレジスタＲａの内容の符号値はエレメ
ントのように計算されて、その結果はベクトル／スカラ
レジスタＲｄに記憶される。
【０５５１】 演算 for(i=0; i<NumElem ＆＆ EMASK[i]; i++)｛ Rd[i] = (Ra[i]<0) ？-1: 1; ｝ 例外 無しＶＥＸＴＳＮＧ３ （１，０，−１）の符号抽出
【０５５２】
【表１７１】
【０５５３】アセンブラ構文 ＶＥＸＴＳＮＧ３．ｄｔ ＶＲｄ，ＶＲａ ＶＥＸＴＳＮＧ３．ｄｔ ＳＲｄ，ＳＲａ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５５４】
【表１７２】
【０５５５】説明 ベクトル／スカラレジスタＲａの内容の符号値はエレメ
ントのように計算されて、その結果はベクトル／スカラ
レジスタＲｄに記憶される。
【０５５６】 演算 for(i=0; i<NumElem ＆＆ EMASK[i]; i++)｛ if(Ra[i] > 0) Rd[i]=1; else if(Ra[i] < 0) Rd[i]=-1; else Ｒｄ［ｉ］＝０； ｝ 例外 無しＶＩＮＳＲＴ １エレメント挿入
【０５５７】
【表１７３】
【０５５８】アセンブラ構文 ＶＩＮＳＲＴ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＩＮＳＲＴ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定する点に留意されたい。
【０５５９】
【表１７４】
【０５６０】説明 スカラレジスタＲａのエレメントをスカラレジスタＲｂ
或いはＩＭＭフィールドによって指定されたインデック
スにあるベクトルレジスタＲｄへ挿入する。
【０５６１】演算 index32 = ｛SRb ％ 32 ‖ IMM<4:0> ｝; index64 = ｛SRb ％ 64 ‖ IMM<5:0> ｝; index = (VCSR<vec64>) ？ index64 : index32; VRd[index]＝SRa; 例外 無し プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５６２】ＶＬ ロード
【０５６３】
【表１７５】
【０５６４】アセンブラ構文 ＶＬ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝、．ｗと．ｆは同一の演算が指定され、．６４
とＶＲＡｄは共に指定され得ない点に留意されたい。キ
ャッシュオフロードのためにＶＬＯＦＦを使用する。
【０５６５】説明 現在或いは交替バンク或いはスカラレジスタにベクトル
レジスタをロードする。
【０５６６】演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)); if(A==1)SRb =EA; Rd = see table below;
【０５６７】
【表１７６】
【０５６８】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５６９】ＶＬＣＢ 循環バッファからロード
【０５７０】
【表１７７】
【０５７１】アセンブラ構文 ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＣＢ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｄｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝。．ｂと．ｄｓ９は同一の演算が指定され、．
６４とＶＲＡｄは共に指定され得ない点に注意された
い。キャッシュオフロードのためにＶＬＣＢＯＦＦを使
用する。
【０５７２】説明 ＳＲb+1 に存在するＢＥＧＩＮポインタとＳＲb+2 に存
するＥＮＤポインタで指された循環バッファからベクト
ルレジスタまたはスカラレジスタをロードする。
【０５７３】もし、アドレス更新演算はもちろん、ロー
ド前にＥＮＤアドレスより大きければ有効アドレスが調
整される。また、循環バッファバウンドはそれぞれ．ｈ
及び．ｗスカラレジスタについてハーフワード及びワー
ド境界上で整列されるべきである。
【０５７４】
【表１７８】
【０５７５】例外 無効データアドレス、整列されないアクセス プログラミング注意 この命令はエレメントマスクにより影響されない。
【０５７６】プログラマは下記条件を満たさなければ予
想通り作動できない。
【０５７７】 ＢＥＧＩＮ＜ＥＡ＜２＊ＥＮＤーＢＥＧＩＮ すなわち、ＥＡーＥＮＤ＜ＥＮＧーＢＥＧＩＮは勿論、
ＥＡ＞ＢＥＧＩＮＶＬＤ ダブルロード
【０５７８】
【表１７９】
【０５７９】アセンブラ構文 ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＤ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝、．ｂと．ｂｓ９は同一の演算が指定され、．
６４とＶＲＡｄは一緒に指定され得ない点に留意された
い。キャッシュオフロードのためにＶＬＤＯＦＦを使用
する。
【０５８０】説明 現在或いは交替バンク或いは２スカラレジスタに２ベク
トルレジスタをロードする。
【０５８１】
【表１８０】
【０５８２】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５８３】ＶＬＩ 即値ロード
【０５８４】
【表１８１】
【０５８５】アセンブラ構文 ＶＬＩ．ｄｔ ＶＲｄ．＃ＩＭＭ ＶＬＩ．ｄｔ ＳＲｄ．＃ＩＭＭ ここで、ｄｔ＝｛ｂ、ｂ９、ｈ、ｗ、ｆ｝。
【０５８６】説明 即値をスカラまたはベクトルレジスタへロードする。
【０５８７】スカラレジスタロードの場合、バイト、バ
イト９、ハーフワードまたはワードはデータ型によりロ
ードされる。バイト、バイト９及びハーフワードデータ
型の場合、影響されないバイト（バイト９）は修正され
ない。
【０５８８】演算 Ｒｄ＝以下の表を参照する：
【０５８９】
【表１８２】
【０５９０】例外 無しＶＬＱ 四重ロード
【０５９１】
【表１８３】
【０５９２】アセンブラ構文 ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＱ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝、．ｂと．ｂｓ９は同一の演算が指定され、．
６４とＶＲＡｄは共に指定され得ない点に留意された
い。キャッシュオフロードのためにＶＬＱＯＦＦを使用
する。
【０５９３】説明 現在或いは交替バンク或いは４スカラレジスタに４ベク
トルレジスタをロードする。
【０５９４】 演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1)SR b = EA;; Rd :Rd+1 :Rd+2 :Rd+3 = see table below;
【０５９５】
【表１８４】
【０５９６】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０５９７】ＶＬＲ 逆へのロード
【０５９８】
【表１８５】
【０５９９】アセンブラ構文 ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＲ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛４，８，１６，３２，６４｝、Ｒｄ＝
｛ＶＲｄ，ＶＲＡｄ｝、．６４とＶＲＡｄは一緒に指定
され得ない点に留意されたい。キャッシュオフロードの
ためにＶＬＲＯＦＦを使用する。
【０６００】説明 逆エレメント順序でベクトルレジスタをロードする。こ
の命令はスカラ目的レジスタを支援しない。
【０６０１】
【表１８６】
【０６０２】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０６０３】ＶＬＳＬ 論理左への移動
【０６０４】
【表１８７】
【０６０５】アセンブラ構文 ＶＬＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＬＳＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＬＳＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＬＳＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，｝。
【０６０６】
【表１８８】
【０６０７】説明 ベクトル／スカラレジスタＲａのそれぞれのエレメント
は最下位ビットＬＳＢの位置にゼロ充てんによってスカ
ラレジスタＲｂ或いはＩＭＭフィールドに与えられた移
動量だけ左に論理的にビット−移動され、その結果はベ
クトル／スカラレジスタＲｄに記憶される。
【０６０８】 例外 無し プログラミング注意 移動量がＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の移動量を正確に指定す
る義務がある。もし移動量が指定されたデータサイズよ
りさらに大きければ、エレメントはゼロ充てんされる。
【０６０９】ＶＬＳＲ 論理右への移動
【０６１０】
【表１８９】
【０６１１】アセンブラ構文 ＶＬＳＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＬＳＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＬＳＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＬＳＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，｝。
【０６１２】
【表１９０】
【０６１３】説明 ベクトル／スカラレジスタＲａのそれぞれのエレメント
は最上位ビットＭＳＢの位置にゼロ充てんでスカラレジ
スタＲｂ或いはＩＭＭフィールドに与えられた移動量だ
け右に論理的にビット−移動され、その結果はベクトル
／スカラレジスタＲｄに記憶される。
【０６１４】 例外 無し プログラミング注意 移動量がＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の移動量を正確に指定す
る義務がある。もし移動量が指定されたデータサイズよ
りさらに大きければ、エレメントはゼロで充てんされ
る。
【０６１５】ＶＬＷＳ ストライドにロード
する
【０６１６】
【表１９１】
【０６１７】アセンブラ構文 ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲａ，ＳＲｉ ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＷＳ．ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛４，８，１６，３２，６４｝，Ｒｄ＝
｛ＶＲｄ，ＶＲＡｄ｝、．６４とＶＲＡｄは共に指定さ
れ得ない点に留意されたい。キャッシュオフロードのた
めにＶＬＷＳＯＦＦを使用する。
【０６１８】説明 有効アドレスから始めてストライド制御レジスタ(Strid
e Control register)としてスカラレジスタＳＲｂ＋１
を使用してメモリからベクトルレジスタＶＲｄに３２バ
イトがロードされる。ＬＴは各ブロックに対するロード
のために連続したバイトの番号とブロックサイズを指定
する。ＳＲｂ＋１は２連続ブロックの始まりを分離する
番号とストライドを指定する。ストライドはブロックサ
イズと同一か或いはさらに大きいべきである。ＥＡは整
列されたデータサイズでなければならない。ストライド
とブロックサイズはデータサイズの多数倍になるべきで
ある。
【０６１９】 演算 EA＝SRb + ｛SRi ‖sex(IMM<7:0>）｝； if(A=1) SRb =EA ； Block＿size＝｛４‖８‖16‖32｝； stride＝SRb+1<31：0>； for(i=0;i<VECSIZE/Block ＿size;i++） for(j=0;j<Block ＿size;j++) VRd[ｉ* Block ＿size+j]<8:0>=sex BYTE[EA+i * Stride+j]; 例外 データアドレス、非整列アクセス無効ＶＭＡＣ 乗算及びアキュムレート
【０６２０】
【表１９２】
【０６２１】アセンブラ構文 ＶＭＡＣ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６２２】
【表１９３】
【０６２３】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントに加算
して、ベクトルアキュムレータに各エレメントの倍精度
の和を記憶させる。 ＲａとＲｂは指定されたデータタ
イプを使用し、一方ＶＡＣは適宜な倍精度データタイプ
を使用する（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎ
ｔ３２に対して１６，３２，及び６４ビット）。各倍精
度エレメントの上位部分はＶＡＣＨに記憶される。
【０６２４】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６２５】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i]＝｛VRa[i]‖SRa ｝; Bop[i]＝｛VRb[i]‖SRb ｝; if(dt==float)VACL[i]=Aop[i] * Bop[i]+VACL[i]; else VACH[i]:VACL[i]=Aop[i] * Bop[i]+VACH[i]:VACL[i]; 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６２６】ＶＭＡＣＦ 乗算及び小数部ア
キュムレート
【０６２７】
【表１９４】
【０６２８】アセンブラ構文 ＶＭＡＣＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，｝。
【０６２９】
【表１９５】
【０６３０】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果を１ビット左にシフト
させ、シフトさせた中間結果の各倍精度エレメントをベ
クトルアキュムレータの各倍精度エレメントに加算し
て、ベクトルアキュムレータに各エレメントの倍精度の
和を記憶させる。 ＶＲａとＲｂは指定されたデータタ
イプを使用し、一方ＶＡＣは適宜な倍精度データタイプ
を使用する（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎ
ｔ３２に対して１６，３２，及び６４ビット）。各倍精
度エレメントの上位部分はＶＡＣＨに記憶される。
【０６３１】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； VACH[i]:VACL[i]=((VRa[i]* Bop[i])<<1)+VACH[i]:VACL[i]; ｝ 例外 オーバフロー、 プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６３２】ＶＭＡＣＬ 乗算及びローアキ
ュムレート
【０６３３】
【表１９６】
【０６３４】アセンブラ構文 ＶＭＡＣＬ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣＬ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣＬ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣＬ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣＬ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６３５】
【表１９７】
【０６３６】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントに加算
して、ベクトルアキュムレータに各エレメントの倍精度
の和を記憶させ、目的レジスタＶＲｄに下位部分をリタ
ーンさせる。
【０６３７】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６３８】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６３９】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ｝； if(dt==float)VACL[i]=VRa[i] * Bop[i]+VACL[i]； else VACH[i]:VACL[i]=VRa[i] * Bop[i]+VACH[i]:VACL[i]； VRd[i]=VACL[i]； 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６４０】ＶＭＡＤ 乗算及び加算
【０６４１】
【表１９８】
【０６４２】アセンブラ構文 ＶＭＡＤ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＤ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０６４３】
【表１９９】
【０６４４】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をＲｃの各エレメントに加算して、目的レジスタ（Ｒｄ
＋１：Ｒｄ）に各エレメントの倍精度の和を記憶させ
る。
【０６４５】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i]＝｛VRa[i]‖SRa ｝； Bop[i]＝｛VRb[i]‖SRb ｝； Cop[i]＝｛VRc[i]‖SRc ｝； Rd+1[i]:Rd[i]=Aop[i]* Bop[i]+sex＿dp(Cop[i]) ; ｝ 例外 無しＶＭＡＤＬ 乗算及びロー加算
【０６４６】
【表２００】
【０６４７】アセンブラ構文 ＶＭＡＤＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＤＬ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６４８】
【表２０１】
【０６４９】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をＲｃの各エレメントに加算して、目的レジスタＲｄに
各エレメントの下位部分倍精度の和を記憶させる。
【０６５０】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６５１】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Aop[i]＝｛VRa[i]‖SRa ｝； Bop[i]＝｛VRb[i]‖SRb ｝； Cop[i]＝｛VRc[i]‖SRc ｝； if(dt==float)Lo[i]=Aop[i] * Bop[i]+ Cop[i]; else Hi[i]:Lo[i]＝Aop[i]* Bop[i]+sex＿dp(Cop[i]); Rd[i]=Lo[i]; ｝ 例外 オーバフロー、浮動小数点無効オペランド。
【０６５２】ＶＭＡＳ 乗算及びアキュムレ
ータからの減算
【０６５３】
【表２０２】
【０６５４】アセンブラ構文 ＶＭＡＳ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＳ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＳ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＳ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＳ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６５５】
【表２０３】
【０６５６】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントから減
算して、ベクトルアキュムレータに各エレメントの倍精
度の和を記憶させる。
【０６５７】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６５８】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６５９】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ｝； if(dt==float)VACL[i]=VACL[i]-VRa[i] * Bop[i]； else VACH[i]:VACL[i]=VACH[i]:VACL[i]-VRa[i] * Bop[i]； ｝ 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６６０】ＶＭＡＳＦ 乗算及びアキュム
レータ小数部からの減算
【０６６１】
【表２０４】
【０６６２】アセンブラ構文 ＶＭＡＳＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＳＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＳＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＳＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＳＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０６６３】
【表２０５】
【０６６４】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトし、シフトされた中間結果の各倍精度エレメ
ントをベクトルアキュムレータの各倍精度エレメントか
ら減算して、ベクトルアキュムレータに各エレメントの
倍精度の和を記憶させる。
【０６６５】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６６６】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； VACH[i]:VACL[i]=VACH[i]:VACL[i]-VRa[i]* Bop[i]； ｝ 例外 オーバフロー プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６６７】ＶＭＡＳＬ 乗算及びアキュム
レータローからの減算
【０６６８】
【表２０６】
【０６６９】アセンブラ構文 ＶＭＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＡＳＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＡＳＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６７０】
【表２０７】
【０６７１】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、中間結果の各倍精度エレメント
をベクトルアキュムレータの各倍精度エレメントから減
算して、ベクトルアキュムレータに各エレメントの倍精
度の和を記憶させ、目的レジスタＶＲｄに下位部分をリ
ターンする。
【０６７２】ＲａとＲｂは指定されたデータタイプを使
用し、一方ＶＡＣは適宜な倍精度データタイプを使用す
る（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３２に
対して１６，３２，及び６４ビット）。各倍精度エレメ
ントの上位部分はＶＡＣＨに記憶される。
【０６７３】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０６７４】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ｝； if(dt==float)VACL[i]=VACL[i]-VRA[i] * Bop[i]； else VACH[i]:VACL[i]=VACH[i]:VACL[i]-VRa[i] * Bop[i]； VRd[i]=VACL[i]； ｝ 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０６７５】ＶＭＡＸＥ 双方式最大及び交換
【０６７６】
【表２０８】
【０６７７】アセンブラ構文 ＶＭＡＸＥ．ｄｔ ＶＲｄ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０６７８】
【表２０９】
【０６７９】説明 ＶＲａとＶＲｂは同一でなければならない。ＶＲａがＶ
Ｒｂと相違する時、その結果は定義されない。
【０６８０】ベクトルレジスタＲｂの各偶数／奇数デー
タエレメントは対で比較され、各データエレメント対の
うちより大きい値がベクトルレジスタＲｄの偶数位置に
記憶され、各データエレメント対のうちより小さい値が
奇数位置に記憶される。
【０６８１】 演算 for(i=0;i < NumElem ＆＆ EMASK[i]:i=i+2)｛ VRd[i]＝(VRb[i]>VRb[i+1])?VRb[i]:VRb[i+1]; VRd[i+1]=(VRb[i]>VRb[i+1])?VRb[i+1]:VRb[i]； ｝ 例外 無しＶＭＯＶ ムーブ
【０６８２】
【表２１０】
【０６８３】アセンブラ構文 ＶＭＯＶ．ｄｔ Ｒｄ，Ｒｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝であり、Ｒｄ
とＲｂは構造的に指定されたレジスタ名で示される。
【０６８４】
【表２１１】
【０６８５】
【表２１２】
【０６８６】
【表２１３】
【０６８７】演算 Ｒｄ＝Ｒｂ 例外 ＶＣＳＲ或いはＶＩＳＲＣに例外状態ビットをセットす
ることは対応する例外を生じさせる。
【０６８８】プログラミング注意 この命令はエレメントマスクによって影響を受けない。
交替バンク概念がＶＥＣ６４モードには存在しないの
で、この命令はＶＥＣ６４モードで交替バンクレジスタ
に対する移動に使用できないことに注意されたい。
【０６８９】ＶＭＵＬ 乗算
【０６９０】
【表２１４】
【０６９１】アセンブラ構文 ＶＭＵＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬ．ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０６９２】
【表２１５】
【０６９３】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度の結果を生成し、目的レジスタＲｃ：Ｒｄに各エレ
メントの倍精度の和をリターンさせる。
【０６９４】ＲａとＲｂは指定されたデータタイプを使
用し、一方Ｒｃ：Ｒｄは適宜な倍精度データタイプを使
用する（それぞれｉｎｔ８，ｉｎｔ１６，及びｉｎｔ３
２に対して１６，３２，及び６４ビット）、各倍精度エ
レメントの上位部分はＲｃに記憶される。
【０６９５】 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。また、この命令
は拡張された結果が支援されたデータタイプでないの
で、フロートデータタイプを支援しない。
【０６９６】ＶＭＵＬＡ アキュムレータ乗算
【０６９７】
【表２１６】
【０６９８】アセンブラ構文 ＶＭＵＬＡ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＡ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＡ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＡ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＡ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０６９９】
【表２１７】
【０７００】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、その結果をアキュムレータに記
録させる。
【０７０１】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０７０２】 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７０３】ＶＭＵＬＡＦ アキュムレータ小数部乗算
【０７０４】
【表２１８】
【０７０５】アセンブラ構文 ＶＭＵＬＡＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＡＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＡＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＡＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＡＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０７０６】
【表２１９】
【０７０７】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトして、その結果をアキュムレータに記録させ
る。
【０７０８】 演算 for(i=0;i < NumElem ＆＆ EMASK[i]:i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； VACH[i]:VACL[i]=(VRa[i] * Bop[i])<<1； ｝ 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７０９】ＶＭＵＬＦ 小数部乗算
【０７１０】
【表２２０】
【０７１１】アセンブラ構文 ＶＭＵＬＦ．ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＦ．ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＦ．ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＦ．ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＦ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０７１２】
【表２２１】
【０７１３】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトして、その結果の上位部分を目的レジスタ
（ＶＲｄ＋１）にリターンし、その結果の下位部分を目
的レジスタＶＲｄにリターンさせる。ＶＲｄは偶数番号
のレジスタでなければならない。
【０７１４】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Hi[i]:Lo[i]=(VRa[i] * Bop[i])<<1； VRd+1[i]=Hi[i]; VRd[i]=Lo[i]; ｝ 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７１５】ＶＭＵＬＦＲ 小数部乗算及び四捨
五入
【０７１６】
【表２２２】
【０７１７】アセンブラ構文 ＶＭＵＬＦＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬＦＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＵＬＦＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＵＬＦＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＵＬＦＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝。
【０７１８】
【表２２３】
【０７１９】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、倍精度中間結果を１ビットだけ
左にシフトして、シフトされた中間結果を上位部分に対
して四捨五入し、上位部分を目的レジスタ（ＶＲｄ）に
リターンさせる。
【０７２０】 演算 for(i=0;i < NumElem ＆＆ EMASK[i]:i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Hi[i]:Lo[i]=(VRa[i] * Bop[i])<<1； if(Lo[i]<msb>==1)Hi[i]=Hi[i]+1; VRd[i]=Hi[i]; ｝ 例外 無し プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７２１】ＶＭＵＬＬ ロー乗算
【０７２２】
【表２２４】
【０７２３】アセンブラ構文 ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＭＵＬＬ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝。
【０７２４】
【表２２５】
【０７２５】説明 Ｒａの各エレメントをＲｂの各エレメントと乗算して倍
精度中間結果を生成し、その結果の下位部分を目的レジ
スタＶＲｄにリターンする。
【０７２６】フロートデータタイプに対して全てのオペ
ランドと結果は単精度である。
【０７２７】 例外 オーバフロー、浮動小数点無効オペランド プログラミング注意 この命令はｉｎｔ９データタイプを支援せず、その代わ
りｉｎｔ１６データタイプを使用する。
【０７２８】ＶＮＡＮＤ ＮＡＮＤ
【０７２９】
【表２２６】
【０７３０】アセンブラ構文 ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＮＡＮＤ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝、．ｗと．ｆが同一
の演算を指定することに留意されたい。
【０７３１】
【表２２７】
【０７３２】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットを論理的にＮＡＮＤし、その
結果をＲｄにリターンさせる。
【０７３３】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Rd[i](k)=-(Ra[i]<k> ＆ Bop[i]<k>,for k=all bits in element； ｝ 例外 無しＶＮＯＲ ＮＯＲ
【０７３４】
【表２２８】
【０７３５】アセンブラ構文 ＶＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｗ，ｆ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７３６】
【表２２９】
【０７３７】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットを論理的にＮＯＲし、その結
果をＲｄにリターンさせる。
【０７３８】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Rd[i](k)=-(Ra[i]<k> 1 Bop[i]<k>,for k=all bits in element ； ｝ 例外 無しＶＯＲ ＯＲ
【０７３９】
【表２３０】
【０７４０】アセンブラ構文 ＶＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｗ，ｆ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７４１】
【表２３１】
【０７４２】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットを論理的にＯＲし、その結果
をＲｄにリターンさせる。
【０７４３】 演算 for(i=0;i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i]＝｛VRb[i]‖SRb ‖sex(IMM<8:0>）｝； Rd[i]<k>=-(Ra[i]<k> 1 Bop[i]<k>,for k=all bits in element ； ｝ 例外 無しＶＯＲＣ 補数ＯＲ
【０７４４】
【表２３２】
【０７４５】アセンブラ構文 ＶＯＲＣ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＯＲＣ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＯＲＣ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＯＲＣ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＯＲＣ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７４６】
【表２３３】
【０７４７】説明 Ｒａにある各エレメントの各ビットとＲｂ／即値オペラ
ンドにある対応するビットの補数を論理的にＯＲし、そ
の結果をＲｄにリターンさせる。
【０７４８】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖SRb ‖sex(IMM<8.0>) ｝; Ｒｄ［ｉ］ ＜ｋ＞ ＝ Ｒａ［ｉ］＜ｋ＞１−Ｂｏｐ［ｉ］＜ｋ＞．ｆ
ｏｒ ｋ＝ａｌｌ ｂｉｔｓ ｉｎ ｅｌｅｍｅｎｔ ｉ： ｝ 例外 無しＶＰＦＴＣＨ 事前取出し
【０７４９】
【表２３４】
【０７５０】アセンブラ構文 ＶＰＦＴＣＨ．ｄｔ ＳＲｂ，ＳＲｉ ＶＰＦＴＣＨ．ｄｔ ＳＲｂ，＃ＩＭＭ ＶＰＦＴＣＨ．ｄｔ ＳＲｂ＋，ＳＲｉ ＶＰＦＴＣＨ．ｄｔ ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝。
【０７５１】説明 有効アドレスから始める多数のベクトルデータキャッシ
ュラインを予め取り出す。キャッシュラインの数は次の
ように指定される： ＬＮ（１：０）＝００：１つの６４バイトキャッシュラ
インが予め取り出され。る ＬＮ（１：０）＝０１：２つの６４バイトキャッシュラ
インが予め取り出される。
【０７５２】ＬＮ（１：０）＝１０：４つの６４バイト
キャッシュラインが予め取り出される。
【０７５３】ＬＮ（１：０）＝１１：８つの６４バイト
キャッシュラインが予め取り出される。
【０７５４】もし有効キャッシュラインが６４バイトバ
ウンダリにない場合、それは６４バイトバウンダリに整
列されるように先に打ち切られる。
【０７５５】演算 例外 データアドレス例外無効 プログラミング注意 ＥＡ（３１：０）はローカルメモリのバイトアドレスを
示す。
【０７５６】ＶＰＦＴＣＨＳＰ 臨時パッドへの事前
取出し
【０７５７】
【表２３５】
【０７５８】アセンブラ構文 ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，ＳＲｉ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，＃ＩＭＭ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，ＳＲｉ ＶＰＦＴＣＨＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝、ＶＰＦＴＣＨとＶ
ＰＦＴＣＨＳＰは同一の演算コードをもつ 説明 メモリから臨時パッドに多数の６４バイトブロックを伝
送する。有効アドレスはメモリに開始アドレスを提供
し、ＳＲｐは臨時パッドに開始アドレスを提供する。６
４バイトブロックの数は次のように指定される。
【０７５９】ＬＮ（１：０）＝００：１つの６４バイト
ブロックが伝送される。
【０７６０】ＬＮ（１：０）＝０１：２つの６４バイト
ブロックが伝送される。
【０７６１】ＬＮ（１：０）＝１０：４つの６４バイト
ブロックが伝送される。
【０７６２】ＬＮ（１：０）＝１１：８つの６４バイト
ブロックが伝送される。
【０７６３】もし有効キャッシュラインが６４バイトバ
ウンダリになければ、それは６４バイトバウンダリに整
列されるように先に打ち切られる。もしＳＲｐの臨時パ
ッドポインタアドレスが６４バイトバウンダリになけれ
ば、それはまた６４バイトバウンダリに整列されるよう
に先に打ち切られる。整列された臨時パッドポインタア
ドレスは伝送されたバイト数だけ増分される。
【０７６４】 例外 データアドレス例外無効ＶＲＯＬ 左への回転
【０７６５】
【表２３６】
【０７６６】アセンブラ構文 ＶＲＯＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＲＯＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＲＯＬ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＲＯＬ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０７６７】
【表２３７】
【０７６８】説明 ベクトル／スカラレジスタＲａの各データエレメントは
スカラレジスタＲｂ或いはＩＭＭフィールドに与えられ
たビット量だけ左に回転され、その結果はベクトル／ス
カラレジスタＲｄに記憶される。
【０７６９】 例外 なし プログラミング注意 回転量はＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の回転量を正確に指定す
る義務がある。もし回転量が指定されたデータサイズよ
りさらい大きければ、結果は定義されない。ｎだけ左に
回転することはＥｌｅｍＳｉｚｅ−ｎだけ右に回転する
のと等しく、ここでＥｌｅｍＳｉｚｅは与えられたデー
タサイズのビットの番号を示す。
【０７７０】ＶＲＯＲ 右への回転
【０７７１】
【表２３８】
【０７７２】アセンブラ構文 ＶＲＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＲＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＲＯＲ．ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＲＯＲ．ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０７７３】
【表２３９】
【０７７４】説明 ベクトル／スカラレジスタＲａの各データエレメントは
スカラレジスタＲｂ或いはＩＭＭフィールドに与えられ
たビット量だけ右に回転され、その結果はベクトル／ス
カラレジスタＲｄに記憶される。
【０７７５】 例外 なし プログラミング注意 回転量はＳＲｂ或いはＩＭＭ（４：０）から５ビット番
号で得られる点に注意されたい。バイト、バイト９、ハ
フワードデータタイプに対してプログラマはデータサイ
ズのビット数より小さいか同一の回転量を正確に指定す
る義務がある。もし回転量が指定されたデータサイズよ
りさらい大きければ、結果は定義されない。ｎだけ右に
回転することはＥｌｅｍＳｉｚｅ−ｎだけ左に回転する
のと等しく、ここでＥｌｅｍＳｉｚｅは与えられたデー
タサイズのビットの番号を示す。
【０７７６】ＶＲＯＵＮＤ 浮動小数点を整数に四捨五入する
【０７７７】
【表２４０】
【０７７８】アセンブラ構文 ＶＲＯＵＮＤ．ｒｍ ＶＲｄ，ＶＲｂ ＶＲＯＵＮＤ．ｒｍ ＳＲｄ，ＳＲｂ ここで、ｒｍ＝｛ｎｉｎｆ，ｚｅｒｏ，ｎｅａｒ，ｐｉ
ｎｆ｝。
【０７７９】
【表２４１】
【０７８０】説明 浮動小数点データフォーマットでベクトル／スカラレジ
スタＲｂの内容は一番近い３２ビット整数（ワード）に
四捨五入され、その結果はベクトル／スカラレジスタＲ
ｄに記憶される。四捨五入モードはＲＭに定義される。
【０７８１】
【表２４２】
【０７８２】 例外 無し プログラミング注意 この命令はエレメントマスクに影響を受けない。
【０７８３】ＶＳＡＴＬ 下限境界への飽和
【０７８４】
【表２４３】
【０７８５】アセンブラ構文 ＶＳＡＴＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＡＴＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＡＴＬ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＡＴＬ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＡＴＬ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｆデータ
タイプは９ビット即値で支援されないことに留意された
い。
【０７８６】
【表２４４】
【０７８７】説明 ベクトル／スカラレジスタＲａの各データエレメントは
ベクトル／スカラレジスタＲｂ或いはＩＭＭフィールド
にあるそれの対応する下限値に対してチェックされる。
もしデータエレメントの値が下限値よりさらに小さけれ
ば、それは下限値と同一に設定され、最終結果はベクト
ル／スカラレジスタＲｄに記憶される。
【０７８８】 例外 無しＶＳＡＴＵ 上限境界への飽和
【０７８９】
【表２４５】
【０７９０】アセンブラ構文 ＶＳＡＴＵ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＡＴＵ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＡＴＵ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＡＴＵ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＡＴＵ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｆデータ
タイプは９ビット即値で支援されないことに留意された
い。
【０７９１】
【表２４６】
【０７９２】 説明ベクトル／スカラレジスタＲａの各データエレメン
トはベクトル／スカラレジスタＲｂ或いはＩＭＭフィー
ルドにあるそれの対応する上限値に対してチェックされ
る。もしデータエレメントの値が上限値よりさらに小さ
ければ、それは上限値と同一に設定され、最終結果はベ
クトル／スカラレジスタＲｄに記憶される。
【０７９３】 例外 無しＶＳＨＦＬ シャフル(shuffle)
【０７９４】
【表２４７】
【０７９５】アセンブラ構文 ＶＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０７９６】
【表２４８】
【０７９７】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
混ぜられて(shuffle）、その結果はベクトルレジスタＲ
ｃ：Ｒｄに記憶される。
【０７９８】
【表２４９】
【０７９９】演算 例外 無し プログラミング注意 この命令はエレメントアスクを使用しない。
【０８００】ＶＳＨＦＬＨ ハイシャフル
【０８０１】
【表２５０】
【０８０２】アセンブラ構文 ＶＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝、．ｗと．ｆが同
一の演算を指定することに留意されたい。
【０８０３】
【表２５１】
【０８０４】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
混ぜられて(shuffle）、その結果の上位部分はベクトル
レジスタＲｄに記憶される。
【０８０５】
【表２５２】
【０８０６】演算 例外 無し プログラミング注意 この命令はエレメントマスクを使用しない。
【０８０７】ＶＳＨＦＬＬ ローシャフル
【０８０８】
【表２５３】
【０８０９】アセンブラ構文 ＶＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定することに留意されたい。
【０８１０】
【表２５４】
【０８１１】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
混ぜられて(shuffle）、その結果の下位部分はベクトル
レジスタＲｄに記憶される。
【０８１２】
【表２５５】
【０８１３】演算 例外 無し プログラミング注意 この命令はエレメントマスクを使用しない。
【０８１４】ＶＳＴ 記憶
【０８１５】
【表２５６】
【０８１６】アセンブラ構文 ＶＳＴ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｓは共に指定され得ない点に留意されたい。キ
ャッシュオフ記憶のためにＶＳＴＯＦＦを使用する。
【０８１７】説明 ベクトルまたはスカラレジスタを記憶する。
【０８１８】演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1)SRb =EA; ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８１９】
【表２５７】
【０８２０】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８２１】ＶＳＴＣＢ 円形バッファによる
記憶
【０８２２】
【表２５８】
【０８２３】アセンブラ構文 ＶＳＴＣＢ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＣＢ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＣＢ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＣＢ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｄは共に指定され得ない点に留意されたい。キ
ャッシュオフロードのためにＶＳＴＣＢＯＦＦを使用す
る。
【０８２４】説明 ＳＲｂ＋１でＢＥＧＩＮポインタ、ＳＲｂ＋２でＥＮＤ
ポインタによって境界になった円形バッファからベクト
ルまたはスカラレジスタを記憶する。
【０８２５】有効アドレスはもしそれが記憶のみならず
アドレスアップデート演算以前のＥＮＤアドレスよりさ
らに大きければ、調整される。さらに円形バッファ境界
はそれぞれ．ｈと．ｗスカラロードに対してハフワード
及びワード境界に整列されるべきである。
【０８２６】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝; BEGIN = SRb+1; END = SRb+2; cbsize = END - BEGIN; ｉｆ（ＥＡ ＞ ＥＮＤ）ＥＡ ＝ ＢＥＧＩＮ＋（Ｅ
Ａ − ＥＮＤ）； ｉｆ（Ａ＝＝１）ＳＲｂ ＝ ＥＡ； ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８２７】
【表２５９】
【０８２８】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
プログラマはこの命令が案の通りに動作するように次の
条件を保障すべきである： ＢＥＧＩＮ＜ＥＡ＜２* ＥＮＤ−ＢＥＧＩＮ 即ち、ＥＡ＞ＢＥＧＩＮ及びＥＡ−ＥＮＤ＜ＥＮＤ−Ｂ
ＥＧＩＮＶＳＴＤ ダブル記憶
【０８２９】
【表２６０】
【０８３０】アセンブラ構文 ＶＳＴＤ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＤ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＤ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＤ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｓは共に指定され得ない点に留意されたい。キ
ャッシュオフ記憶のためにＶＳＴＤＯＦＦを使用する。
【０８３１】説明 現在或いは交替バンク或いは２スカラレジスタから２ベ
クトルレジスタを記憶する。
【０８３２】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝； ｉｆ（Ａ＝＝１）ＳＲｂ ＝ ＥＡ； ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８３３】
【表２６１】
【０８３４】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８３５】ＶＳＴＱ ４重記憶
【０８３６】
【表２６２】
【０８３７】アセンブラ構文 ＶＳＴＱ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＱ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＱ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＱ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．ｂと．ｂ９ｔは同一の演算が指定され、．６４
とＶＲＡｓは共に指定され得ない点に留意されたい。キ
ャッシュオフ記憶のためにＶＳＴＱＯＦＦを使用する。
【０８３８】説明 現在或いは交替バンク或いは４スカラレジスタから４ベ
クトルレジスタを記憶する。
【０８３９】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝； ｉｆ（Ａ＝＝１）ＳＲｂ ＝ ＥＡ； ＭＥＭ［ＥＡ］ ＝ ｓｅｅ ｔａｂｌｅ ｂｅｌｏ
ｗ；
【０８４０】
【表２６３】
【０８４１】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８４２】ＶＳＴＲ 逆順記憶
【０８４３】
【表２６４】
【０８４４】アセンブラ構文 ＶＳＴＲ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＲ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＲ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＲ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，
３２，６４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲ
ｓ｝、．６４とＶＲＡｄは一緒に指定され得ない点に留
意されたい。キャッシュオフ記憶のためにＶＳＴＲＯＦ
Ｆを使用する。
【０８４５】説明 逆エレメント順序でベクトルレジスタを記憶する。この
命令はスカラデータソースレジスタを支援しない。
【０８４６】演算 EA =SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1)SRb = EA; MEM[EA] = see table below;
【０８４７】
【表２６５】
【０８４８】例外 データアドレス、非整列アクセス無効 プログラミング注意 この命令はエレメントマスクによって影響を受けない。
【０８４９】ＶＳＴＷＳ ストライド記憶
【０８５０】
【表２６６】
【０８５１】アセンブラ構文 ＶＳＴＷＳ．ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＷＳ．ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＷＳ．ｓｔ ＲＳ，ＳＲｂ＋，ＳＲｉ ＶＳＴＷＳ．ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛４，８，１６，３２｝，Ｒｓ＝｛ＶＲ
ｓ，ＶＲＡｓ｝、．６４モードは支援されず、その代わ
りＶＳＴを使用することに留意されたい。キャッシュオ
フ記憶のためにＶＳＴＷＳＯＦＦを使用する。
【０８５２】説明 有効アドレスから始めてストライド制御レジスタ(Strid
e Control Register)としてスカラレジスタＳＲｂ＋１
を使用してベクトルレジスタＶＲｓからメモリに３２バ
イトが記憶される。
【０８５３】ＳＴは各ブロックから記憶のために連続し
たバイトの番号とブロックサイズを指定する。ＳＲｂ＋
１は２連続ブロックの始まりを分離するバイトの番号と
ストライドを指定する。
【０８５４】ストライドはブロックサイズと同一か或い
は大きくなければならない。ＥＡは整列されたデータサ
イズでなければならない。ストライドとブロックサイズ
はデータサイズの多数倍になるべきである。
【０８５５】 演算 EA= SRb + ｛SRi ‖ sex(IMM<7:0>)｝; if(A==1) SR b =EA; Block size= ｛4 ‖ 8 ‖ 16 ‖ 32 ｝; Stride = SRb+1<31:0>; for(i=0;j < VECSIZE/Block size;i++) for(j=0;j < Block size;j++) BYTE｛EA+i* Stride+j] = VRs [i* Block size+j]<7:0>; 例外 データアドレス、非整列アクセス無効ＶＳＵＢ 減算
【０８５６】
【表２６７】
【０８５７】アセンブラ構文 ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＵＢ．ｓｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＵＢ．ｓｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，ｆ｝
【０８５８】
【表２６８】
【０８５９】説明 ベクトル／スカラレジスタＲｂの内容はベクトル／スカ
ラレジスタＲａの内容から減算され、その結果はベクト
ル／スカラレジスタＲｄに記憶される。
【０８６０】 例外 オーバフロー、浮動小数点無効オペランドＶＳＵＢＳ 減算及びセット
【０８６１】
【表２６９】
【０８６２】アセンブラ構文 ＶＳＵＢＳ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＵＢＳ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０８６３】
【表２７０】
【０８６４】説明 ＳＲｂはＳＲａから減算され、その結果はＳＲｄに記憶
され、ＶＣＳＲにＶＦＬＡＧビットがセットされる。
【０８６５】演算 Bop = ｛SRb ‖ sex(IMM<8:0>)｝; SRd = SRa - Bop; VCSR<lt,eq,gt> = status(SRa - Bop); 例外 オーバフロー、浮動小数点無効オペランドＶＵＮＳＨＦＬ アンシャッフル
【０８６６】
【表２７１】
【０８６７】アセンブラ構文 ＶＵＮＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲ
ｂ ＶＵＮＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＳＲ
ｂ ここで，ｄｔ＝｛ｂ、ｂ９、ｈ、ｗ、ｆ｝。．ｗと．ｆ
は同一な演算を指定することに注意する。
【０８６８】
【表２７２】
【０８６９】説明 ベクトルレジスタＶＲｂの内容が次に示した通りベクト
ルレジスタＶＲｃ：ＶＲｄにＲｂとアンシャッフルされ
る。
【０８７０】
【表２７３】
【０８７１】演算 例外 無し。
【０８７２】プログラミング注意 この命令はエレメントマスクを使用しない。
【０８７３】ＶＵＮＳＨＦＬＨ ハイアンシャフ
ル
【０８７４】
【表２７４】
【０８７５】アセンブラ構文 ＶＵＮＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＵＮＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定することに留意されたい。
【０８７６】
【表２７５】
【０８７７】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
アンシャフル(unshuffle) され、その結果の上位部分は
ベクトルレジスタＲｄにリターンされる。
【０８７８】
【表２７６】
【０８７９】演算 例外 無し プログラミング注意 この命令はエレメントマスクを使用しない。
【０８８０】ＶＵＮＳＨＦＬＬ ローアンシャフル
【０８８１】
【表２７７】
【０８８２】アセンブラ構文 ＶＵＮＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＵＮＳＨＦＬＬ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｗと．ｆ
が同一の演算を指定することに留意されたい。
【０８８３】
【表２７８】
【０８８４】説明 ベクトルレジスタＲａの内容は下記に示すようにＲｂと
アンシャフル(unshuffle) され、その結果の上位部分は
ベクトルレジスタＲｄにリターンされる。
【０８８５】
【表２７９】
【０８８６】演算 例外 無し プログラミング注意 この命令はエレメントマスクを使用しない。
【０８８７】ＶＷＢＡＣＫ 再記録
【０８８８】
【表２８０】
【０８８９】アセンブラ構文 ＶＷＢＡＣＫ．ｌｎ ＳＲｂ，ＳＲｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ，＃ＩＭＭ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋，ＳＲｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝。
【０８９０】説明 ベクトルデータキャッシュでＥＡによってインデックス
が指定されたキャッシュライン（ＥＡとタグが一致する
ものと反対）はそれが修正されたデータを含む場合、メ
モリにアップデートされる。もし１以上のキャッシュラ
インが指定される場合、次の順次的なキャッシュライン
はそれらが修正されたデータを含む場合、メモリにアッ
プデートされる。キャッシュラインの数は次のように指
定される： ＬＮ（１：０）＝００：１つの６４バイトキャッシュラ
インが記録される。
【０８９１】ＬＮ（１：０）＝０１：２つの６４バイト
キャッシュラインが記録される。
【０８９２】ＬＮ（１：０）＝１０：４つの６４バイト
キャッシュラインが記録される。
【０８９３】ＬＮ（１：０）＝１１：８つの６４バイト
キャッシュラインが記録される。
【０８９４】もし有効アドレスが６４バイトバウンダリ
になければ、それは６４バイトバウンダリに整列される
ように先に打ち切られる。
【０８９５】演算 例外 データアドレス例外無効 プログラミング注意 ＥＡ（３１：０）はローカルメモリのバイトアドレスを
示す。
【０８９６】ＶＷＢＡＣＫＳＰ 臨時パッドからの再
記録
【０８９７】
【表２８１】
【０８９８】アセンブラ構文 ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，ＳＲｉ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ，＃ＩＭＭ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，ＳＲｉ ＶＷＢＡＣＫＳＰ．ｌｎ ＳＲｐ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｎ＝｛１，２，４，８｝、ＶＷＢＡＣＫとＶ
ＷＢＡＣＫＳＰは同一の演算コードを使用する。
【０８９９】説明 臨時パッドからメモリに多数の６４バイトブロックを伝
送する。有効アドレスはメモリに開始アドレスを提供
し、ＳＲｐは臨時パッドに開始アドレスを提供する。６
４バイトブロックの数は次のように指定される： ＬＮ（１：０）＝００：１つの６４バイトブロックが記
録される。
【０９００】ＬＮ（１：０）＝０１：２つの６４バイト
ブロックが記録される。
【０９０１】ＬＮ（１：０）＝１０：４つの６４バイト
ブロックが記録される。
【０９０２】ＬＮ（１：０）＝１１：８つの６４バイト
ブロックが記録される、もし有効アドレスが６４バイト
バウンダリになければ、それは６４バイトバウンダリに
整列されるように先に打ち切られる。もしＳＲｐの臨時
パッドポインタアドレスが６４バイトバウンダリになけ
れば、またそれは６４バイトバウンダリに整列されるよ
うに先に打ち切られる。整列された臨時パッドポインタ
アドレスは伝送されたバイトの数だけ増分される。
【０９０３】 例外 データアドレス例外無効ＶＸＮＯＲ ＸＮＯＲ（排他的ＮＯＲ）
【０９０４】
【表２８２】
【０９０５】アセンブラ構文 ＶＸＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＸＮＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＸＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＸＮＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０９０６】
【表２８３】
【０９０７】説明 ベクトル／スカラレジスタＲａの内容はベクトル／スカ
ラレジスタＲｂの内容に論理的にＸＮＯＲされ、その結
果はベクトル／スカラレジスタＲｄに記憶される。
【０９０８】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖SRb ‖sex(IMM<8.0>) ｝; Rd[i]<K>=-(Ra[i]<k> ＾Bop[i]<k>,for k =all bits in element i; ｝ 例外 無しＶＸＯＲ ＸＯＲ（排他的ＯＲ）
【０９０９】
【表２８４】
【０９１０】アセンブラ構文 ＶＸＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＯＲ．ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＸＯＲ．ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＸＯＲ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＸＯＲ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０９１１】
【表２８５】
【０９１２】説明 ベクトル／スカラレジスタＲａの内容はベクトル／スカ
ラレジスタＲｂの内容に論理的にＸＯＲされ、その結果
はベクトル／スカラレジスタＲｄに記憶される。
【０９１３】 演算 for(i=0:i < NumElem ＆＆ EMASK[i];i++)｛ Bop[i] =｛VRb[i]‖SRb ‖sex(IMM<8:0>) ｝; Rd[i]<k>=Ra[i]<k> ＾Bop[i]<k>),for k =all bits in element i; ｝ 例外 無しＶＸＯＲＡＬＬ 全てのエレメントＸＯＲ（排他的
ＯＲ）
【０９１４】
【表２８６】
【０９１５】アセンブラ構文 ＶＸＯＲＡＬＬ．ｄｔ ＳＲｄ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、．ｂと．ｂ
９は同一の演算を示す
【０９１６】
【表２８７】
【０９１７】説明 ＶＲｂで各エレメントの最下位ビットは共にＸＯＲさ
れ、１ビット結果はＳＲｄの最下位ビットにリターンさ
れる。この命令はエレメントマスクによって影響を受け
ない。
【０９１８】演算 例外 無し
【図面の簡単な説明】
【図１】本発明の実施の形態によるマルチメディア信号
プロセッサのブロック図。
【図２】図１に示すマルチメディア信号プロセッサのベ
クトルプロセッサのブロック図。
【図３】図２に示すベクトルプロセッサにおける命令取
出しユニットのブロック図。
【図４】図２に示すベクトルプロセッサにおける命令取
出しユニットのブロック図。
【図５】図２に示すベクトルプロセッサにおけるレジス
タ対レジスタ命令に対するステージ実行パイプラインを
示した段階図。
【図６】図２に示すベクトルプロセッサにおけるロード
命令の実行のための実行パイプラインを示した段階図。
【図７】図２に示すベクトルプロセッサにおける格納命
令語の実行のための実行パイプラインを示した段階図。
【図８】図２に示すベクトルプロセッサにおける実行デ
ータパスのブロック図。
【図９】図８に示す実行データパスにおけるレジスタフ
ァイルのブロック図。
【図１０】図８に示す実行データパスにおける並列処理
論理ユニットのブロック図。
【図１１】図２に示すベクトルプロセッサにおけるロー
ド／記憶ユニットのブロック図。
【図１２】本発明の実施の形態によるベクトルプロセッ
サの命令セットのフォーマット図。
【符号の説明】
１００ マルチメディアプロセッサ １０５ プロセッシングコア １１０ 主プロセッサ １１５ 拡張レジスタ １２０ ベクトルプロセッサ １３０ キャッシュサブレジスタ １４０ システムバス １４２ システムタイマ １４４ 全二重ＵＡＲＴ １４６ ビットストリームプロセッサ １４８ インタラプトコントローラ １５０ システムバス １５２ デバイスインタフェース １５４ ＤＭＡコントローラ １５６ ローカルバスコントローラ １５８ メモリコントローラ １６０，１９０ ＳＲＡＭ １６２，１９２ 命令キャッシュ １６４，１９４ データキャッシュ １７０ ＲＯＭ １８０ キャッシュコントロール ２１０ 命令取出しユニット（ＩＦＵ） ２２０ デコーダ ２３０ スケジューラ ２４０ 実行データパス ２５０ ロード／記憶ユニット（ＬＳＵ） ６１０ レジスタファイル
フロントページの続き (72)発明者 リ トロン ギュエン アメリカ合衆国 カリフォルニア州 95030 モンテセレノ ダニエルプレイス 15095 (72)発明者 ロニー サー ドン ウォン アメリカ合衆国 カリフォルニア州 94086 サニーベイル ラークスパー ア ベニュー 946

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサにおいて、 単一スカラ値を格納するように適応されたスカラレジス
    タと、 多数のデータエレメントを格納するように適応されたベ
    クトルレジスタと、 前記スカラレジスタ及び前記ベクトルレジスタに結合さ
    れたプロセッシング回路とを備え、 単一命令に応答して前記プロセッシング回路はそれぞれ
    の演算が前記ベクトルレジスタからのデータエレメント
    のうち１つのエレメントと前記スカラレジスタからのス
    カラ値を結合する演算を並列に行うことを特徴とするプ
    ロセッサ。
  2. 【請求項２】 命令を実行するプロセッシング回路の演
    算方法において、 ベクトル値の成分を形成するレジスタデータエレメント
    から読み出す段階と、 ベクトル結果を生成するためにスカラ値を前記それぞれ
    のデータエレメントと結合する並列演算を行う段階とを
    含むことを特徴とするプロセッシング回路演算方法。
  3. 【請求項３】 前記並列遂行段階はベクトルデータ結果
    を生成するために前記それぞれのデータエレメントによ
    り前記スカラ値を乗算することを特徴とする請求項２に
    記載のプロセッシング回路演算方法。
  4. 【請求項４】 前記並列遂行段階はベクトルデータ結果
    を生成するために前記データエレメントのそれぞれに前
    記スカラ値を加算することを特徴とする請求項２に記載
    のプロセッシング回路演算方法。
  5. 【請求項５】 前記データエレメントと結合するために
    第２レジスタから前記スカラ値を読み出す段階をさらに
    含み、前記第２レジスタは単一スカラ値を格納するよう
    に適応されていることを特徴とする請求項２に記載のプ
    ロセッシング回路演算方法。
  6. 【請求項６】 前記データエレメントと結合するために
    前記スカラ値を前記命令から抽出する段階をさらに含む
    ことを特徴とする請求項２に記載のプロセッシング回路
    演算方法。
  7. 【請求項７】 プロセッサの演算方法において、 それぞれのスカラレジスタが単一スカラ値を格納するよ
    うに適応されており、それぞれのベクトルレジスタがベ
    クトル成分を形成する多数のデータエレメントを格納す
    るように適応されており、プロセッサ内にスカラレジス
    タとベクトルレジスタを供する段階と、 他のスカラレジスタに割り当てられたレジスタ番号とは
    区別されるレジスタ番号をそれぞれのスカラレジスタに
    割り当てる段階と、 前記ベクトルレジスタに割り当てられた少なくとも一部
    のレジスタ番号が前記スカラレジスタに割り当てられた
    レジスタ番号と同様であり、他のベクトルレジスタに割
    り当てられたレジスタ番号とは区別されるレジスタ番号
    をそれぞれのベクトルレジスタに割り当てる段階と、 スカラレジスタを識別するレジスタ番号である第１オペ
    ランドとベクトルレジスタを識別するレジスタ番号であ
    る第２オペランドを含む命令を形成する段階と、 前記第１オペランドにより識別された前記スカラレジス
    タと前記第２オペランドにより識別された前記ベクトル
    レジスタ内のデータエレメントとの間にデータを移動さ
    せ命令を実行する段階とを含むことを特徴とするプロセ
    ッサ演算方法。
  8. 【請求項８】 前記形成された命令はベクトル内のデー
    タエレメントを識別する第３オペランドをさらに含み、
    前記第１オペランドにより識別された前記スカラレジス
    タと前記第２オペランドにより識別された前記ベクトル
    レジスタ内の前記第３オペランドにより識別された前記
    データエレメントとの間にデータを移動させ命令を実行
    する段階を含むことを特徴とする請求項７に記載のプロ
    セッサ演算方法。
  9. 【請求項９】 前記形成された命令は第２スカラレジス
    タを識別する第３オペランドをさらに含み、前記第１オ
    ペランドにより識別された前記スカラレジスタと前記第
    ２オペランドにより識別され前記第２スカラレジスタに
    格納された値により識別される前記ベクトルレジスタに
    存するデータエレメントとの間にデータを移動させ命令
    を実行する段階を含むことを特徴とする請求項７に記載
    のプロセッサ演算方法。
JP9222417A 1996-08-19 1997-08-19 スカラ／ベクトル演算の組み合わせられた単一命令複数データ処理 Pending JPH10143494A (ja)

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