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JP2835103B2 - 命令指定方法及び命令実行方式 - Google Patents

命令指定方法及び命令実行方式

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JP2835103B2
JP2835103B2 JP1285471A JP28547189A JP2835103B2 JP 2835103 B2 JP2835103 B2 JP 2835103B2 JP 1285471 A JP1285471 A JP 1285471A JP 28547189 A JP28547189 A JP 28547189A JP 2835103 B2 JP2835103 B2 JP 2835103B2
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Fujitsu Ltd
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Description

【発明の詳細な説明】 〔概要〕 情報処理装置で実行する命令を指定し、これを実行す
る命令指定方法及び命令実行方式に関し、 ビット使用効率が向上し、大きな即値データを指定で
き、複数の命令を同時実行するためのハードウェア構成
が簡単となることを目的とし、 情報処理装置で実行する命令を指定する命令指定方法
において、少なくとも命令コードと１つの演算を指定す
るオペランド指定部とを持つ可変長の演算指定命令を少
なくとも一つ有し、前記演算指定命令は、第1,第２レジ
スタの内容を演算して第３レジスタに格納する第１命令
形成と、第１レジスタの内容と即値データとを演算して
第３レジスタに格納する第２命令形式と、即値データを
第３レジスタに格納する第３命令形式を持つ構成とし、
タイプコードと少なくとも１つの演算指定命令とから固
定長の大命令語を構成し、前記タイプコードは前記大命
令語を構成する少なくとも１つの演算指定命令を指定す
る構成とし、大命令語で複数の演算を指定し、各演算指
定命令をタイプコードに応じ複数の演算手段の中で対応
するものに割り当て、割り当てられた演算手段で独立し
て演算指定命令を実行し、情報処理装置に於いて、一つ
の演算を指定する演算指定命令を少なくとも一つ有し、
且つ前記演算指定命令が幾つあるか且つどの様な演算指
定部の組合せかの演算形式を指定するタイプコードを有
する固定長の大命令語を入力する入力手段と、前記タイ
プコードより、前記大命令語の演算指定命令の組合せ且
つ演算指定命令の数を判断する演算形式判断部と、複数
の演算手段と、演算形式判断部の形式判断に従い、前記
大命令語内の演算指定命令のそれぞれを前記複数の演算
手段の内適当な演算手段に割り当て、送出する演算割り
当て手段を有し構成する。
〔産業上の利用分野〕
本発明は命令指定方法及び命令実行方式に関し、情報
処理装置で実行する命令を指定し、これを実行する命令
指定方法及び命令実行方式に関する。
近年、半導体の集積度，スピードの向上に伴いプロセ
ッサの性能向上は著しいが、一層の性能向上が要求され
ている。この性能向上の要求に応えるため、RISC（Redu
ced Instruction Set Computer）と呼ばれるアーキ
テクチャが普及しつつある。このアーキテクチャは一般
的に32bit固定長の命令語で、演算はレジスタ間のみで
行ない、メモリアクセスはメモリとレジスタの間の転送
のみに限りプログラムの使用頻度が高い命令のみを持つ
ものである。これらの制限により命令実行に必要な物量
の削減及び制御の簡単化ができ、ひいては動作クロック
の高速化あるいは１命令実行に必要なサイクル数の短縮
により性能向上が図れる。また一層の性能向上を進める
ために、複数の命令を同時に実行する試みも進められて
いる。
〔従来の技術〕
第６図（Ａ）〜（Ｃ）夫々は従来のRISCアーキテクチ
ャによる命令形式の各例を示す。
第６図（Ａ）に示す第１の形式の命令は命令コードOP
に基づき、第２レジスタ指定フィールドR2Xで指定する
レジスタの内容と、第３レジスタ指定フィールドR3Xで
指定するレジタの内容とを演算して第１レジスタ指定フ
ィールドR1Xで指定するレジスタに格納することを指示
する。
同図（Ｂ）に示す第２の形式の命令は演算命令を場合
に第２レジスタ指定フィールドR2Xの指定レジスタの内
容と16ビットの即値データIMM16とを演算して第１レジ
スタ指定フィールドR1Xのレジスタに格納し、ロード命
令の場合に上記R2Xのレジスタの内容であるアドレスとI
MM16として与えられた変位とを加算して得られるメモリ
上のアドレスのデータを第１レジスタ指定フィールドR1
Xのレジスタに格納することを指定する。
同図（Ｃ）に示す第３の形式の命令は21ビットの即値
データIMM21を第１レジスタ指定フィールドR1Xの指定レ
ジスタに格納することを指示する。
〔発明が解決しようとする課題〕
従来の第１の形式の命令は第21〜第31ビットが使用さ
れておらずビット使用効率が悪いという問題がある。第
２又は第３の形式では16又は21ビットを越える大きな即
値データ及び変位を必要とするとき複数命令で指定しな
ければならない。また、複数命令を並列実行しようとす
るとき、この並列実行する命令の組合せの数が多いた
め、制御が複雑になり並列実行するハードウェア構成が
大規模化するという問題があった。
本発明は上記の点に鑑みなされたもので、ビット使用
効率が向上し、大きな即値データを指定でき、複数の命
令を同時実行するためのハードウェア構成が簡単となる
命令指定方法及び命令実行方式を提供することを目的と
する。
〔課題を解決するための手段〕
本発明の命令指定方法は、情報処理装置で実行する命
令を指定する命令指定方法において、 少なくとも命令コードと１つの演算を指定するオペラ
ンド指定部とを持つ可変長の演算指定命令を少なくとも
一つ有し、前記演算指定命令は、第1,第２レジスタの内
容を演算して第３レジスタに格納する第１命令形成と、
第１レジスタの内容と即値データとを演算して第３レジ
スタに格納する第２命令形式と、即値データを第３レジ
スタに格納する第３命令形式を持つ構成とし、 タイプコードと少なくとも１つの演算指定命令とから
固定長の大命令語を構成し、前記タイプコードは前記大
命令語を構成する少なくとも１つの演算指定命令を指定
する構成とし、 大命令語で複数の演算を指定し、 各演算指定命令をタイプコードに応じ複数の演算手段
の中で対応するものに割り当て、 割り当てられた演算手段で独立して演算指定命令を実
行する。
また、本発明の命令実行方式は、情報処理装置に於い
て、 一つの演算を指定する演算指定命令を少なくとも一つ
有し、且つ前記演算指定命令が幾つあるか且つどの様な
演算指定部の組合せかの演算形式を指定するタイプコー
ドを有する固定長の大命令語を入力する入力手段と、 前記タイプコードより、前記大命令語の演算指定命令
の組合せ且つ演算指定命令の数を判断する演算形式判断
部と、 複数の演算手段と、 演算形式判断部の形式判断に従い、前記大命令語内の
演算指定命令のそれぞれを前記複数の演算手段の内適当
な演算手段に割り当て、送出する演算割り当て手段を有
する。
〔作用〕
本発明においては、固定長の大命令語をタイプコード
と複数の命令語とで構成することで大命令語の未使用ビ
ットがなくなりビット使用効率が向上する。また、大命
令語を構成する命令語の数を少なくして大きな即値デー
タを指定することができる。更にタイプコードにより大
命令語を構成する命令語の構成つまり組合せを規定でき
この組合せの規定により複数命令を並列実行する際の制
御及びハードウェア構成が簡単となる。
〔実施例〕
第１図（Ａ）〜（Ｄ）は本発明方式の命令形式の各実
施例を示す。
第１図（Ａ）に示す第１の形式（語形式）の大命令語
は64ビット構成で、ビット０〜３のタイプコードType
と、ビット４〜23,24〜43,44〜63夫々の形式Ａの３つの
命令語よりなる。ビット４〜23の形式Ａ（第１命令形
式）の命令語は５ビットの命令コードOPaと、オペラン
ド指定部としての５ビットの第１レジスタ指定フィール
ドRa1、及び５ビットの第２レジスタ指定フィールドRa
2、及び５ビットの第３レジスタ指定フィールドRa3とよ
り構成されており、第１レジスタ指定フィールドRa1の
指定するレジスタの内容を第２レジスタ指定フィールド
Ra2の指定するレジスタの内容とを演算して第３レジス
タ指定フィールドRa3の指定するレジスタに格納するこ
とを指示する。ビット24〜43の形式Ａの命令語は５ビッ
トの命令コードOPbに対応して、オペランド指定部とし
ての５ビットの第１レジスタ指定フィールドRb1、及び
５ビットの第２レジスタ指定フィールドRb2、及び５ビ
ットの第３レジスタ指定フィールドRb3とより構成され
ており、第１レジスタ指定フィールドRb1の指定するレ
ジスタの内容を第２レジスタ指定フィールドRb2の指定
するレジスタの内容とを演算して第３レジスタ指定フィ
ールドRb3の指定するレジスタに格納することを指示す
る。
ビット44〜63の形式Ａの命令語は５ビットの命令コー
ドOPcに対応して、オペランド指定部としての５ビット
の第１レジスタ指定フィールドRc1、及び５ビットの第
２レジスタ指定フィールドRc2、及び５ビットの第３レ
ジスタ指定フィールドRc3とより構成されており、第１
レジスタ指定フィールドRc1の指定するレジスタの内容
を第２レジスタ指定フィールドRc2の指定するレジスタ
の内容とを演算して第３レジスタ指定フィールドRc3の
指定するレジスタに格納することを指示する。演算の種
類は４ビットのタイプコードTypeと５ビットの命令コー
ドOPa,OPb,OPcとの組合せによって指定され、これは後
述する形式B,C,Dについても同様である。
第１図（Ｂ）に示す第２の形式（語形式）の大命令語
は64ビット構成で、ビット０〜３のタイプコードType
と、ビット４〜23の形式Ａの命令語と、ビット24〜63の
形式Ｂの命令語よりなる。形式Ａの命令語はタイプコー
ドTypeと５ビットの命令コードOPaとに応じて５ビット
の第１レジスタ指定フィールドRa1の指定するレジスタ
の内容を５ビットの第２レジスタ指定フィールドRa2の
指定するレジスタの内容とを演算して５ビットの第３レ
ジスタ指定フィールドRa3の指定するレジスタに格納す
ることを指示する。形式Ｂ（第２命令形式）の命令語は
ビット24〜28の命令コードOPbが演算命令の場合にビッ
ト29〜33の第１レジスタ指定フィールドRb1の指定レジ
スタの内容とビット34〜58の即値データIMM25とを演算
してビット59〜63の第３レジスタ指定フィールドRb3の
指定レジスタに格納し、ロード命令の場合にRb1のレジ
スタの内容であるアドレスとIMM25として与えられた変
位とを加算して得られるメモリ上のアドレスのデータを
Rb3の指定レジスタに格納することを指示する。
第１図（Ｃ）に示す第３の形式（語形式）の大命令語
は64ビット構成で、ビット０〜３のタイプコードType
と、ビットビット４〜23の形式Ａの命令語と、ビット24
〜63の形式Ｃ（第３命令形式）の命令語とよりなる。形
式Ａの命令語はタイプコードTypeと５ビットの命令コー
ドOPaとに応じて５ビットの第１レジスタ指定フィール
ドRa1の指定するレジスタの内容を５ビットの第２レジ
スタ指定フィールドRa2の指定するレジスタの内容とを
演算して５ビットの第３レジスタ指定フィールドRa3の
指定するレジスタに格納することを指示する。形式Ｃの
命令語はタイプコードTypeと、ビット24〜26の命令コー
ドOPbとに応じてビット27〜58の即値データIMM32をビッ
ト59〜63の第３レジスタ指定フィールドRb3の指定レジ
スタに格納することを指示する。
第１図（Ｄ）に示す第４の形式（語形式）の大命令語
は64ビット構成で、ビット０〜３のタイプコードType
と、ビット４〜63の形式Ｄ（第３命令形式）の60ビット
の命令語で構成されている。形式Ｄの命令語はタイプコ
ードTypeとビット４〜８の命令コードOPaに応じてビッ
ト９〜40の即値データIMM32をビット59〜63の第３レジ
スタ指定フィールドRa3の指定レジスタに格納すること
を指示している。
上記の形式Ａ〜ＤはタイプコードTypeの値によって区
別される。
第２図は本発明方式を適用した情報処理装置の一実施
例のブロック図を示す。
同図中、インストラクション・メモリ20から読出され
た64ビットの大命令語はプロセッサ21内の命令レジスタ
（IR）22に格納され、格納された大命令語の各ビットが
制御回路23に供給される。
制御回路23は第３図に示す構成であり、デコーダ（DE
C）25はIR22の０〜３ビットつまりタイプコードTypeを
デコードし、デコーダ26,27,28夫々はIR22の０〜３ビッ
ト（タイプコードType）を付加して４〜８ビット,24〜2
8ビット,44〜48ビット（第１の形式の命令コードOPa,OP
b,OPcに相当）夫々のデコードを行なって第１〜第３演
算器制御信号を生成する。セレクタ24はデコーダ25の出
力に応じてIR22のビット19〜23又はビット59〜63のいず
れかを選択し、選択されたビットがＥサイクルでラッチ
回路（LT）29にラッチされる。IR22のビット59〜63はＥ
サイクルでラッチ回路30にラッチされる。セレクタ31は
デコーダ25の出力に応じてIR22のビット59〜63又はビッ
ト39〜43のいずれかを選択し、選択されたビットがＥサ
イクルでラッチ回路32にラッチされる。ラッチ回路29,3
2,30夫々の出力はＷサイクルでラッチ回路35,36,37にラ
ッチされ、デコーダ40,41,42夫々でデコードされる。ま
たラッチ36の出力はＡサイクルでラッチ回路43にラッチ
され、デコーダ44でデコードされる。デコーダ40〜42,4
4夫々はデコーダ26〜28の出力する演算器制御信号の一
部によって動作可能となるよう制御されている。32個の
オア回路450〜4531夫々はデコーダ40〜42,44の出力より
クロック・ゲート・イネーブル信号（CGE）０〜31を作
成する。
第２図に示すプロセッサ21はパイプライン動作を行な
う。この場合、第４図（Ａ）に示すクロックに同期し
て、１番目の大命令語は同図（Ｂ）の如くフェッチ
（Ｆ），デコード（Ｄ），イグゼキュート（Ｅ），ライ
ト（Ｗ）の各サイクルが実行され、２番目,3番目の大命
令語は同図（Ｃ），（Ｄ）夫々に示す如く各サイクルが
実行される。つまり連続して実行される各大命令語は各
サイクルが１サイクルずれている。
但し大命令語内のロード命令はＥサイクルの代りにア
ドレス計算が行なわれ、Ｗサイクルの代りにメモリアク
セスが行なわれ（Ａサイクル）、この次にＷサイクルが
実行される。
ここで、IR22に第１の形式の大命令語が格納れている
場合、デコーダ25はタイプコードTypeをデコードし、デ
コーダ26,27,28夫々はタイプコードTypeを付加した命令
コードOPa,OPb,OPc夫々をデコードする。また、Ｅサイ
クルでラッチ回路29,32,30夫々に第３レジスタ指定フィ
ールドRa3,Rb3,Rc3夫々がラッチされ、Ｗサイクルでラ
ッチ回路35,36,37夫々に上記第３レジスタ指定フィール
ドRa3,Rb3,Rc3夫々がラッチされてデコーダ40,41,42夫
々でデコードされる。
IR22に第２の形式の大命令語が格納されている場合、
デコーダ25はタイプコードTypeをデコードし、デコーダ
26,27夫々はタイプコードTypeを付加して命令コードOP
a,OPb夫々をデコードする。また、セレクタ31がデコー
ダ25の出力によりIR22のビット59〜63を選択してＥサイ
クルでラッチ回路29,32夫々に第３レジスタ指定フィー
ルドRa3,Rb3夫々がラッチされ、更にＷサイクルでラッ
チ回路35,36夫々にラッチされてデコーダ40,41夫々でデ
コードされる。デコーダ42はデコーダ28の出力する演算
器制御信号の一部によって非動作状態とされる。また、
ラッチ回路36の出力する第３レジスタ指定フィールドRb
3はＡサイクルでラッチ回路43にラッチされ、形式Ｂの
命令語がロード命令の場合にのみデコーダ27の出力する
演算器制御信号の一部で動作状態とされるデコーダ44で
デコードされる。
IR22に第３の形式の大命令語が格納されている場合、
デコーダ25はタイプコードTypeをデコードし、デコーダ
26,27夫々はタイプコードTypeを付加して命令コードOP
a,OPb夫々をデコードする。また、セレクタ31がデコー
ダ25の出力によりIR22のビット59〜63を選択してＥサイ
クルでラッチ回路29,32夫々に第３レジスタ指定フィー
ルドRa3,Rb3夫々がラッチされ、更にＷサイクルでラッ
チ回路35,36夫々にラッチされてデコーダ40,41夫々でデ
コードされる。デコーダ40,41夫々でデコードされる。
デコーダ42はデコーダ28の出力する演算器制御信号の一
部によって非動作状態とされる。また、ラッチ回路36の
出力する第３レジスタ指定フィールドRb3はＡサイクル
でラッチ回路43にラッチされ、形式Ｃの命令語がロード
命令の場合にのみデコーダ27の出力する演算器制御信号
の一部で動作状態とされるデコーダ44でデコードされ
る。
IR22に第４の形式の大命令語が格納されている場合、
デコーダ25はタイプコードTypeをデコードし、デコーダ
26はタイプコードTypeを付加して命令コードOPaをデコ
ードする。また、セレクタ24がデコーダ25の出力により
IR22のビット59〜63を選択してＥサイクルでラッチ回路
29に第３レジスタ指定フィールドR3aがラッチされ、更
にＷサイクルでラッチ回路35にラッチされてデコーダ40
でデコードされる。デコーダ41,42,44はデコーダ28の出
力する演算器制御信号の一部によって非動作状態とされ
る。
制御回路23出力によって制御されるレジスタファイル
50は第５図に示す構成である。第５図中、端子RIa3,RIb
3,RIc3,RI L夫々に入来する各32ビットのデータはセレ
クタ510〜5131に供給される。セレクタ510〜5131夫々は
デコーダ40〜42,44の出力により制御されて上記４系統
のいずれかを選択し、32個のレジスタR0〜R31夫々に供
給する。レジスタR0〜R31夫々はオア回路450〜4531より
CGE信号を供給されたとき入来データを格納する。レジ
スタR0〜R31出力は６個のセレクタ52a〜52f夫々に供給
される。セレクタ52a〜52fは夫々IR22のビット９〜13
（Ra1に相当），ビット14〜18（Ra2に相当），ビット29
〜33（Rb1に相当），ビット34〜38（Rb2に相当），ビッ
ト49〜53（Rc1に相当），ビット54〜58（Rc2に相当）に
よって制御され、これらのIR22の各ビットで指定された
レジスタR0〜R31のいずれかのデータが端子ROa1,ROb1,R
Ob2,ROc1,ROc2夫々より出力される。
第２図に戻って説明するにレジスタファイルRO2a,50
の端子ROa1の出力データはラッチ回路55aでラッチさ
れ、端子ROa2の出力データ及びIR22のビット９〜40の即
値データIMM32のうちセレクタ54で選択されたデータが
ラッチ回路55bにラッチされ、第１演算器56で演算さ
れ、その結果がラッチ回路57にラッチされる。
端子ROb1の出力データはラッチ回路59aにラッチさ
れ、端子ROb2の出力データ及びIR22のビット34〜58,27
〜58の即値データIMM25,IMM32のうちセレクタ58で選択
されたデータがラッチ回路59bにラッチされ、第２演算
器60で演算され、その結果がラッチ回路61にラッチされ
る。
端子ROc1,ROc2の出力はラッチ回路62a,62bでラッチさ
れて第３演算器63で演算され、その結果がラッチ回路64
にラッチされる。
ここで、第１の形式の大命令語を実行する場合にはレ
ジスタファイル50のROa1,ROa2,ROb1,ROb2,ROc1,ROc2夫
々よりレジスタ指定フィールドRa1,Ra2,Rb1,Rb2,Rc1,Ro
2夫々で指定されたレジスタの格納データが出力され、
かつセレクタ58が端子ROb2の出力データを選択すること
により上記の各データがラッチ回路55a,55b,59a,59b,62
a,62b夫々にラッチされ、演算器56,60,63夫々で同時に
演算される。その演算結果は夫々レジスタファイル50の
端子RIa3,RIb3,RIc3に供給される。
第２の形式の大命令語を実行する場合にはレジスタフ
ァイル50のROa1,ROa2,ROb1,ROb2夫々よりレジスタ指定
フィールドRa1,Ra2,Rb1夫々で指定されたレジスタの格
納データが出力され、かつセレクタ58が即値データIMM2
5を選択することにより上記の各データがラッチ回路55
a,55b,59a,59b夫々にラッチされ、演算器56,60夫々で同
時に演算される。その演算結果は夫々レジスタファイル
50の端子RIa3,RIb3に供給される。但し形式Ｂの命令語
がロード命令の場合には演算器60で行なったアドレス計
算結果がオペランドメモリ70に供給され、ロードデータ
はオペランドメモリ70からレジスタファイル50の端子RI
Lに供給される。
第３の形式の大命令語を実行する場合にはレジスタフ
ァイル50のRO1a,RO2a,ROb1,ROb2夫々よりレジスタ指定
フィールドRa1,Ra2,Rb1夫々で指定されたレジスタの格
納データが出力され、かつセレクタ58が即値データIMM3
2を選択することにより上記の各データがラッチ回路55
a,55b,59a,59b夫々にラッチされ、演算器56,60夫々で同
時に演算される。その演算結果は夫々レジスタファイル
50の端子RIa3,RIb3に供給される。但し形式Ｂの命令語
がロード命令の場合には演算器60で行なったアドレス計
算結果がオペランドメモリ70に供給され、ロードデータ
はオペランドメモリ70からレジスタファイル50の端子RI
Lに供給される。
第４の形式の大命令語を実行する場合にはレジスタフ
ァイル50のRO1aよりレジスタ指定フィールドRa1で指定
されたレジスタの格納データが出力され、かつセレクタ
54が即値データIMM32を選択することにより上記の各デ
ータがラッチ回路55a,55b夫々にラッチされ、演算器56
で演算される。その演算結果は夫々レジスタファイル50
の端子RIa3に供給される。なお、この実施例では、プロ
セッサ21が32ビット構成であるため第３の形式の大命令
語のビット41〜58は未使用であるが、プロセッサ21を64
ビット構成とした場合には第３の形式の大命令語のビッ
ト９〜58を即値データIMM51として全ビット使用でき
る。
プログラムカウンタ（PC）の出力する命令アドレスと
ラッチ回路61よりの分岐アドレスとのいずれかはセレク
タ72で選択されてインストラクション・メモリ20に供給
され、次の大命令語が読出される。
第２図では第１演算器56は論理演算及び加算器を行な
うALUと乗算器とで構成し、第２演算器60はALUとシフト
回路とで構成し、第３演算器63はALUで構成しており第
１〜第４の形式夫々の命令コードOPa,OPb,OPcは各演算
器56,60,63で可能な命令だけを規定しておくことが並列
実行が容易とされる。
このように、固定長の大命令語をタイプコードと複数
の命令語とで構成することで大命令語の未使用ビットが
なくなりビット使用効率が向上する。また、大命令語を
構成する命令語の数を少なくして大きな即値データを指
定することができる。更にタイプコードにより大命令語
を構成する命令語の構成つまり組合せが規定され、この
組合せの規定により複数命令を並列実行する際の制御及
びハードウェア構成を簡単とすることができる。
〔発明の効果〕
上述の如く、本発明の命令指定方法及び命令実行方式
によれば、未使用ビットが少なくビット使用効率が向上
し、大きな即値データを単一の大命令語で指定でき、大
命令語を構成する命令語の規定によりハードウェア構成
が簡単となり実用上きわめて有用である。
【図面の簡単な説明】
第１図は本発明方式の命令形式の各実施例を示す図、 第２図は本発明方式を適用した情報処理装置の一実施例
のブロック図、 第３図は制御回路のブロック図、 第４図はパイプライン動作を示す図、 第５図はレジスタファイルのブロック図、 第６図は従来方式の命令形式の各例を示す図である。 図において、 20はインストラクション・メモリ、 21はプロセッサ、 22は命令レジスタ、 23は制御回路、 50はレジスタファイル、 56,60,63は演算器、 70はオペランド・メモリ、 Typeはタイプコード、 OPa,OPb,OPcは命令コード、 Ra1〜Rc3はレジスタ指定フィールド、 IMM25,IMM32は即値データ を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 ＯＰＥＲＡＴＩＮＧ ＳＹＳＴＥＭＳ ＲＥＶＩＥＷ，ｖｏｌ．21，ｎｏ. ４，ｐｐ．180−192 ＳＩＧＭＩＣＲＯ Ｎｅｗｓｌ，ｖｏ ｌ．20，Ｎｏ．３，ｐｐ．35−42 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30,9/38,9/32,9/22,15/16,7 /00 ＪＯＩＳ，ＷＰＩ／Ｌ，ＥＰＡＴ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】情報処理装置で実行する命令を指定する命
    令指定方法において、 少なくとも命令コードと１つの演算を指定するオペラン
    ド指定部とを持つ可変長の演算指定命令を少なくとも一
    つ有し、前記演算指定命令は、第1,第２レジスタの内容
    を演算して第３レジスタに格納する第１命令形成と、第
    １レジスタの内容と即値データとを演算して第３レジス
    タに格納する第２命令形式と、即値データを第３レジス
    タに格納する第３命令形式を持つ構成とし、 タイプコードと少なくとも１つの演算指定命令とから固
    定長の大命令語を構成し、前記タイプコードは前記大命
    令語を構成する少なくとも１つの演算指定命令を指定す
    る構成とし、 大命令語で複数の演算を指定し、 各演算指定命令をタイプコードに応じ複数の演算手段の
    中で対応するものに割り当て、 割り当てられた演算手段で独立して演算指定命令を実行
    する ことを特徴とする命令指定方法。
  2. 【請求項２】前記大命令語は、 前記タイプコードと３つの前記第１命令形式の演算指定
    命令とからなる第１の語形式と、 前記タイプコードと、前記タイプコードと前記第１命令
    形式の演算指定命令と、前記第２命令形式の演算指定命
    令とからなる第２の語形式と、 前記タイプコードと前記第１命令形式の演算指定命令と
    前記第３命令形式の演算指定命令とからなる第３の語形
    式と、 前記タイプコードと前記第３命令形式の演算指定命令と
    からなる第４の語形成とを有する特許請求の範囲第１項
    記載の命令指定方法。
  3. 【請求項３】情報処理装置に於いて、 一つの演算を指定する演算指定命令を少なくとも一つ有
    し、且つ前記演算指定命令が幾つあるか且つどの様な演
    算指定部の組合せかの演算形式を指定するタイプコード
    を有する固定長の大命令語を入力する入力手段（22）
    と、 前記タイプコードより、前記大命令語の演算指定命令の
    組合せ且つ演算指定命令の数を判断する演算形式判断部
    （25）と、 複数の演算手段（56,60,63）と、 演算形式判断部（25）の形式判断に従い、前記大命令語
    内の演算指定命令のそれぞれを前記複数の演算手段（5
    6,60,63）の内適当な演算手段に割り当て、送出する演
    算割り当て手段（52a〜52f）を有することを特徴とする
    命令実行方式。
  4. 【請求項４】情報処理装置に於いて、 少なくとも命令コードと一つの演算を指定するオペラン
    ド指定部とを持つ演算指定命令を少なくとも一つ有し、
    且つ前記演算指定命令が幾つあるか且つどの様な演算指
    定命令の組合せかの演算形式を指定するタイプコードを
    有する固定長の大命令語を入力する入力手段（22）と、 前記タイプコードより、前記大命令語の演算指定命令の
    組合せ且つ演算指定命令の数を判断する演算形式判断部
    （25）と、 複数のオペランドレジスタと（R0〜R31）と、 複数の演算手段（56,60,63）と、 演算形式判断部（25）の形式判断に従い、前記大命令語
    の演算指定部のそれぞれを前記複数の演算手段（56,60,
    63）の内適当な演算手段を割り当て、且つそれぞれの演
    算指定命令内の前記オペランド指定部により、複数のオ
    ペランドレジスタ（R0〜R31）を演算指定命令毎に指定
    する演算割り当て手段（52a〜52f）を有することを特徴
    とする命令実行方式。
  5. 【請求項５】複数の演算手段（56,60,63）では、ひとつ
    の大命令語内の演算指定命令を同時に実行することを特
    徴とする特許請求の範囲第３項の命令実行方式。
  6. 【請求項６】複数の演算手段（56,60,63）では、ひとつ
    の大命令語の演算指定命令を同時に実行することを特徴
    とする特許請求の範囲第４項の命令実行方式。
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