JP3286204B2

JP3286204B2 - 間引きフィルタ装置

Info

Publication number: JP3286204B2
Application number: JP08349097A
Authority: JP
Inventors: 智之堅田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-04-02
Filing date: 1997-04-02
Publication date: 2002-05-27
Anticipated expiration: 2017-04-02
Also published as: JPH10284993A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速サンプリング
のディジタル信号を低速サンプリングのディジタル信号
に変換する間引きフィルタ装置に関するものである。

【０００２】

【従来の技術】近年、オーバーサンプリング技術を用い
たフィルタ処理が通信や音声帯域信号処理に利用される
ようになってきた。以下、従来の間引きフィルタ装置に
ついて、図面に基づいて説明する。まず、この間引きフ
ィルタ装置で用いる分散演算について説明する。分散演
算は、係数の畳み込み演算をＲＯＭテーブルを参照しな
がら計算する手法であり、以下にその演算の基本原理を
数式を参照しながら説明する。

【０００３】まず、フィルタ係数Ｈ（ｎ）と入力信号Ｘ
（ｎ）、フィルタ出力Ｙ（ｎ）、フィルタタップ数Ｎの
畳み込み演算を考える。フィルタ出力Ｙ（ｎ）は、

【０００４】

【数１】

【０００５】の畳み込み演算で求まる。ここで、入力信
号Ｘ（ｎ−ｋ）をＢビットの２の補数とすると、入力信
号Ｘ（ｎ−ｋ）は、

【０００６】

【数２】

【０００７】と表せる。ここで、Ｘ_iは、入力信号Ｘの
ｉビット目（ｉ＝０がＭＳＢ、ｉ＝Ｂ−１がＬＳＢ）の
値で、０，１のディジタル値である。ここで、（数２）
を（数１）に代入すると、

【０００８】

【数３】

【０００９】となる。ここで

【００１０】

【数４】

【００１１】である。以上のように、｛Ｘ_i（ｎ），Ｘ
_i（ｎ−１），…，Ｘ_i（ｎ−Ｎ＋１）｝をアドレスと
する記憶装置に（数４）のデータを記憶させておけば、
ビットシフトと加算処理だけで、（数１）の畳み込み演
算を（数３）のように実現できることになる。

【００１２】図９は従来の間引きフィルタ装置の構成を
示すブロック図である。図９において、１Ｇはディジタ
ル入力データをビット毎の時系列データに分割して保存
するシフトレジスタである。１３はビット毎の時系列デ
ータを一時格納する退避用レジスタであり、多数個のレ
ジスタからなる。４は退避用レジスタ１３に退避したビ
ット毎の時系列データをＬＳＢからＭＳＢまで順次選択
するビット列セレクタである。５はビット列セレクタ４
を制御するビット列セレクタ制御回路である。６Ａはビ
ット列セレクタ４の出力をアドレスとして予め記憶した
フィルタ係数を読み出す記憶装置である。７はＭＳＢの
時系列データを処理する時に記憶装置６Ａの出力の符号
を反転させるための符号反転回路であり、１４はＭＳＢ
以外の時系列データを処理する時には記憶装置６Ａの出
力を累積加算器８へ供給しＭＳＢの時系列データを処理
する時には符号反転回路７の出力を累積加算器８へ供給
する切換スイッチであり、これらによって符号反転手段
が構成されている。８は記憶装置６Ａの出力（または符
号反転回路７の出力）を累積加算する累積加算器であ
り、加算器と遅延器とビットシフト回路からなる。

【００１３】以上のように構成された間引きフィルタ装
置について、以下その動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力がシフト
レジスタ１Ｇに入力され、ディジタル入力値のサンプリ
ングレートでシフトしていく。このシフトレジスタ１Ｇ
の記憶データはディジタル入力値のサンプリングレート
で変化する。

【００１４】一方、ビット列セレクタ４以降は、間引き
後の出力サンプリングレートに入力データビット数をか
けた処理速度以上で動作する。このため、このシフトレ
ジスタ１Ｇに蓄えたビット毎の時系列データを間引きサ
ンプリングレートで、データ退避用レジスタ１１に各ビ
ット毎に記憶する。このデータ退避用レジスタ１１に記
憶したビット毎の時系列の入力データをビット列セレク
タ４で選択する。このとき、ビット列セレクタ４は、ビ
ット列セレクタ制御回路５によりＬＳＢから順次選択す
るよう制御される。ビット列セレクタ４の出力は、アド
レスとして記憶装置６Ａに入力され、記憶装置６Ａの出
力（フィルタ係数）に累積データをビットシフトして
０．５倍しながら累積加算する。ビット列セレクタ４が
ＭＳＢを選択した場合、は記憶装置６Ａの出力を符号反
転し累積加算器８に入力する。この結果、分散演算の
（数３）で表される演算が完了し、フィルタ特性が得ら
れる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
従来例の構成では、データを退避するための退避用レジ
スタ１３として、間引きフィルタ装置のタップ数とビッ
ト数とを乗算した個数のレジスタが必要となり、ハード
ウェアの規模が増大するという問題があった。本発明は
上記の問題点を解決するもので、ハードウェア規模を減
少させることができる間引きフィルタ装置を提供するも
のである。

【００１６】

【課題を解決するための手段】請求項１記載の間引きフ
ィルタ装置は、ディジタル入力データをビット毎の時系
列データに分割して保存するシフトレジスタと、間引き
率によって一定のビット列毎にシフトレジスタのシフト
量を変化させるシフト量セレクタと、シフト量セレクタ
を制御するシフト量セレクタ制御回路と、シフトレジス
タに記憶したビット毎の時系列データをＬＳＢからＭＳ
Ｂまで順次選択するビット列セレクタと、ビット列セレ
クタを制御するビット列セレクタ制御回路と、ビット列
セレクタの出力をアドレスとして予め記憶したフィルタ
係数を読み出す記憶装置と、ＭＳＢの時系列データを処
理する時にのみ記憶装置の出力の符号を反転させる符号
反転手段と、記憶装置の出力を累積加算する累積加算器
とを備えている。

【００１７】このように構成すると、ビット列毎のシフ
ト量を演算タイミングに合わせて適宜選択でき、データ
を退避する退避用レジスタが不要となり、ハードウェア
規模を減少させることができる。請求項２記載の間引き
フィルタ装置は、時系列データの出力位置を固定とし間
引き率によって一定のビット列毎にシフト量を変化させ
る構成を有しディジタル入力データをビット毎の時系列
データに分割して保存するシフトレジスタと、シフトレ
ジスタに記憶したビット毎の時系列データをＬＳＢから
ＭＳＢまで順次選択するビット列セレクタと、ビット列
セレクタを制御するビット列セレクタ制御回路と、ビッ
ト列セレクタの出力をアドレスとして予め記憶したフィ
ルタ係数を読み出す記憶装置と、ＭＳＢの時系列データ
を処理する時にのみ記憶装置の出力の符号を反転させる
符号反転手段と、記憶装置の出力を累積加算する累積加
算器とを備えている。

【００１８】このように構成すると、ビット列毎のシフ
ト量を演算タイミングに合わせることができ、データを
退避する退避用レジスタが不要となり、ハードウェア規
模を減少させることができる。請求項３記載の間引きフ
ィルタ装置は、シフト量を固定とし間引き率によって時
系列データの出力位置を一定のビット列毎に変化させる
構成を有しディジタル入力データをビット毎の時系列デ
ータに分割して保存するシフトレジスタと、シフトレジ
スタに記憶したビット毎の時系列データをＬＳＢからＭ
ＳＢまで順次選択するビット列セレクタと、ビット列セ
レクタを制御するビット列セレクタ制御回路と、ビット
列セレクタの出力をアドレスとして予め記憶したフィル
タ係数を読み出す記憶装置と、ＭＳＢの時系列データを
処理する時にのみ記憶装置の出力の符号を反転させる符
号反転手段と、記憶装置の出力を累積加算する累積加算
器とを備えている。

【００１９】このように構成すると、ビット列毎の出力
位置を演算タイミングに合わせることができ、データを
退避する退避用レジスタが不要となり、ハードウェア規
模を減少させることができる。請求項４記載の間引きフ
ィルタ装置は、ディジタル入力データをビット毎の時系
列データに分割して保存するシフトレジスタと、間引き
率によって一定のビット列毎にシフトレジスタの出力位
置を変化させる出力位置セレクタと、出力位置セレクタ
を制御する出力位置セレクタ制御回路と、シフトレジス
タに記憶したビット毎の時系列データをＬＳＢからＭＳ
Ｂまで順次選択するビット列セレクタと、ビット列セレ
クタを制御するビット列セレクタ制御回路と、ビット列
セレクタの出力をアドレスとして予め記憶したフィルタ
係数を読み出す記憶装置と、ＭＳＢの時系列データを処
理する時にのみ記憶装置の出力の符号を反転させる符号
反転手段と、記憶装置の出力を累積加算する累積加算器
とを備えている。

【００２０】このように構成すると、ビット列毎の出力
位置を演算タイミングに合わせて適宜選択でき、データ
を退避する退避用レジスタが不要となり、ハードウェア
規模を減少させることができる。請求項５記載の間引き
フィルタ装置は、請求項１または２記載の間引きフィル
タ装置において、シフトレジスタのシフト量を、ディジ
タル入力データのビット数に間引き率を乗じた数のビッ
ト列毎に変化させている。

【００２１】このように構成すると、ビット列毎のシフ
ト量を演算タイミングに合わせることができ、データを
退避する退避用レジスタが不要となり、ハードウェア規
模を減少させることができる。請求項６記載の間引きフ
ィルタ装置は、請求項３または４記載の間引きフィルタ
装置において、シフトレジスタの出力位置を、ディジタ
ル入力データのビット数に間引き率を乗じた数のビット
列毎に変化させることを特徴とする。

【００２２】このように構成すると、入力データのシフ
ト速度を制御することができ、したがってビット列毎の
出力位置を演算タイミングに合わせることができ、デー
タを退避する退避用レジスタが不要となり、ハードウェ
ア規模を減少させることができる。請求項７記載の間引
きフィルタ装置は、請求項１，２，３，４，５また６記
載の間引きフィルタ装置において、ＭＳＢデータの処理
時の符号反転を、符号反転手段に代えて、予め反転した
係数を記憶装置の別アドレスに記憶しておき、ＭＳＢデ
ータの処理時に反転した係数を記憶装置から読み出すこ
とによって処理するようにしたことを特徴とする。

【００２３】このように構成すると、符号反転装置が不
要となり、ハードウェア規模をいっそう減少させること
ができる。請求項８記載の間引きフィルタ装置は、請求
項１，２，３，４，５また６記載の間引きフィルタ装置
において、符号反転回路に代えてＭＳＢの時系列データ
を処理する時にのみ記憶装置の出力を反転させる反転手
段を設けるとともに、累積加算器に予めＭＳＢ処理時の
ＬＳＢ値をセットする初期値設定回路を設けたことを特
徴とする。

【００２４】このように構成すると、ＭＳＢの時系列デ
ータの符号反転のための構成が簡略化され、ハードウェ
ア規模をいっそう減少させることができる。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。〔第１の実施の形態〕図１は本発明の第１の実施の形態
に係る間引きフィルタ装置の構成を示すブロック図であ
る。図１において、１Ａはディジタル入力データをビッ
ト毎の時系列データに分割して保存するシフトレジスタ
である。２は間引き率によって一定のビット列毎にシフ
トレジスタ１Ａのシフト量を変化させるシフト量セレク
タである。３はシフト量セレクタ２を制御するシフト量
セレクタ制御回路である。４はシフトレジスタ１Ａに記
憶したビット毎の時系列データをＬＳＢからＭＳＢまで
順次選択するビット列セレクタである。５はビット列セ
レクタ４を制御するビット列セレクタ制御回路である。
６Ａはビット列セレクタ４の出力をアドレスとして予め
記憶したフィルタ係数を読み出す記憶装置である。７は
ＭＳＢの時系列データを処理する時に記憶装置６Ａの出
力の符号を反転させるための符号反転回路であり、１４
はＭＳＢ以外の時系列データを処理する時には記憶装置
６Ａの出力を累積加算器８へ供給しＭＳＢの時系列デー
タを処理する時には符号反転回路７の出力を累積加算器
８へ供給する切換スイッチであり、これらによって符号
反転手段が構成されている。８は記憶装置６Ａの出力
（または符号反転回路７の出力）に累積データをビット
シフトして０．５倍しながら累積加算する累積加算器で
ある。なお、この実施の形態においては記憶装置を１つ
で構成したが、複数個用いることも可能である。

【００２６】以下、上記のように構成された間引きフィ
ルタ装置についてその動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力データが
シフトレジスタ１Ａにビット毎に入力され、ディジタル
入力値のサンプリングレートでシフトしていく。このシ
フトレジスタ１Ａの記憶データは入力データのサンプリ
ングレートで変化する。一方、ビット列セレクタ４以降
は、間引き後の出力サンプリングレートに入力データビ
ット数をかけた処理速度以上で動作する。

【００２７】そこで、ビット列セレクタ４以降の処理に
かかる時間分、ビット列毎にシフトレジスタ１Ａのシフ
ト量をシフト量セレクタ２により変化させることによ
り、ビット列セレクタ４がビット列を選択したタイミン
グで所望の時系列のビット列データをシフトレジスタ１
Ａの出力から得ることができる。このシフト量セレクタ
２の動作をシフト量セレクタ制御回路３で制御し、ビッ
ト列セレクタ４の動作をビット列セレクタ制御回路５で
制御する。

【００２８】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データは、記憶装置６Ａのア
ドレス信号として入力する。このアドレス信号に対応す
る記憶装置６Ａの出力に、累積データをビットシフトし
て０．５倍しながら、累積加算器８で順次累積加算す
る。なお、ＭＳＢ処理時のみ符号反転回路７で記憶装置
６Ａの出力を符号反転して累積加算する。ＭＳＢまでの
時系列データに対応する記憶装置６Ａの出力を累積加算
して得られた結果を間引きフィルタ出力として出力し、
累積加算器８のレジスタをクリアする。この結果、分散
演算の（数３）で表される演算が完了し、フィルタ特性
が得られる。

【００２９】以上のように、この実施の形態によると、
間引き率によって一定のビット列毎にシフトレジスタ１
Ａのシフト量を変化させるシフト量セレクタ２およびシ
フト量セレクタ２を制御するシフト量セレクタ制御回路
３を設けたため、ビット列毎のシフト量を演算タイミン
グに合わせて適宜選択でき、データを退避する退避用レ
ジスタが不要となり、ハードウェア規模を減少させるこ
とができる。

【００３０】〔第２の実施の形態〕図２は本発明の第２
の実施の形態に係る間引きフィルタ装置の構成を示すブ
ロック図である。図２において、１Ｂは時系列データの
出力位置を固定とし間引き率によって一定のビット列毎
にシフト量を変化させる構成を有しディジタル入力デー
タをビット毎の時系列データに分割して保存するシフト
レジスタである。４はシフトレジスタ１Ｂに記憶したビ
ット毎の時系列データをＬＳＢからＭＳＢまで順次選択
するビット列セレクタである。５はビット列セレクタ４
を制御するビット列セレクタ制御回路である。６Ａはビ
ット列セレクタ４の出力をアドレスとして予め記憶した
フィルタ係数を読み出す記憶装置である。７はＭＳＢの
時系列データを処理する時に記憶装置６Ａの出力の符号
を反転させるための符号反転回路であり、１４はＭＳＢ
以外の時系列データを処理する時には記憶装置６Ａの出
力を累積加算器８へ供給しＭＳＢの時系列データを処理
する時には符号反転回路７の出力を累積加算器８へ供給
する切換スイッチであり、これらによって符号反転手段
が構成されている。８は記憶装置６Ａの出力（または符
号反転回路７の出力）に累積データをビットシフトして
０．５倍しながら累積加算する累積加算器である。な
お、この実施の形態においては記憶装置を１つで構成し
たが、複数個用いることも可能である。

【００３１】以下、上記のように構成された間引きフィ
ルタ装置についてその動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力データが
シフトレジスタ１Ｂにビット毎に入力され、ディジタル
入力値のサンプリングレートでシフトしていく。このシ
フトレジスタ１Ｂの記憶データは入力データのサンプリ
ングレートで変化する。一方、ビット列セレクタ４以降
は、間引き後の出力サンプリングレートに入力データビ
ット数をかけた処理速度以上で動作する。

【００３２】そこで、ビット列セレクタ４以降の処理に
かかる時間分、一定のビット列毎にシフトレジスタ１Ｂ
のシフト量を予め変化させることにより、ビット列セレ
クタ４がビット列を選択したタイミングで所望の時系列
のビット列データをシフトレジスタ１Ｂの出力から得る
ことができる。このビット列セレクタ４の動作をビット
列セレクタ制御回路５で制御する。

【００３３】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データは、記憶装置６Ａのア
ドレス信号として入力する。このアドレス信号に対応す
る記憶装置６Ａの出力に、累積データをビットシフトし
て０．５倍しながら、累積加算器８で順次累積加算す
る。なお、ＭＳＢ処理時のみ符号反転回路７で記憶装置
６Ａの出力を符号反転して累積加算する。ＭＳＢまでの
時系列データに対応する記憶装置６Ａの出力を累積加算
して得られた結果を間引きフィルタ出力として出力し、
累積加算器８のレジスタをクリアする。この結果、分散
演算の（数３）で表される演算が完了し、フィルタ特性
が得られる。

【００３４】以上のように、この実施の形態によると、
時系列データの出力位置を固定とし間引き率によって一
定のビット列毎にシフト量を変化させる構成を有しディ
ジタル入力データをビット毎の時系列データに分割して
保存するシフトレジスタ１Ｂを設けたため、ビット列毎
のシフト量を演算タイミングに合わせることができ、デ
ータを退避する退避用レジスタが不要となり、ハードウ
ェア規模を減少させることができる。

【００３５】〔第３の実施の形態〕図３は本発明の第３
の実施の形態に係る間引きフィルタ装置の構成を示すブ
ロック図である。図３において、１Ｃはシフト量を固定
とし間引き率によって時系列データの出力位置を一定の
ビット列毎に変化させる構成を有しディジタル入力デー
タをビット毎の時系列データに分割して保存するシフト
レジスタである。４はシフトレジスタ１Ｃに記憶したビ
ット毎の時系列データをＬＳＢからＭＳＢまで順次選択
するビット列セレクタである。５はビット列セレクタ４
を制御するビット列セレクタ制御回路である。６Ａはビ
ット列セレクタ４の出力をアドレスとして予め記憶した
フィルタ係数を読み出す記憶装置である。７はＭＳＢの
時系列データを処理する時に記憶装置６Ａの出力の符号
を反転させるための符号反転回路であり、１４はＭＳＢ
以外の時系列データを処理する時には記憶装置６Ａの出
力を累積加算器８へ供給しＭＳＢの時系列データを処理
する時には符号反転回路７の出力を累積加算器８へ供給
する切換スイッチであり、これらによって符号反転手段
が構成されている。８は記憶装置６Ａの出力（または符
号反転回路７の出力）に累積データをビットシフトして
０．５倍しながら累積加算する累積加算器である。

【００３６】なお、この実施の形態においては記憶装置
を１つで構成したが、複数個用いることも可能である。
以下、上記のように構成された間引きフィルタ装置につ
いてその動作を説明する。まず、ＭＳＢからＬＳＢまで
の各ビット並列のディジタル入力データがシフトレジス
タ１Ｃにビット毎に入力され、ディジタル入力値のサン
プリングレートでシフトしていく。このシフトレジスタ
１Ｃの記憶データは入力データのサンプリングレートで
変化する。一方、ビット列セレクタ４以降は、間引き後
の出力サンプリングレートに入力データビット数をかけ
た処理速度以上で動作する。

【００３７】そこで、ビット列セレクタ４以降の処理に
かかる時間分、一定のビット列毎にシフトレジスタ１Ｃ
の出力位置を変化させることにより、ビット列セレクタ
４がビット列を選択したタイミングで所望の時系列のビ
ット列データをシフトレジスタ１Ｃの出力から得ること
ができる。このビット列セレクタ４の動作をビット列セ
レクタ制御回路５で制御する。

【００３８】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データは、記憶装置６Ａのア
ドレス信号として入力する。このアドレス信号に対応す
る記憶装置６Ａの出力に、累積データをビットシフトし
て０．５倍しながら、累積加算器８で順次累積加算す
る。なお、ＭＳＢ処理時のみ符号反転回路７で記憶装置
６Ａの出力を符号反転して累積加算する。ＭＳＢまでの
時系列データに対応する記憶装置６Ａの出力を累積加算
して得られた結果を間引きフィルタ出力として出力し、
累積加算器８のレジスタをクリアする。この結果、分散
演算の（数３）で表される演算が完了し、フィルタ特性
が得られる。

【００３９】以上のように、この実施の形態によると、
シフト量を固定とし間引き率によって時系列データの出
力位置を一定のビット列毎に変化させる構成を有しディ
ジタル入力データをビット毎の時系列データに分割して
保存するシフトレジスタ１Ｃを設けたため、ビット列毎
の出力位置を演算タイミングに合わせて選択でき、デー
タを退避する退避用レジスタが不要となり、ハードウェ
ア規模を減少させることができる。

【００４０】〔第４の実施の形態〕図４は本発明の第４
の実施の形態に係る間引きフィルタ装置の構成を示すブ
ロック図である。図４において、１Ｄはディジタル入力
データをビット毎の時系列データに分割して保存するシ
フトレジスタである。９は間引き率によって予め一定の
ビット列毎にシフトレジスタ１Ｄの出力位置を変化させ
るシフトレジスタ出力位置セレクタである。１０はシフ
トレジスタ出力位置セレクタ９を制御するシフトレジス
タ出力位置セレクタ制御回路である。４はシフトレジス
タ１Ｄに記憶したビット毎の時系列データをＬＳＢから
ＭＳＢまで順次選択するビット列セレクタである。５は
ビット列セレクタ４を制御するビット列セレクタ制御回
路である。６Ａはビット列セレクタ４の出力をアドレス
として予め記憶したフィルタ係数を読み出す記憶装置で
ある。７はＭＳＢの時系列データを処理する時に記憶装
置６Ａの出力の符号を反転させるための符号反転回路で
あり、１４はＭＳＢ以外の時系列データを処理する時に
は記憶装置６Ａの出力を累積加算器８へ供給しＭＳＢの
時系列データを処理する時には符号反転回路７の出力を
累積加算器８へ供給する切換スイッチであり、これらに
よって符号反転手段が構成されている。８は記憶装置６
Ａの出力（または符号反転回路７の出力）に累積データ
をビットシフトして０．５倍しながら累積加算する累積
加算器である。なお、この実施の形態においては記憶装
置を１つで構成したが、複数個用いることも可能であ
る。

【００４１】以下、上記のように構成された間引きフィ
ルタ装置についてその動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力データが
シフトレジスタ１Ｄにビット毎に入力され、ディジタル
入力値のサンプリングレートでシフトしていく。このシ
フトレジスタ１Ｄの記憶データは入力データのサンプリ
ングレートで変化する。一方、ビット列セレクタ４以降
は、間引き後の出力サンプリングレートに入力データビ
ット数をかけた処理速度以上で動作する。

【００４２】そこで、ビット列セレクタ４以降の処理に
かかる時間分、一定のビット列毎にシフトレジスタ１Ｄ
の出力位置を選択して変化させるシフトレジスタ出力位
置セレクタ９を用いることにより、ビット列セレクタ４
がビット列を選択したタイミングで所望の時系列のビッ
ト列データをシフトレジスタ１Ｄの出力から得ることが
できる。このシフトレジスタ出力位置セレクタ９の動作
をシフトレジスタ出力位置制御回路１０で制御し、ビッ
ト列セレクタ４の動作をビット列セレクタ制御回路５で
制御する。

【００４３】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データは、記憶装置６Ａのア
ドレス信号として入力する。このアドレス信号に対応す
る記憶装置６Ａの出力に、累積データをビットシフトし
て０．５倍しながら、累積加算器８で順次累積加算す
る。なお、ＭＳＢ処理時のみ符号反転回路７で記憶装置
６Ａの出力を符号反転して累積加算する。ＭＳＢまでの
時系列データに対応する記憶装置６Ａの出力を累積加算
して得られた結果を間引きフィルタ出力として出力し、
累積加算器８のレジスタをクリアする。この結果、分散
演算の（数３）で表される演算が完了し、フィルタ特性
が得られる。

【００４４】以上のように、この実施の形態によると、
間引き率によって予め一定のビット列毎にシフトレジス
タ１Ｄの出力位置を変化させるシフトレジスタ出力位置
セレクタ９と、シフトレジスタ出力位置セレクタ９を制
御するシフトレジスタ出力位置セレクタ制御回路１０と
を設けたことにより、ビット列毎の出力位置を演算タイ
ミングに合わせて選択でき、データを退避する退避用レ
ジスタが不要となり、ハードウェア規模を減少させるこ
とができる。

【００４５】〔第５の実施の形態〕図５は本発明の第５
の実施の形態に係る間引きフィルタ装置の構成を示すブ
ロック図である。図５において、１Ｅはディジタル入力
データをビット毎の時系列データに分割して保存するシ
フトレジスタである。このシフトレジスタ１Ｅはディジ
タル入力データのビット数に間引き率を乗じた数のビッ
ト列毎にシフト量を変化させている。４はシフトレジス
タ１Ｅに記憶したビット毎の時系列データをＬＳＢから
ＭＳＢまで順次選択するビット列セレクタである。５は
ビット列セレクタ４を制御するビット列セレクタ制御回
路である。６Ａはビット列セレクタ４の出力をアドレス
として予め記憶したフィルタ係数を読み出す記憶装置で
ある。７はＭＳＢの時系列データを処理する時に記憶装
置６Ａの出力の符号を反転させるための符号反転回路で
あり、１４はＭＳＢ以外の時系列データを処理する時に
は記憶装置６Ａの出力を累積加算器８へ供給しＭＳＢの
時系列データを処理する時には符号反転回路７の出力を
累積加算器８へ供給する切換スイッチであり、これらに
よって符号反転手段が構成されている。８は記憶装置６
Ａの出力（または符号反転回路７の出力）に累積データ
をビットシフトして０．５倍しながら累積加算する累積
加算器である。なお、この実施の形態においては記憶装
置を１つで構成したが、複数個用いることも可能であ
る。

【００４６】以下、上記のように構成された間引きフィ
ルタ装置についてその動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力データが
シフトレジスタ１Ｅにビット毎に入力され、ディジタル
入力値のサンプリングレートでシフトしていく。このシ
フトレジスタ１Ｅの記憶データは入力データのサンプリ
ングレートで変化する。一方、ビット列セレクタ４以降
は、間引き後の出力サンプリングレートに入力データビ
ット数をかけた処理速度で動作させる。

【００４７】そこで、ビット列セレクタ４以降の処理に
かかる時間分、一定のビット列毎にシフトレジスタ１Ｅ
のシフト量を予め変化させることにより、ビット列セレ
クタ４がビット列を選択したタイミングで所望の時系列
のビット列データをシフトレジスタ１Ｅの出力から得る
ことができる。このビット列セレクタ４の動作をビット
列セレクタ制御回路５で制御する。

【００４８】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データは、記憶装置６Ａのア
ドレス信号として入力する。このアドレス信号に対応す
る記憶装置６Ａの出力に、累積データをビットシフトし
て０．５倍しながら、累積加算器８で順次累積加算す
る。なお、ＭＳＢ処理時のみ符号反転回路７で記憶装置
６Ａの出力を符号反転して累積加算する。ＭＳＢまでの
時系列データに対応する記憶装置６Ａの出力を累積加算
して得られた結果を間引きフィルタ出力として出力し、
累積加算器８のレジスタをクリアする。この結果、分散
演算の（数３）で表される演算が完了し、フィルタ特性
が得られる。

【００４９】例えばこの実施の形態では、８ビットのデ
ィジタル入力データに対し間引き率１／４の間引きフィ
ルタを示す。この場合、シフトレジスタ１Ｅは間引きフ
ィルタ出力の４倍の速度でデータがシフトする。なお、
間引き率を１／４にするためには、例えば、８ｂｉｔ×
１／４間引き＝２から、シフトレジスタについて、２ｂ
ｉｔ毎にレジスタを１個ずつ増加させる（図５の例）。
例えば、間引き率が１／８であれば、８ｂｉｔ×１／８
間引き＝１から、１ｂｉｔ毎にレジスタを１個ずつ増加
させることになり、間引き率が１／２であれは、４ｂｉ
ｔ毎にレジスタを１個ずつ増加させることになる。

【００５０】一方、ビット列セレクタ４以降は間引きフ
ィルタ出力速度に対し、ディジタル入力のビット数倍の
速度以上で演算する必要がある。すなわち、この実施の
形態の例では間引きフィルタ出力速度の８倍の速度でビ
ット列セレクタ４以降は動作しなければならない。ここ
で、ビット列セレクタ４のビット列選択速度とディジタ
ル入力データとの速度を比較すると、ビット列セレクタ
４のビット列選択速度はディジタル入力データがシフト
レジスタ内をシフトする速度の２倍となる。この速度比
はディジタル入力のビット数と間引き率の乗算で求める
ことができる。

【００５１】ここで、ＬＳＢからＭＳＢに順次ビット列
セレクタ４で選択する場合、２回に１回ずつディジタル
入力データが入力され、シフトレジスタ１Ｅの値が変化
することになる。そこでこの実施の形態では、予め２ビ
ット毎にシフトレジスタ１Ｅのシフト量を１段ずつ増加
させることにより、各ビット毎の時系列データのタイミ
ングを合わせることができる。なお、ここでは、説明の
ためにディジタル入力ビット数を８ビット、間引き率を
１／４としたが、乗算結果が整数となる任意の組み合わ
せが可能である。

【００５２】以上のように、この実施の形態によると、
時系列データの出力位置を固定とし間引き率によって一
定のビット列毎にシフト量を変化させる構成を有しディ
ジタル入力データをビット毎の時系列データに分割して
保存するシフトレジスタ１Ｅを設けたため、ビット列毎
のシフト量を演算タイミングに合わせることができ、デ
ータを退避する退避用レジスタが不要となり、ハードウ
ェア規模を減少させることができる。

【００５３】なお、シフトレジスタのシフト量をディジ
タル入力データのビット数に間引き率を乗じたビット列
毎に変化させる構成は、前述の第２の実施の形態にも適
用することができ、第５の実施の形態と同様の作用効果
が得られる。〔第６の実施の形態〕図６は本発明の第６の実施の形態
に係る間引きフィルタ装置の構成を示すブロック図であ
る。図６において、１Ｆはシフト量を固定としディジタ
ル入力データのビット数に間引き率を乗じたビット列毎
に時系列データの出力位置を変化させる構成を有しディ
ジタル入力データをビット毎の時系列データに分割して
保存するシフトレジスタである。４はシフトレジスタ１
Ｆに記憶したビット毎の時系列データをＬＳＢからＭＳ
Ｂまで順次選択するビット列セレクタである。５はビッ
ト列セレクタ４を制御するビット列セレクタ制御回路で
ある。６Ａはビット列セレクタ４の出力をアドレスとし
て予め記憶したフィルタ係数を読み出す記憶装置であ
る。７はＭＳＢの時系列データを処理する時に記憶装置
６Ａの出力の符号を反転させるための符号反転回路であ
り、１４はＭＳＢ以外の時系列データを処理する時には
記憶装置６Ａの出力を累積加算器８へ供給しＭＳＢの時
系列データを処理する時には符号反転回路７の出力を累
積加算器８へ供給する切換スイッチであり、これらによ
って符号反転手段が構成されている。８は記憶装置６Ａ
の出力（または符号反転回路７の出力）に累積データを
ビットシフトして０．５倍しながら累積加算する累積加
算器である。なお、この実施の形態においては記憶装置
を１つで構成したが、複数個用いることも可能である。

【００５４】以下、上記のように構成された間引きフィ
ルタ装置についてその動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力データが
シフトレジスタ１Ｆにビット毎に入力され、ディジタル
入力値のサンプリングレートでシフトしていく。このシ
フトレジスタ１Ｆの記憶データは入力データのサンプリ
ングレートで変化する。一方、ビット列セレクタ４以降
は、間引き後の出力サンプリングレートに入力データビ
ット数をかけた処理速度で動作させる。

【００５５】そこで、ビット列セレクタ４以降の処理に
かかる時間分、出力位置の変化をディジタル入力データ
のビット数に間引き率を乗じたビット列毎に変化させた
シフトレジスタ１Ｆを用いることによりにより、ビット
列セレクタ４がビット列を選択したタイミングで所望の
時系列のビット列データをシフトレジスタ１Ｆの出力か
ら得ることができる。このビット列セレクタ４の動作を
ビット列セレクタ制御回路５で制御する。

【００５６】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データは、記憶装置６Ａのア
ドレス信号として入力する。このアドレス信号に対応す
る記憶装置６Ａの出力に、累積データをビットシフトし
て０．５倍しながら、累積加算器８で順次累積加算す
る。なお、ＭＳＢ処理時のみ符号反転回路７で記憶装置
６Ａの出力を符号反転して累積加算する。ＭＳＢまでの
時系列データに対応する記憶装置６Ａの出力を累積加算
して得られた結果を間引きフィルタ出力として出力し、
累積加算器８のレジスタをクリアする。この結果、分散
演算の（数３）で表される演算が完了し、フィルタ特性
が得られる。

【００５７】例えばこの実施の形態では、８ビットのデ
ィジタル入力データに対し間引き率１／４の間引きフィ
ルタを示す。この場合、シフトレジスタ１Ｆは間引きフ
ィルタ出力の４倍の速度でデータがシフトする。一方、
ビット列セレクタ４以降は間引きフィルタ出力速度に対
し、ディジタル入力のビット数倍の速度以上で演算する
必要がある。すなわち、この実施の形態の例では間引き
フィルタ出力速度の８倍の速度でビット列セレクタ４以
降は動作しなければならない。ここで、ビット列セレク
タ４のビット列選択速度とディジタル入力データとの速
度を比較すると、ビット列セレクタ４のビット列選択速
度はディジタル入力データがシフトレジスタ内をシフト
する速度の２倍となる。この速度比はディジタル入力の
ビット数と間引き率の乗算で求めることができる。

【００５８】ここで、ＬＳＢからＭＳＢに順次ビット列
セレクタ４で選択する場合、２回に１回ずつディジタル
入力データが入力され、シフトレジスタ１Ｆの値が変化
することになる。そこでこの実施の形態では、予め２ビ
ット毎にシフトレジスタ１Ｆのデータ出力位置を１段ず
つ変化させることにより、各ビット毎の時系列データの
タイミングを合わせることができる。なお、ここでは、
説明のためにディジタル入力ビット数を８ビット、間引
き率を１／４としたが、乗算結果が整数となる任意の組
み合わせが可能である。

【００５９】以上のように、この実施の形態によると、
シフト量を固定としディジタル入力データのビット数に
間引き率を乗じたビット列毎に時系列データの出力位置
を変化させる構成を有しディジタル入力データをビット
毎の時系列データに分割して保存するシフトレジスタ１
Ｆを設けたので、ビット列毎の出力位置を演算タイミン
グに合わせて選択でき、データを退避する退避用レジス
タが不要となり、ハードウェア規模を減少させることが
できる。なお、シフトレジスタの出力位置をディジタル
入力データのビット数に間引き率を乗じたビット列毎に
変化させる構成は、前述の第４の実施の形態にも適用す
ることができ、第６の実施の形態と同様の作用効果が得
られる。

【００６０】〔第７の実施の形態〕図７は本発明の第７
の実施の形態に係る間引きフィルタ装置の構成を示すブ
ロック図である。図７において、１Ａはディジタル入力
データをビット毎の時系列データに分割して保存するシ
フトレジスタである。２は間引き率によって一定のビッ
ト列毎にシフトレジスタ１Ａのシフト量を変化させるシ
フト量セレクタである。３はシフト量セレクタ２を制御
するシフト量セレクタ制御回路である。４はシフトレジ
スタ１Ａに記憶したビット毎の時系列データをＬＳＢか
らＭＳＢまで順次選択するビット列セレクタである。５
はビット列セレクタ４を制御するビット列セレクタ制御
回路である。６Ｂはビット列セレクタ４の出力をアドレ
スとして予め記憶した正および負のフィルタ係数を選択
的に読み出す記憶装置であり、他の実施の形態における
符号反転回路および切換スイッチが省かれ、代わりにＭ
ＳＢ処理時にのみＭＳＢ処理タイミング信号が入力され
るようになっている。８は記憶装置６Ｂの出力に累積デ
ータをビットシフトして０．５倍しながら累積加算する
累積加算器である。なお、この実施の形態においては記
憶装置を１つで構成したが、複数個用いることも可能で
ある。

【００６１】以下、上記のように構成された間引きフィ
ルタ装置についてその動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力データが
シフトレジスタ１Ａにビット毎に入力され、ディジタル
入力値のサンプリングレートでシフトしていく。このシ
フトレジスタ１Ａの記憶データは入力データのサンプリ
ングレートで変化する。一方、ビット列セレクタ４以降
は、間引き後の出力サンプリングレートに入力データビ
ット数をかけた処理速度以上で動作する。

【００６２】そこで、ビット列セレクタ４以降の処理に
かかる時間分、ビット列毎にシフトレジスタ１Ａのシフ
ト量をシフト量セレクタ２により変化させることによ
り、ビット列セレクタ４がビット列を選択したタイミン
グで所望の時系列のビット列データをシフトレジスタ１
Ａの出力から得ることができる。このシフト量セレクタ
２の動作をシフト量セレクタ制御回路３で制御し、ビッ
ト列セレクタ４の動作をビット列セレクタ制御回路５で
制御する。

【００６３】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データにＭＳＢ処理時を知ら
せるＭＳＢ処理タイミング信号を付加して、記憶装置６
Ｂのアドレス信号として入力する。このアドレス信号に
対応する記憶装置６Ｂの出力に、累積データをビットシ
フトして０．５倍しながら、累積加算器８で順次累積加
算する。なお、ＭＳＢ処理時はＭＳＢ処理時タイミング
信号により負のフィルタ係数を選択するようにし、その
他のビットを処理している時のフィルタ係数の符号を反
転データを読み出して累積加算する。ＭＳＢまでの時系
列データに対応する記憶装置６Ｂの出力を累積加算して
得られた結果を間引きフィルタ出力として出力し、累積
加算器８のレジスタをクリアする。この結果、分散演算
の（数３）で表される演算が完了し、フィルタ特性が得
られる。

【００６４】以上のように、この実施の形態によると、
間引き率によって一定のビット列毎にシフトレジスタ１
Ａのシフト量を変化させるシフト量セレクタ２およびシ
フト量セレクタ２を制御するシフト量セレクタ制御回路
３を設けたため、ビット列毎のシフト量を演算タイミン
グに合わせて適宜選択でき、データを退避する退避用レ
ジスタが不要となり、ハードウェア規模を減少させるこ
とができる。

【００６５】また、予め正および負のフィルタ係数を記
憶しビット列セレクタ４の出力にＭＳＢ処理を知らせる
ＭＳＢ処理タイミング信号を付加した信号をアドレスと
して正または負のフィルタ係数を読み出す記憶装置６Ｂ
を設けたので、符号反転回路７が不要となり、ハードウ
ェア規模をいっそう減少させることができる。なお、上
述の第２から第６の実施の形態においても、記憶装置６
Ａおよび切換スイッチ１４に代えて、記憶装置６Ｂを用
いることも可能であり、この場合にも上記の実施の形態
と同様の作用効果が得られる。

【００６６】〔第８の実施の形態〕図８は本発明の第８
の実施の形態に係る間引きフィルタ装置の構成を示すブ
ロック図である。図８において、１Ａはディジタル入力
データをビット毎の時系列データに分割して保存するシ
フトレジスタである。２は間引き率によって一定のビッ
ト列毎にシフトレジスタ１Ａのシフト量を変化させるシ
フト量セレクタである。３はシフト量セレクタ２を制御
するシフト量セレクタ制御回路である。４はシフトレジ
スタ１Ａに記憶したビット毎の時系列データをＬＳＢか
らＭＳＢまで順次選択するビット列セレクタである。５
はビット列セレクタ４を制御するビット列セレクタ制御
回路である。６Ａはビット列セレクタ４の出力をアドレ
スとして予め記憶したフィルタ係数を読み出す記憶装置
である。１１はＭＳＢの時系列データを処理する時に記
憶装置６Ａの出力を反転させるための反転回路であり、
１４はＭＳＢ以外の時系列データを処理する時には記憶
装置６Ａの出力を累積加算器８へ供給しＭＳＢの時系列
データを処理する時には反転回路１１の出力を累積加算
器８へ供給する切換スイッチであり、これらによって反
転手段が構成されている。８は記憶装置６の出力（また
は反転回路１１の出力）に累積データをビットシフトし
て０．５倍しながら累積加算する累積加算器である。１
２は累積加算器８の遅延器に予めＭＳＢ処理時のＬＳＢ
値をセットする初期値設定回路である。なお、この実施
の形態においては記憶装置を１つで構成したが、複数個
用いることも可能である。

【００６７】以下、上記のように構成された間引きフィ
ルタ装置についてその動作を説明する。まず、ＭＳＢか
らＬＳＢまでの各ビット並列のディジタル入力データが
シフトレジスタ１Ａにビット毎に入力され、ディジタル
入力値のサンプリングレートでシフトしていく。このシ
フトレジスタ１Ａの記憶データは入力データのサンプリ
ングレートで変化する。一方、ビット列セレクタ４以降
は、間引き後の出力サンプリングレートに入力データビ
ット数をかけた処理速度以上で動作する。

【００６８】そこで、ビット列セレクタ４以降の処理に
かかる時間分、ビット列毎にシフトレジスタ１Ａのシフ
ト量をシフト量セレクタ２により変化させることによ
り、ビット列セレクタ４がビット列を選択したタイミン
グで所望の時系列のビット列データをシフトレジスタ１
Ａの出力から得ることができる。このシフト量セレクタ
２の動作をシフト量セレクタ制御回路３で制御し、ビッ
ト列セレクタ４の動作をビット列セレクタ制御回路５で
制御する。

【００６９】ＬＳＢからＭＳＢまでビット列セレクタ４
によって選択された時系列データは、記憶装置６のアド
レス信号として入力する。このアドレス信号に対応する
記憶装置６の出力に、累積データをビットシフトして
０．５倍しながら、累積加算器８で順次累積加算する。
なお、ＭＳＢ処理時のみ反転回路１１で記憶装置６の出
力を反転して累積加算する。なお、予め畳み込み演算開
始時にＭＳＢ処理時のＬＳＢに相当する値をセットする
初期値設定回路１２により初期設定しておく。このた
め、この一連の動作はデータを反転してＬＳＢに１を加
算しているため、２の補数演算では減算に相当する。

【００７０】つぎに、ＭＳＢまでの時系列データに対応
する記憶装置６の出力を累積加算して得られた結果を間
引きフィルタ出力として出力し、累積加算器８のレジス
タを初期値設定回路１２によりＭＳＢ時系列処理時のＬ
ＳＢ値をセットする。この結果、分散演算の（数３）で
表される演算が完了し、フィルタ特性が得られる。以上
のように、この実施の形態によると、間引き率によって
一定のビット列毎にシフトレジスタ１Ａのシフト量を変
化させるシフト量セレクタ２およびシフト量セレクタ２
を制御するシフト量セレクタ制御回路３を設けたため、
ビット列毎のシフト量を演算タイミングに合わせて適宜
選択でき、データを退避する退避用レジスタが不要とな
り、ハードウェア規模を減少させることができる。

【００７１】また、ＭＳＢの時系列データを処理する時
にデータを反転させる反転回路１１と演算開始時にＭＳ
Ｂ処理時のＬＳＢに相当する値をセットする初期値設定
回路１２とを先の実施の形態における符号反転回路７に
代えて設けたので、反転回路１１および初期値設定回路
１２は符号反転回路７に比べて構成が簡単であって、い
っそうハードウェア規模を減少させることができる。

【００７２】なお、上述の第２から第６の実施の形態に
おいても、符号反転回路８に代えて、反転回路１１およ
び初期値設定回路１２を用いることも可能であり、この
場合にも上記の実施の形態と同様の作用効果が得られ
る。ここで、念のため、「正のフィルタ係数および負の
フィルタ係数」という表現と、「フィルタ係数およびフ
ィルタ係数の反転のフィルタ係数」という表現の意味の
違いについて説明する。通常、係数値は、２の補数で表
現される。この場合、「正のフィルタ係数」＝−１×
「負のフィルタ係数」となる。反転は、ｂｉｔ毎の反転
であるから、「正のフィルタ係数」の反転＋ＬＳＢ＝
「負のフィルタ係数」となる。このＬＳＢというのは、
累積加算器部分に予めセットしておけば、ＲＯＭに「負
のフィルタ係数」を記憶させずに、かつ＋ＬＳＢ処理な
しで実現できるということを第８の実施の形態では示し
ている。一方、第７の実施の形態では、ＭＳＢに対応す
るフィルタ係数を読む時のみ、「負のフィルタ係数」の
アドレスにしてしまうという構成を示している。

【００７３】

【発明の効果】請求項１記載の発明の間引きフィルタ装
置によれば、間引き率によって一定のビット列毎にシフ
トレジスタのシフト量を変化させるシフト量セレクタお
よびシフト量セレクタを制御するシフト量セレクタ制御
回路を設けたため、ビット列毎のシフト量を演算タイミ
ングに合わせて適宜選択でき、データを退避する退避用
レジスタが不要となり、ハードウェア規模を減少させる
ことができる。

【００７４】請求項２記載の発明の間引きフィルタ装置
によれば、時系列データの出力位置を固定とし間引き率
によって一定のビット列毎にシフト量を変化させる構成
を有しディジタル入力データをビット毎の時系列データ
に分割して保存するシフトレジスタを設けたため、ビッ
ト列毎のシフト量を演算タイミングに合わせることがで
き、データを退避する退避用レジスタが不要となり、ハ
ードウェア規模を減少させることができる。

【００７５】請求項３記載の発明の間引きフィルタ装置
によれば、シフト量を固定とし間引き率によって時系列
データの出力位置を一定のビット列毎に変化させる構成
を有しディジタル入力データをビット毎の時系列データ
に分割して保存するシフトレジスタを設けたため、ビッ
ト列毎の出力位置を演算タイミングに合わせて選択で
き、データを退避する退避用レジスタが不要となり、ハ
ードウェア規模を減少させることができる。

【００７６】請求項４記載の発明の間引きフィルタ装置
によれば、間引き率によって予め一定のビット列毎にシ
フトレジスタの出力位置を変化させるシフトレジスタ出
力位置セレクタと、シフトレジスタ出力位置セレクタを
制御するシフトレジスタ出力位置セレクタ制御回路とを
設けたことにより、ビット列毎の出力位置を演算タイミ
ングに合わせて選択でき、データを退避する退避用レジ
スタが不要となり、ハードウェア規模を減少させること
ができる。

【００７７】請求項５記載の発明の間引きフィルタ装置
によれば、ディジタル入力データのビット数に間引き率
を乗じたビット列毎にシフトレジスタのシフト量を変化
させる制御を行うシフト量セレクタおよびシフト量セレ
クタを制御するシフト量セレクタ制御回路を設けたの
で、ビット列毎のシフト量を演算タイミングに合わせて
選択でき、データを退避する退避用レジスタが不要とな
り、ハードウェア規模を減少させることができる。

【００７８】請求項６記載の発明の間引きフィルタ装置
によれば、シフト量を固定としディジタル入力データの
ビット数に間引き率を乗じたビット列毎に時系列データ
の出力位置を変化させる構成を有しディジタル入力デー
タをビット毎の時系列データに分割して保存するシフト
レジスタを設けたので、ビット列毎の出力位置を演算タ
イミングに合わせて選択でき、データを退避する退避用
レジスタが不要となり、ハードウェア規模を減少させる
ことができる。

【００７９】請求項７記載の発明の間引きフィルタ装置
によれば、予め正および負のフィルタ係数を記憶しビッ
ト列セレクタの出力にＭＳＢ処理を知らせるＭＳＢ処理
タイミング信号を付加した信号をアドレスとして正また
は負のフィルタ係数を読み出す記憶装置を設けたので、
符号反転回路が不要となり、ハードウェア規模をいっそ
う減少させることができる。

【００８０】請求項８記載の発明の間引きフィルタ装置
によれば、ＭＳＢの時系列データを処理する時にデータ
を反転させる反転回路と演算開始時にＭＳＢ処理時のＬ
ＳＢに相当する値をセットする初期値設定回路とを先の
実施の形態における符号反転回路に代えて設けたので、
反転回路および初期値設定回路は符号反転回路に比べて
構成が簡単であって、いっそうハードウェア規模を減少
させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図２】本発明の第２の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図３】本発明の第３の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図４】本発明の第４の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図５】本発明の第５の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図６】本発明の第６の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図７】本発明の第７の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図８】本発明の第８の実施の形態における間引きフィ
ルタ装置の構成を示すブロック図である。

【図９】従来の間引きフィルタ装置の構成を示すブロッ
ク図である。

【符号の説明】

１Ａ〜１Ｇシフトレジスタ２シフト量セレクタ３シフト量セレクタ制御回路４ビット列セレクタ５ビット列セレクタ制御回路６Ａ，６Ｂ記憶装置７符号反転装置８累積加算器９シフトレジスタ出力位置セレクタ１０シフトレジスタ出力位置制御回路１１反転回路１２初期値設定回路１３データ退避用レジスタ１４切換スイッチ

Claims

(57)【特許請求の範囲】

【請求項１】ディジタル入力データをビット毎の時系
列データに分割して保存するシフトレジスタと、間引き
率によって一定のビット列毎に前記シフトレジスタのシ
フト量を変化させるシフト量セレクタと、前記シフト量
セレクタを制御するシフト量セレクタ制御回路と、前記
シフトレジスタに記憶したビット毎の時系列データをＬ
ＳＢからＭＳＢまで順次選択するビット列セレクタと、
前記ビット列セレクタを制御するビット列セレクタ制御
回路と、前記ビット列セレクタの出力をアドレスとして
予め記憶したフィルタ係数を読み出す記憶装置と、ＭＳ
Ｂの時系列データを処理する時にのみ前記記憶装置の出
力の符号を反転させる符号反転手段と、前記記憶装置の
出力を累積加算する累積加算器とを備えた間引きフィル
タ装置。
【請求項２】時系列データの出力位置を固定とし間引
き率によって一定のビット列毎にシフト量を変化させる
構成を有しディジタル入力データをビット毎の時系列デ
ータに分割して保存するシフトレジスタと、前記シフト
レジスタに記憶したビット毎の時系列データをＬＳＢか
らＭＳＢまで順次選択するビット列セレクタと、前記ビ
ット列セレクタを制御するビット列セレクタ制御回路
と、前記ビット列セレクタの出力をアドレスとして予め
記憶したフィルタ係数を読み出す記憶装置と、ＭＳＢの
時系列データを処理する時にのみ前記記憶装置の出力の
符号を反転させる符号反転手段と、前記記憶装置の出力
を累積加算する累積加算器とを備えた間引きフィルタ装
置。
【請求項３】シフト量を固定とし間引き率によって時
系列データの出力位置を一定のビット列毎に変化させる
構成を有しディジタル入力データをビット毎の時系列デ
ータに分割して保存するシフトレジスタと、前記シフト
レジスタに記憶したビット毎の時系列データをＬＳＢか
らＭＳＢまで順次選択するビット列セレクタと、前記ビ
ット列セレクタを制御するビット列セレクタ制御回路
と、前記ビット列セレクタの出力をアドレスとして予め
記憶したフィルタ係数を読み出す記憶装置と、ＭＳＢの
時系列データを処理する時にのみ前記記憶装置の出力の
符号を反転させる符号反転手段と、前記記憶装置の出力
を累積加算する累積加算器とを備えた間引きフィルタ装
置。
【請求項４】ディジタル入力データをビット毎の時系
列データに分割して保存するシフトレジスタと、間引き
率によって一定のビット列毎に前記シフトレジスタの出
力位置を変化させる出力位置セレクタと、前記出力位置
セレクタを制御する出力位置セレクタ制御回路と、前記
シフトレジスタに記憶したビット毎の時系列データをＬ
ＳＢからＭＳＢまで順次選択するビット列セレクタと、
前記ビット列セレクタを制御するビット列セレクタ制御
回路と、前記ビット列セレクタの出力をアドレスとして
予め記憶したフィルタ係数を読み出す記憶装置と、ＭＳ
Ｂの時系列データを処理する時にのみ前記記憶装置の出
力の符号を反転させる符号反転手段と、前記記憶装置の
出力を累積加算する累積加算器とを備えた間引きフィル
タ装置。
【請求項５】シフトレジスタのシフト量を、ディジタ
ル入力データのビット数に間引き率を乗じた数のビット
列毎に変化させることを特徴とする請求項１または２記
載の間引きフィルタ装置。
【請求項６】シフトレジスタの出力位置を、ディジタ
ル入力データのビット数に間引き率を乗じた数のビット
列毎に変化させることを特徴とする請求項３または４記
載の間引きフィルタ装置。
【請求項７】ＭＳＢデータの処理時の符号反転を、符
号反転手段に代えて、予め反転した係数を記憶装置の別
アドレスに記憶しておき、前記ＭＳＢデータの処理時に
前記反転した係数を前記記憶装置から読み出すことによ
って処理するようにしたことを特徴とする請求項１，
２，３，４，５また６記載の間引きフィルタ装置。
【請求項８】符号反転回路に代えてＭＳＢの時系列デ
ータを処理する時にのみ記憶装置の出力を反転させる反
転手段を設けるとともに、累積加算器に予めＭＳＢ処理
時のＬＳＢ値をセットする初期値設定回路を設けたこと
を特徴とする請求項１，２，３，４，５また６記載の間
引きフィルタ装置。