JPS6116110B2 - - Google Patents
Info
- Publication number
- JPS6116110B2 JPS6116110B2 JP56017658A JP1765881A JPS6116110B2 JP S6116110 B2 JPS6116110 B2 JP S6116110B2 JP 56017658 A JP56017658 A JP 56017658A JP 1765881 A JP1765881 A JP 1765881A JP S6116110 B2 JPS6116110 B2 JP S6116110B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- digital signal
- output
- signal
- msb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 208000019300 CLIPPERS Diseases 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Complex Calculations (AREA)
Description
本発明はデイジタル信号処理回路に係り、デイ
ジタルパルス変調されている入力デイジタル信号
（パルス符号変調信号など）のレベルや周波数特
性の変更のための信号処理を行なうに際し、入力
デイジタル信号のオーバーフローが生じた時にレ
ベルクリツプ動作を行なうことにより、オーバー
フローによるノイズ発生等を防止し得るデイジタ
ル信号処理回路を提供することを目的とする。 第１図は例えばデイジタルオーデイオシステム
の録音再生機器などに使用される従来のデイジタ
ル信号処理回路の一例のブロツク系統図を示す。
同図中、入力端子１に入来したデイジタルパルス
変調されているデイジタル信号、例えばｎビツト
のパルス符号変調信号（PCM信号）は、保持回
路２に（ｎ＋ｍ）ビツトとされて印加され、ここ
で保持された後乗算器３に印加され、係数器４よ
りのｍビツトの係数と乗算される。この乗算器３
より（ｎ＋ｍ）ビツトのデイジタル信号が取り出
されて加算器５に印加され、保持回路６よりの
（ｎ＋ｍ）ビツトの出力デイジタル信号と順次加
算された後、更に保持回路６に印加される。保持
回路６より（ｎ＋ｍ）ビツトのデイジタル信号が
取り出され、保持回路２、加算器５に夫々フイー
ドバツクされる一方、ｎビツトとされて出力端子
７より出力される。なお、保持回路２，６、乗算
器３及び係数器４は夫々制御信号によりその動作
が制御される。 かかる構成のデイジタル信号処理回路は、離散
系で表示される伝達関数Ｈ（ｚ）（ただし、ｚ＝
ｅsT、ｓ：ラプラス演算子、Ｔ：標本化時間）を
有しており、通常、乗算器３よりの出力デイジタ
ル信号ｙは、入力端子１の入力デイジタル信号ｘ
のアナログ変換レベル（以下単にレベルという）
の最大値を越えないように設計されている。すな
わち、通常は第２図にｙ＝ｘ｛ｘ≦１｝で示す如
く入力デイジタル信号ｘのレベルと出力デイジタ
ル信号ｙのレベルとは１対１となるように設計さ
れる。 しかし、実際にはデイジタル信号処理回路は、
第２図にｙ＝2x｛ｘ≦１｝、ｙ＝nxで示す如く、
入力デイジタル信号ｘのレベルよりも出力デイジ
タル信号ｙのレベルが大となるようにして使用す
る場合もあり、あるいは第３図に示す如くデイジ
タル等化器として使用する場合はＬで示す如く周
波数１成分を増幅する場合もある。このような
場合は入力デイジタル信号ｘをビツトシフトなど
により正規化して（例えば第２図のｙ＝nxの場
合は、信号ｘを1/nに正規化し、第３図の場合は
通常、周波数０で特性変更のための定数（デイ
ジタルフイルタの係数）を正規化する）乗算器３
に印加することが行なわれる。しかし、この場合
でも入力デイジタル信号のレベルが極めて大であ
つたり、第３図の周波数１における増幅量Ｌが
施された場合にオーバーフローする場合があつ
た。 例えば、各デイジタル信号を２の補数表示で以
下表示し、かつ、0.5を「0.1000000」、−0.5は
「1.1000000」というように小数点も用いて表示る
方法を用いると、入力PCM信号ｘが８ビツトで
「0.1111111」、係数器４の出力係数が４ビツトで
「01.11」のときには、乗算器３の演算の結果は
「001.101111001」となり、入力PCM信号ｘの小
数点位置を基準として上から８ビツトをとつた場
合は、乗算器３の出力デイジタル信号ｙは
「1.1011110」で表わされる（すなわち、入力
PCM信号ｘの小数点位置はモースト・シグニフ
イカント・ビツト（MSB）とMSBの次のビツト
との間にあるから、上記出力デイジタル信号ｙの
小数点位置もMSBとMSBの次のビツト位置にく
るような部分が取り出される）。この乗算器３の
出力デイジタル信号ｙは「1.1011110」というよ
うに正のデイジタル信号ｘと正の係数との乗算に
も拘らず負のレベルを示しており、これはオーバ
ーフローが生じたためである。 このオーバーフローによる出力信号の符号反転
は、例えばデイジタル信号の周波数特性を変更す
る無限インパルスレスポンス（IIR）デイジタル
フイルタ（デイジタルイコライザ）などの信号処
理過程に発生すると、IIRデイジタルフイルタが
正帰還のループになり、発振によるリミツトサイ
クルをもたらし、ノイズ等を発生していた。 本発明は上記欠点を除去したものであり、以下
第４図乃至第６図と共にその一実施例につき説明
する。 第４図は本発明になるデイジタル信号処理回路
の一実施例のブロツク系統図を示す。同図中、第
１図と同一構成部分には同一番号を付し、その説
明を省略する。係数器８は本来の値よりも例えば
レベルの低い値の係数を乗算器３に供給する。こ
れは入力デイジタル信号平均レベルに対応した乗
算器３での基準レベルを、第６図に示す如く、全
体のダイナミツクレンジＤLの最大値にできるだ
け近い値に設定し、オーバーフローを生じないよ
う設けられた同図に斜線で示す余裕領域をできる
だけ小にするためである。一方、９は信号処理部
で、保持回路６の出力デイジタル信号のうち
MSBを含む後述の所定のｐビツト（ｐは以上の
整数）の信号が印加される比較器１０と、比較器
１０の出力の値に応じて保持回路６の出力デイジ
タル信号のうちMSBを除く（ｎ−１）ビツトの
信号又はそのMSBの信号をインバータ１１で反
転した信号を選択出力するスイツチ回路１２とよ
りなり、出力端子７には保持回路６の出力デイジ
タル信号のMSBをMSBとし、残りの（ｎ−１）
ビツトをスイツチ回路１２より取り出された（ｎ
−１）ビツトの信号とするデイジタル信号が出力
される。なお、出力端子７に出力されるｎビツト
の出力デイジタル信号は保持回路２にもフイード
バツクされる。これにより、本実施例回路は、
IIRデイジタルフイルタを構成する。 上記の比較器１０は保持回路６の出力デイジタ
ル信号がオーバーフローした信号であるか否かを
検出するために設けられたものである。すなわ
ち、例えば時刻kT（Ｔは標本化時間）における
入力端子１の入力PCM信号ｘkが「0.1111000」で
表示される信号であり、係数器８より本来の値の
「0111.0000」を２ビツトシフトして減衰した
「000111.00」で表示される係数ａが乗算器３に印
加されるものとすると、乗算器３からのａ・ｘ
k、ａ・ｘk-1の各出力デイジタル信号、及びこれ
らを加算した加算器５の出力デイジタル信号、及
び８ビツトの保持回路６の出力デイジタル信号ｙ
kは夫々次表に示す如くに表わされる。ただし、
便宜上、ｘk＝ｘk-1としてある。
ジタルパルス変調されている入力デイジタル信号
（パルス符号変調信号など）のレベルや周波数特
性の変更のための信号処理を行なうに際し、入力
デイジタル信号のオーバーフローが生じた時にレ
ベルクリツプ動作を行なうことにより、オーバー
フローによるノイズ発生等を防止し得るデイジタ
ル信号処理回路を提供することを目的とする。 第１図は例えばデイジタルオーデイオシステム
の録音再生機器などに使用される従来のデイジタ
ル信号処理回路の一例のブロツク系統図を示す。
同図中、入力端子１に入来したデイジタルパルス
変調されているデイジタル信号、例えばｎビツト
のパルス符号変調信号（PCM信号）は、保持回
路２に（ｎ＋ｍ）ビツトとされて印加され、ここ
で保持された後乗算器３に印加され、係数器４よ
りのｍビツトの係数と乗算される。この乗算器３
より（ｎ＋ｍ）ビツトのデイジタル信号が取り出
されて加算器５に印加され、保持回路６よりの
（ｎ＋ｍ）ビツトの出力デイジタル信号と順次加
算された後、更に保持回路６に印加される。保持
回路６より（ｎ＋ｍ）ビツトのデイジタル信号が
取り出され、保持回路２、加算器５に夫々フイー
ドバツクされる一方、ｎビツトとされて出力端子
７より出力される。なお、保持回路２，６、乗算
器３及び係数器４は夫々制御信号によりその動作
が制御される。 かかる構成のデイジタル信号処理回路は、離散
系で表示される伝達関数Ｈ（ｚ）（ただし、ｚ＝
ｅsT、ｓ：ラプラス演算子、Ｔ：標本化時間）を
有しており、通常、乗算器３よりの出力デイジタ
ル信号ｙは、入力端子１の入力デイジタル信号ｘ
のアナログ変換レベル（以下単にレベルという）
の最大値を越えないように設計されている。すな
わち、通常は第２図にｙ＝ｘ｛ｘ≦１｝で示す如
く入力デイジタル信号ｘのレベルと出力デイジタ
ル信号ｙのレベルとは１対１となるように設計さ
れる。 しかし、実際にはデイジタル信号処理回路は、
第２図にｙ＝2x｛ｘ≦１｝、ｙ＝nxで示す如く、
入力デイジタル信号ｘのレベルよりも出力デイジ
タル信号ｙのレベルが大となるようにして使用す
る場合もあり、あるいは第３図に示す如くデイジ
タル等化器として使用する場合はＬで示す如く周
波数１成分を増幅する場合もある。このような
場合は入力デイジタル信号ｘをビツトシフトなど
により正規化して（例えば第２図のｙ＝nxの場
合は、信号ｘを1/nに正規化し、第３図の場合は
通常、周波数０で特性変更のための定数（デイ
ジタルフイルタの係数）を正規化する）乗算器３
に印加することが行なわれる。しかし、この場合
でも入力デイジタル信号のレベルが極めて大であ
つたり、第３図の周波数１における増幅量Ｌが
施された場合にオーバーフローする場合があつ
た。 例えば、各デイジタル信号を２の補数表示で以
下表示し、かつ、0.5を「0.1000000」、−0.5は
「1.1000000」というように小数点も用いて表示る
方法を用いると、入力PCM信号ｘが８ビツトで
「0.1111111」、係数器４の出力係数が４ビツトで
「01.11」のときには、乗算器３の演算の結果は
「001.101111001」となり、入力PCM信号ｘの小
数点位置を基準として上から８ビツトをとつた場
合は、乗算器３の出力デイジタル信号ｙは
「1.1011110」で表わされる（すなわち、入力
PCM信号ｘの小数点位置はモースト・シグニフ
イカント・ビツト（MSB）とMSBの次のビツト
との間にあるから、上記出力デイジタル信号ｙの
小数点位置もMSBとMSBの次のビツト位置にく
るような部分が取り出される）。この乗算器３の
出力デイジタル信号ｙは「1.1011110」というよ
うに正のデイジタル信号ｘと正の係数との乗算に
も拘らず負のレベルを示しており、これはオーバ
ーフローが生じたためである。 このオーバーフローによる出力信号の符号反転
は、例えばデイジタル信号の周波数特性を変更す
る無限インパルスレスポンス（IIR）デイジタル
フイルタ（デイジタルイコライザ）などの信号処
理過程に発生すると、IIRデイジタルフイルタが
正帰還のループになり、発振によるリミツトサイ
クルをもたらし、ノイズ等を発生していた。 本発明は上記欠点を除去したものであり、以下
第４図乃至第６図と共にその一実施例につき説明
する。 第４図は本発明になるデイジタル信号処理回路
の一実施例のブロツク系統図を示す。同図中、第
１図と同一構成部分には同一番号を付し、その説
明を省略する。係数器８は本来の値よりも例えば
レベルの低い値の係数を乗算器３に供給する。こ
れは入力デイジタル信号平均レベルに対応した乗
算器３での基準レベルを、第６図に示す如く、全
体のダイナミツクレンジＤLの最大値にできるだ
け近い値に設定し、オーバーフローを生じないよ
う設けられた同図に斜線で示す余裕領域をできる
だけ小にするためである。一方、９は信号処理部
で、保持回路６の出力デイジタル信号のうち
MSBを含む後述の所定のｐビツト（ｐは以上の
整数）の信号が印加される比較器１０と、比較器
１０の出力の値に応じて保持回路６の出力デイジ
タル信号のうちMSBを除く（ｎ−１）ビツトの
信号又はそのMSBの信号をインバータ１１で反
転した信号を選択出力するスイツチ回路１２とよ
りなり、出力端子７には保持回路６の出力デイジ
タル信号のMSBをMSBとし、残りの（ｎ−１）
ビツトをスイツチ回路１２より取り出された（ｎ
−１）ビツトの信号とするデイジタル信号が出力
される。なお、出力端子７に出力されるｎビツト
の出力デイジタル信号は保持回路２にもフイード
バツクされる。これにより、本実施例回路は、
IIRデイジタルフイルタを構成する。 上記の比較器１０は保持回路６の出力デイジタ
ル信号がオーバーフローした信号であるか否かを
検出するために設けられたものである。すなわ
ち、例えば時刻kT（Ｔは標本化時間）における
入力端子１の入力PCM信号ｘkが「0.1111000」で
表示される信号であり、係数器８より本来の値の
「0111.0000」を２ビツトシフトして減衰した
「000111.00」で表示される係数ａが乗算器３に印
加されるものとすると、乗算器３からのａ・ｘ
k、ａ・ｘk-1の各出力デイジタル信号、及びこれ
らを加算した加算器５の出力デイジタル信号、及
び８ビツトの保持回路６の出力デイジタル信号ｙ
kは夫々次表に示す如くに表わされる。ただし、
便宜上、ｘk＝ｘk-1としてある。
【表】
この表からわかるように、入力PCM信号ｘkの
表示中、小数点位置がMSBと次のビツトとの間
にあるが、係数ａにより２ビツトのLSB（リース
ト・シグニフイカント・ビツト）方向へのシフト
が行なわれているので、実際の小数点位置は表の
加算器５出力の×印で示す位置となつている。こ
こで、２の補数表示のデイジタル信号の場合は、
小数点位置の上のビツトからMSBまでは、常に
同一符号（同一論理値）でなければならず、そう
でなければオーバーフローしていることになる。
従つて、この例では加算器５の出力デイジタル信
号は、上記の表に示す如く、MSBから×印の上
のビツト（最終出力デイジタル信号の２ビツト目
を構成するビツトより１つ上（MSB側）のビツ
ト）までの計５ビツトは同一符号ではないから、
オーバーフローしていることになる。 本実施例の比較器１０は上記の点に鑑み、保持
回路６の出力デイジタル信号中のMSB「０」
と、最終出力の２ビツト目となるビツトより１つ
上のビツトからMSBの次のビツトまでの
「0011」（後述する如く、最終出力の２ビツト目と
なるビツトのみでもよい。）とが夫々同一符号か
否かを比較検出し、それによりオーバーフローの
発生の有無を検出する。比較器１０の出力信号は
スイツチ回路１２に印加され、オーバーフロー発
生時には、スイツチ回路１２の（ｎ−１）ビツト
の信号がすべてMSBと異符号となるように、イ
ンバータ１１の出力信号を出力させる。すなわ
ち、オーバーフロー発生時には、出力端子７には
MSBとそれ以下のビツト群とが互いに異符号の
デイジタル信号が出力されるが、これは２の補数
表示では正の最大値又は負の最大値を表わしてお
り、かつ、MSBは常に保持回路６の出力のMSB
が保たれているから、符号反転は発生せず、結
局、クリツプされたレベルのデイジタル信号とし
て出力されることになる。 次に信号処理部９の更に具体的な動作につき説
明するに、第５図は信号処理部９の一実施例の回
路系統図を示す。同図において、保持回路６の出
力デイジタル信号は前記表示方法によれば、
MSBから２番目のビツトと３番目のビツトとの
間に小数点が位置している表示により示されるデ
イジタル信号であるものとすると、そのMSBの
信号は上記比較器１０に相当する２入力排他的論
理回路１３の一方の入力端子に印加され、MSB
から２番目のビツトの信号（すなわち、最終出力
の２ビツト目となるビツトより１つ上のビツトの
信号）が上記回路１３の他方の入力端子に印加さ
れる。また保持回路６のMSB出力はインバータ
１１を介して、前記スイツチ回路１２に相当する
データセレクタ１４の入力端子A1，A2，……
…，Ａo-1に夫々印加されると同時に、直接最終
出力のMSBとして出力される。 また、データセレクタ１４の入力端子B1，
B2，………，Ｂo-1には、最終出力デイジタル信
号のMSBから２番目のビツトよりLSBまでの計
（ｎ−１）ビツトの信号となる保持回路６の所定
の計（ｎ−１）ビツトの信号が夫々各別に印加さ
れる。データセレクタ１４は排他的論理和回路１
３の出力信号がスイツチング信号として印加さ
れ、この信号が論理“０”のときは入力端子
B1，B2，………，Ｂo-1の入力信号をそのまま出
力端子C1，C2，………，Ｃo-1より出力し、他
方、排他的論理和回路１３の出力信号が論理
“１”のときには入力端子A1，A2，………，Ａo-
１の入力信号を出力端子C1，C2，………，Ｃo-1よ
り出力する構成とされている。データセレクタ１
４の出力端子C1，C2，………，Ｃo-1の各出力信
号は、最終出力デイジタル信号のMSBから２番
目、３番目、………ｎ番目（LSB）の各ビツトの
信号となる。 従つて、保持回路６の出力デイジタル信号の
MSBの信号と、最終出力の２ビツト目を構成す
るビツトより１つ上のビツトである２ビツト目の
信号とが夫々同一符号のときには、オーバーフロ
ーは生じておらず、このときはデータセレクタ１
４が入力端子B1〜Ｂo-1に印加される保持回路６
のMSBを除く所定の（ｎ−１）ビツトの信号を
通過出力し、これにより従来と同様の演算処理さ
れたｎビツトのデイジタル信号が出力される。 しかして、保持回路６の出力デイジタル信号の
MSBの信号と、最終出力の２ビツト目を構成す
るビツトより１つ上のビツトである２ビツト目の
信号とが互いに異符号であるときは、オーバーフ
ローが生じており、このときの排他的論理和回路
１３の出力信号の論理が“０”となるから、デー
タセレクタ１４が入力端子A1〜Ａo-1に印加され
るインバータ１１からのMSBと異符号の信号を
切換出力する。従つて、オーバーフロー発生時に
は、オーバーフローが確実に検出されることにな
り、しかも保持回路６の出力デイジタル信号の
MSBがそのまま最終出力デイジタル信号のMSB
として使用されると共に、最終出力の他のビツト
はすべてMSBとは異符号となるから、符号反転
されることなく最大値にクリツプされたレベルの
ｎビツトのデイジタル信号が取り出されることに
なる。 これにより、本発明回路をデイジタルフイルタ
に応用した場合、レベル変動せずにクリツプで
き、オーバーフローによるノイズの発生を防止で
き、またIIRデイジタルフイルタの場合には発振
によるリミツトサイクルを防止することができ
る。 なお、上記実施例ではIIRデイジタルフイルタ
の場合について説明したが、有限インパルスレス
ポンス（FIR）デイジタルフイルタや他のデイジ
タル信号処理の場合にも本発明を適用できるもの
である。また、比較器１０でMSBと比較される
信号は、最終出力の２ビツト目を構成するビツト
より１つ上のビツトからMSBの１つ下のビツト
までの信号であればよい〔ただし、小数点の移動
がある場合（浮動小数点方式の場合）は小数点か
ら上のビツトは少なくとも１つ以上比較すること
が必要である。〕。 上述の如く、本発明になるデイジタル信号処理
回路は、保持回路よりの（ｍ＋ｎ）ビツトのデイ
ジタル信号のMSBの符号と上記（ｍ＋ｎ）ビツ
トのデイジタル信号のうち最終出力デイジタル信
号の２ビツト目を構成するビツトより１つMSB
側のビツトからMSBより１つ下のビツトまでの
小数点以上のビツトの符号との相違を夫々比較検
出する比較器と、この比較器の出力信号により切
換わり比較器により比較された符号がすべて同一
であるときは保持回路の出力デイジタル信号のう
ち最終出力デイジタル信号の２ビツト目からLSB
までを構成する各ビツトの信号を夫々出力し、上
記比較された符号が異なるときは上記保持回路の
出力デイジタル信号のMSBと異符号の信号を上
記２ビツト目からLSBまでを構成する各ビツトの
信号として夫々出力するスイツチ回路と、上記保
持回路の出力デイジタル信号のMSBがMSBを構
成し、かつ、スイツチ回路の各出力信号が２ビツ
ト目からLSBまでの各ビツトを夫々構成する最終
出力デイジタル信号を得る出力手段とよりなるた
め、簡単な回路構成でオーバーフローの検出が確
実にでき、かつ、これを最大値にクリツプするこ
とで防止でき、またデイジタルフイルタに応用し
た場合は、レベル変動せずにクリツプすることが
できるのでノイズの発生を防止することができ、
更にIIRデイジタルフイルタに応用した場合は発
振によるリミツトサイクルを防止することがで
き、また更にデイジタル信号処理（デイジタル加
減乗除）に適用でき、デイジタルクリツパを構成
することができる等数々の特長を有するものであ
る。
表示中、小数点位置がMSBと次のビツトとの間
にあるが、係数ａにより２ビツトのLSB（リース
ト・シグニフイカント・ビツト）方向へのシフト
が行なわれているので、実際の小数点位置は表の
加算器５出力の×印で示す位置となつている。こ
こで、２の補数表示のデイジタル信号の場合は、
小数点位置の上のビツトからMSBまでは、常に
同一符号（同一論理値）でなければならず、そう
でなければオーバーフローしていることになる。
従つて、この例では加算器５の出力デイジタル信
号は、上記の表に示す如く、MSBから×印の上
のビツト（最終出力デイジタル信号の２ビツト目
を構成するビツトより１つ上（MSB側）のビツ
ト）までの計５ビツトは同一符号ではないから、
オーバーフローしていることになる。 本実施例の比較器１０は上記の点に鑑み、保持
回路６の出力デイジタル信号中のMSB「０」
と、最終出力の２ビツト目となるビツトより１つ
上のビツトからMSBの次のビツトまでの
「0011」（後述する如く、最終出力の２ビツト目と
なるビツトのみでもよい。）とが夫々同一符号か
否かを比較検出し、それによりオーバーフローの
発生の有無を検出する。比較器１０の出力信号は
スイツチ回路１２に印加され、オーバーフロー発
生時には、スイツチ回路１２の（ｎ−１）ビツト
の信号がすべてMSBと異符号となるように、イ
ンバータ１１の出力信号を出力させる。すなわ
ち、オーバーフロー発生時には、出力端子７には
MSBとそれ以下のビツト群とが互いに異符号の
デイジタル信号が出力されるが、これは２の補数
表示では正の最大値又は負の最大値を表わしてお
り、かつ、MSBは常に保持回路６の出力のMSB
が保たれているから、符号反転は発生せず、結
局、クリツプされたレベルのデイジタル信号とし
て出力されることになる。 次に信号処理部９の更に具体的な動作につき説
明するに、第５図は信号処理部９の一実施例の回
路系統図を示す。同図において、保持回路６の出
力デイジタル信号は前記表示方法によれば、
MSBから２番目のビツトと３番目のビツトとの
間に小数点が位置している表示により示されるデ
イジタル信号であるものとすると、そのMSBの
信号は上記比較器１０に相当する２入力排他的論
理回路１３の一方の入力端子に印加され、MSB
から２番目のビツトの信号（すなわち、最終出力
の２ビツト目となるビツトより１つ上のビツトの
信号）が上記回路１３の他方の入力端子に印加さ
れる。また保持回路６のMSB出力はインバータ
１１を介して、前記スイツチ回路１２に相当する
データセレクタ１４の入力端子A1，A2，……
…，Ａo-1に夫々印加されると同時に、直接最終
出力のMSBとして出力される。 また、データセレクタ１４の入力端子B1，
B2，………，Ｂo-1には、最終出力デイジタル信
号のMSBから２番目のビツトよりLSBまでの計
（ｎ−１）ビツトの信号となる保持回路６の所定
の計（ｎ−１）ビツトの信号が夫々各別に印加さ
れる。データセレクタ１４は排他的論理和回路１
３の出力信号がスイツチング信号として印加さ
れ、この信号が論理“０”のときは入力端子
B1，B2，………，Ｂo-1の入力信号をそのまま出
力端子C1，C2，………，Ｃo-1より出力し、他
方、排他的論理和回路１３の出力信号が論理
“１”のときには入力端子A1，A2，………，Ａo-
１の入力信号を出力端子C1，C2，………，Ｃo-1よ
り出力する構成とされている。データセレクタ１
４の出力端子C1，C2，………，Ｃo-1の各出力信
号は、最終出力デイジタル信号のMSBから２番
目、３番目、………ｎ番目（LSB）の各ビツトの
信号となる。 従つて、保持回路６の出力デイジタル信号の
MSBの信号と、最終出力の２ビツト目を構成す
るビツトより１つ上のビツトである２ビツト目の
信号とが夫々同一符号のときには、オーバーフロ
ーは生じておらず、このときはデータセレクタ１
４が入力端子B1〜Ｂo-1に印加される保持回路６
のMSBを除く所定の（ｎ−１）ビツトの信号を
通過出力し、これにより従来と同様の演算処理さ
れたｎビツトのデイジタル信号が出力される。 しかして、保持回路６の出力デイジタル信号の
MSBの信号と、最終出力の２ビツト目を構成す
るビツトより１つ上のビツトである２ビツト目の
信号とが互いに異符号であるときは、オーバーフ
ローが生じており、このときの排他的論理和回路
１３の出力信号の論理が“０”となるから、デー
タセレクタ１４が入力端子A1〜Ａo-1に印加され
るインバータ１１からのMSBと異符号の信号を
切換出力する。従つて、オーバーフロー発生時に
は、オーバーフローが確実に検出されることにな
り、しかも保持回路６の出力デイジタル信号の
MSBがそのまま最終出力デイジタル信号のMSB
として使用されると共に、最終出力の他のビツト
はすべてMSBとは異符号となるから、符号反転
されることなく最大値にクリツプされたレベルの
ｎビツトのデイジタル信号が取り出されることに
なる。 これにより、本発明回路をデイジタルフイルタ
に応用した場合、レベル変動せずにクリツプで
き、オーバーフローによるノイズの発生を防止で
き、またIIRデイジタルフイルタの場合には発振
によるリミツトサイクルを防止することができ
る。 なお、上記実施例ではIIRデイジタルフイルタ
の場合について説明したが、有限インパルスレス
ポンス（FIR）デイジタルフイルタや他のデイジ
タル信号処理の場合にも本発明を適用できるもの
である。また、比較器１０でMSBと比較される
信号は、最終出力の２ビツト目を構成するビツト
より１つ上のビツトからMSBの１つ下のビツト
までの信号であればよい〔ただし、小数点の移動
がある場合（浮動小数点方式の場合）は小数点か
ら上のビツトは少なくとも１つ以上比較すること
が必要である。〕。 上述の如く、本発明になるデイジタル信号処理
回路は、保持回路よりの（ｍ＋ｎ）ビツトのデイ
ジタル信号のMSBの符号と上記（ｍ＋ｎ）ビツ
トのデイジタル信号のうち最終出力デイジタル信
号の２ビツト目を構成するビツトより１つMSB
側のビツトからMSBより１つ下のビツトまでの
小数点以上のビツトの符号との相違を夫々比較検
出する比較器と、この比較器の出力信号により切
換わり比較器により比較された符号がすべて同一
であるときは保持回路の出力デイジタル信号のう
ち最終出力デイジタル信号の２ビツト目からLSB
までを構成する各ビツトの信号を夫々出力し、上
記比較された符号が異なるときは上記保持回路の
出力デイジタル信号のMSBと異符号の信号を上
記２ビツト目からLSBまでを構成する各ビツトの
信号として夫々出力するスイツチ回路と、上記保
持回路の出力デイジタル信号のMSBがMSBを構
成し、かつ、スイツチ回路の各出力信号が２ビツ
ト目からLSBまでの各ビツトを夫々構成する最終
出力デイジタル信号を得る出力手段とよりなるた
め、簡単な回路構成でオーバーフローの検出が確
実にでき、かつ、これを最大値にクリツプするこ
とで防止でき、またデイジタルフイルタに応用し
た場合は、レベル変動せずにクリツプすることが
できるのでノイズの発生を防止することができ、
更にIIRデイジタルフイルタに応用した場合は発
振によるリミツトサイクルを防止することがで
き、また更にデイジタル信号処理（デイジタル加
減乗除）に適用でき、デイジタルクリツパを構成
することができる等数々の特長を有するものであ
る。
第１図は従来回路の一例を示すブロツク系統
図、第２図はデイジタル信号処理回路の入力と出
力の各デイジタル信号のレベル関係の各例を示す
図、第３図はデイジタル信号処理回路の周波数特
性の一例を示す図、第４図は本発明回路の一実施
例を示すブロツク系統図、第５図は第４図の要部
の一実施例を示す回路系統図、第６図は第４図の
ダイナミツクレンジと基準レベルとの関係を示す
図である。 １……デイジタル信号入力端子、２，６……保
持回路、３……乗算器、４，８……係数器、５…
…加算器、７……デイジタル信号出力端子、９…
…信号処理部、１０……比較器、１２……スイツ
チ回路、１４……データセレクタ。
図、第２図はデイジタル信号処理回路の入力と出
力の各デイジタル信号のレベル関係の各例を示す
図、第３図はデイジタル信号処理回路の周波数特
性の一例を示す図、第４図は本発明回路の一実施
例を示すブロツク系統図、第５図は第４図の要部
の一実施例を示す回路系統図、第６図は第４図の
ダイナミツクレンジと基準レベルとの関係を示す
図である。 １……デイジタル信号入力端子、２，６……保
持回路、３……乗算器、４，８……係数器、５…
…加算器、７……デイジタル信号出力端子、９…
…信号処理部、１０……比較器、１２……スイツ
チ回路、１４……データセレクタ。
Claims (1)
- １ デイジタルパルス変調されているｎビツト
（ｎは整数）の入力デイジタル信号と係数器から
のｍビツト（ｍは整数）の係数とを夫々乗算し、
その乗算して得たデイジタル信号を加算器で順次
加算した信号を保持回路に供給し、該保持回路の
出力からビツト数が（ｍ＋ｎ）より小なる最終出
力デイジタル信号を得るデイジタル信号処理回路
において、上記保持回路よりの（ｍ＋ｎ）ビツト
のデイジタル信号のMSBの符号と該（ｍ＋ｎ）
ビツトのデイジタル信号であつて最終出力デイジ
タル信号の２ビツト目を構成するビツトより１つ
MSB側のビツトから該MSBより１つ下のビツト
までの小数点以上のビツトの符号との相違を夫々
比較検出する比較器と、該比較器の出力信号によ
り切換わり該比較器により比較された符号がすべ
て同一であるときは該保持回路の出力デイジタル
信号のうち最終出力デイジタル信号の２ビツト目
からLSBまでを構成する各ビツトの信号を夫々出
力し、該比較器により比較された符号が異なると
きは該保持回路の出力デイジタル信号のMSBと
異符号の信号を上記２ビツト目からLSBまでを構
成する各ビツトの信号として夫々出力するスイツ
チ回路と、該保持回路の出力デイジタル信号の
MSBがMSBを構成し、かつ、該スイツチ回路の
各出力信号が２ビツト目からLSBまでの各ビツト
を夫々構成する最終出力デイジタル信号を得る出
力手段とよりなることを特徴とするデイジタル信
号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017658A JPS57132268A (en) | 1981-02-09 | 1981-02-09 | Digital signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56017658A JPS57132268A (en) | 1981-02-09 | 1981-02-09 | Digital signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57132268A JPS57132268A (en) | 1982-08-16 |
| JPS6116110B2 true JPS6116110B2 (ja) | 1986-04-28 |
Family
ID=11949943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56017658A Granted JPS57132268A (en) | 1981-02-09 | 1981-02-09 | Digital signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57132268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368320U (ja) * | 1986-10-22 | 1988-05-09 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936447A (ja) * | 1982-08-23 | 1984-02-28 | Victor Co Of Japan Ltd | デイジタル信号の圧縮回路 |
| JPH0619700B2 (ja) * | 1983-09-28 | 1994-03-16 | 株式会社東芝 | 演算装置 |
| JPH0732349B2 (ja) * | 1985-06-29 | 1995-04-10 | ソニー株式会社 | デコーダ装置 |
| JP2957183B2 (ja) * | 1988-07-29 | 1999-10-04 | 日本電気株式会社 | 巡回型ディジタルフィルタ |
| US5880973A (en) * | 1996-11-20 | 1999-03-09 | Graychip Inc. | Signal processing system and method for enhanced cascaded integrator-comb interpolation filter stabilization |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129048A (ja) * | 1974-09-05 | 1976-03-11 | Fujitsu Ltd | |
| JPS5422140A (en) * | 1977-07-20 | 1979-02-19 | Hitachi Denshi Ltd | Digital differential analyzer |
-
1981
- 1981-02-09 JP JP56017658A patent/JPS57132268A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129048A (ja) * | 1974-09-05 | 1976-03-11 | Fujitsu Ltd | |
| JPS5422140A (en) * | 1977-07-20 | 1979-02-19 | Hitachi Denshi Ltd | Digital differential analyzer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368320U (ja) * | 1986-10-22 | 1988-05-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57132268A (en) | 1982-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5936870A (en) | Arithmetic operating device for digital signal processing and method therefor | |
| JPH04290122A (ja) | 数値表現変換装置 | |
| JPH1055262A (ja) | シフト回路 | |
| JPS6116110B2 (ja) | ||
| EP0849662A2 (en) | Arithmetic operation and rounding system | |
| JP2846816B2 (ja) | ディジタル信号処理装置 | |
| JP3895887B2 (ja) | デシベルレベル調整装置 | |
| JPS60142735A (ja) | オ−バ−フロ−検出補正回路 | |
| JP2569976B2 (ja) | ディジタルフィルタ | |
| KR0164508B1 (ko) | 병렬 처리용 최고값 검출회로 | |
| JP3261729B2 (ja) | 直線補間方法及びその回路 | |
| JPS6366450B2 (ja) | ||
| JP3092310B2 (ja) | ディジタル信号処理回路 | |
| JP2699358B2 (ja) | デコーダ回路 | |
| JPH0786824B2 (ja) | 部分積生成回路 | |
| JPS6318366B2 (ja) | ||
| JPH05224888A (ja) | 小数点位置可変型データの乗算回路 | |
| JP3268116B2 (ja) | 半導体集積回路 | |
| JPH0879083A (ja) | Ｄ／ａ変換装置 | |
| JPH051498B2 (ja) | ||
| JPH05218803A (ja) | ディジタルフィルタ装置 | |
| JP2001144615A (ja) | ディジタル利得制御方法 | |
| JPH07120964B2 (ja) | 伸張回路 | |
| KR970059919A (ko) | 나머지 계산방법 및 회로 | |
| JPS63113757A (ja) | 演算回路 |