JP2960328B2 - シストリックアーキテクチャ内に配置される「ｎ＋１」個の演算子にオペランドを供給するための装置 - Google Patents
シストリックアーキテクチャ内に配置される「ｎ＋１」個の演算子にオペランドを供給するための装置Info
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Description
【０００１】
【発明の背景】本発明は、テレビ画像等の動画を圧縮す
るための回路に関し、より特定的には、現在の画像部分
が先の画像におけるその周囲の画像部分と比較され、画
像部分の動き推定を形成するための係る回路内に含まれ
る演算子の画素供給に関する。
るための回路に関し、より特定的には、現在の画像部分
が先の画像におけるその周囲の画像部分と比較され、画
像部分の動き推定を形成するための係る回路内に含まれ
る演算子の画素供給に関する。
【０００２】
【関連技術の説明】このような回路は、ＴＶ伝送におい
て伝送され得るように、伝送されるべき情報量を最小に
して画像を符号化するために用いられる。この回路によ
って達成される圧縮は、他の動作とともに、２つの連続
する画像部分間の動き推定を実行することを含む。この
動き推定によって、先の画像に既に存在した現在の画像
部分と関連する動きベクトルのみを符号化し、したがっ
て伝送することが可能となる。各動きベクトルは、先の
画像部分と現在の画像の対応する部分との間の動きを特
徴づける。この目的のため、現在の画像の各画素が、特
に先の画像内の考慮される画素の周りの画素に関して処
理される。
て伝送され得るように、伝送されるべき情報量を最小に
して画像を符号化するために用いられる。この回路によ
って達成される圧縮は、他の動作とともに、２つの連続
する画像部分間の動き推定を実行することを含む。この
動き推定によって、先の画像に既に存在した現在の画像
部分と関連する動きベクトルのみを符号化し、したがっ
て伝送することが可能となる。各動きベクトルは、先の
画像部分と現在の画像の対応する部分との間の動きを特
徴づける。この目的のため、現在の画像の各画素が、特
に先の画像内の考慮される画素の周りの画素に関して処
理される。
【０００３】たとえばビデオカメラ等からの画像は、
「マクロブロック」と称される画像部分に区分される。
これらのマクロブロックは、一般に、各々１６×１６画
素の寸法を有する正方形に画像を区分することに対応す
る。画像はビデオメモリ内に線ごとに順次格納される。
このように格納された画素は、画像の正方形部分に対応
する画素ブロック単位でこのビデオメモリから取り出さ
れる。これらの画素ブロック、すなわちマクロブロック
はキャッシュメモリ内に格納され、設計されるプロセッ
サ内で用いられ、特に考慮されるマクロブロックの動き
ベクトルを決定する。
「マクロブロック」と称される画像部分に区分される。
これらのマクロブロックは、一般に、各々１６×１６画
素の寸法を有する正方形に画像を区分することに対応す
る。画像はビデオメモリ内に線ごとに順次格納される。
このように格納された画素は、画像の正方形部分に対応
する画素ブロック単位でこのビデオメモリから取り出さ
れる。これらの画素ブロック、すなわちマクロブロック
はキャッシュメモリ内に格納され、設計されるプロセッ
サ内で用いられ、特に考慮されるマクロブロックの動き
ベクトルを決定する。
【０００４】マクロブロック動き推定を行なうために
は、計算プロセッサは、現在の像の考慮されるマクロブ
ロックの画素だけでなく、先の画像の対応するマクロブ
ロックの周りの画素も用いる。プロセッサは現在の画像
の各マクロブロックを順次処理し、「カレント（現在
の）ウィンドウ」と称する現在の値の組を、「基準ウィ
ンドウ」と称する基準値の組を構成する先の画像の隣接
するマクロブロックの画素を少なくとも部分的に用いる
ことによって、構成する。実用において、第１のキャッ
シュメモリがカレントウィンドウを含み、第２のキャッ
シュメモリがより大きな基準ウィンドウを含む。この基
準ウィンドウは、先の画像のカレントウィンドウの画素
に加えて、あらゆる方向においてそれと隣接する、先の
画像のマクロブロック画素の部分を含む。
は、計算プロセッサは、現在の像の考慮されるマクロブ
ロックの画素だけでなく、先の画像の対応するマクロブ
ロックの周りの画素も用いる。プロセッサは現在の画像
の各マクロブロックを順次処理し、「カレント（現在
の）ウィンドウ」と称する現在の値の組を、「基準ウィ
ンドウ」と称する基準値の組を構成する先の画像の隣接
するマクロブロックの画素を少なくとも部分的に用いる
ことによって、構成する。実用において、第１のキャッ
シュメモリがカレントウィンドウを含み、第２のキャッ
シュメモリがより大きな基準ウィンドウを含む。この基
準ウィンドウは、先の画像のカレントウィンドウの画素
に加えて、あらゆる方向においてそれと隣接する、先の
画像のマクロブロック画素の部分を含む。
【０００５】図１は、動画圧縮回路のプロセッサの「ｎ
＋１」個の演算子ＯＰ（０）、…、ＯＰ（ｋ）、…、Ｏ
Ｐ（ｎ）を供給する従来の装置を示す概略図である。演
算子ＯＰ（ｋ）はシストリックアーキテクチャ形式で配
置され、カレントウィンドウの各線について基準ウィン
ドウの線によって３つの組の値に対して「ｎ＋１」個の
演算のシーケンスを実行するように設計される。
＋１」個の演算子ＯＰ（０）、…、ＯＰ（ｋ）、…、Ｏ
Ｐ（ｎ）を供給する従来の装置を示す概略図である。演
算子ＯＰ（ｋ）はシストリックアーキテクチャ形式で配
置され、カレントウィンドウの各線について基準ウィン
ドウの線によって３つの組の値に対して「ｎ＋１」個の
演算のシーケンスを実行するように設計される。
【０００６】「ｎ＋１」個の演算子ＯＰ（ｋ）の各々
は、クロック周期ＣＬＫに対応するランク「ｉ」の演算
のシーケンスの間に演算を実行する。なおランク「ｉ」
は、現在の画像Ｉ（ｊ）の考慮されるマクロブロックの
線における画素の列の位置に対応する。現在の画像Ｉ
（ｊ）の各画素Ｐ（ｉ，ｊ）について、各演算子ＯＰ
（ｋ）は３つの入力値を受取る。この３つは、画素Ｐ
（ｉ，ｊ）の値と、基準ウィンドウの線において選択さ
れて先の画像Ｉ（ｊ−１）における現在の画素Ｐ（ｉ，
ｊ）の位置にシーケンシャルに先行する「ｎ＋１」個の
画素Ｐ（ｉ−ｋ，ｊ−１）を含む値と、いわゆる累積値
とを含む。この累積値は、ランク「ｉ−１」の先行する
演算のシーケンスの間に考慮される演算子ＯＰ（ｋ）に
よって与えられる結果に対応する。この結果は累積レジ
スタ、またはアキュムレータＡＣＣ（ｋ）に格納され
る。
は、クロック周期ＣＬＫに対応するランク「ｉ」の演算
のシーケンスの間に演算を実行する。なおランク「ｉ」
は、現在の画像Ｉ（ｊ）の考慮されるマクロブロックの
線における画素の列の位置に対応する。現在の画像Ｉ
（ｊ）の各画素Ｐ（ｉ，ｊ）について、各演算子ＯＰ
（ｋ）は３つの入力値を受取る。この３つは、画素Ｐ
（ｉ，ｊ）の値と、基準ウィンドウの線において選択さ
れて先の画像Ｉ（ｊ−１）における現在の画素Ｐ（ｉ，
ｊ）の位置にシーケンシャルに先行する「ｎ＋１」個の
画素Ｐ（ｉ−ｋ，ｊ−１）を含む値と、いわゆる累積値
とを含む。この累積値は、ランク「ｉ−１」の先行する
演算のシーケンスの間に考慮される演算子ＯＰ（ｋ）に
よって与えられる結果に対応する。この結果は累積レジ
スタ、またはアキュムレータＡＣＣ（ｋ）に格納され
る。
【０００７】ランク「ｉ」の演算を実行できるようにす
るために、第１のキャッシュメモリ１から発行された第
１の画素Ｐ（ｉ，ｊ）が各演算子ＯＰ（ｋ）の第１のワ
ークレジスタＲ１（ｋ）にロードされる。第２のキャッ
シュメモリ２から発行された第２の画素Ｐ（ｉ，ｊ−
１）は、演算子ＯＰ（０）の第２のワークメモリＲ２
（０）にロードされる。他の演算子ＯＰ（１）、…、Ｏ
Ｐ（ｋ）、…、ＯＰ（ｎ）の第２のワークレジスタＲ２
（ｋ）には、先の演算子ＯＰ（ｋ−１）のレジスタＲ２
（ｋ−１）の出力値Ｐ（ｉ−ｋ，ｊ−１）がロードされ
る。値Ｐ（ｉ−ｋ，ｊ−１）は、ランク「ｉ−１」の先
行する演算シーケンスの間に先の演算子ＯＰ（ｋ−１）
によって用いられた値に対応し、これは先行するクロッ
ク周期ＣＬＫ（ｉ−１）の間に実行される。アキュムレ
ータＡＣＣ（ｋ）には、ランク「ｉ−１」の先のシーケ
ンスの間に演算子ＯＰ（ｋ）によって行なわれた演算の
結果に対応する値ＡＣＣ（ｉ−１，ｋ）がロードされ
る。実用において、これらのロード動作は、ランク
「ｉ」の演算シーケンスの実行に先行するランク「ｉ−
１」のシーケンスを演算子が実行する、ランク「ｉ−
１」のクロック周期の間に行なわれる。
るために、第１のキャッシュメモリ１から発行された第
１の画素Ｐ（ｉ，ｊ）が各演算子ＯＰ（ｋ）の第１のワ
ークレジスタＲ１（ｋ）にロードされる。第２のキャッ
シュメモリ２から発行された第２の画素Ｐ（ｉ，ｊ−
１）は、演算子ＯＰ（０）の第２のワークメモリＲ２
（０）にロードされる。他の演算子ＯＰ（１）、…、Ｏ
Ｐ（ｋ）、…、ＯＰ（ｎ）の第２のワークレジスタＲ２
（ｋ）には、先の演算子ＯＰ（ｋ−１）のレジスタＲ２
（ｋ−１）の出力値Ｐ（ｉ−ｋ，ｊ−１）がロードされ
る。値Ｐ（ｉ−ｋ，ｊ−１）は、ランク「ｉ−１」の先
行する演算シーケンスの間に先の演算子ＯＰ（ｋ−１）
によって用いられた値に対応し、これは先行するクロッ
ク周期ＣＬＫ（ｉ−１）の間に実行される。アキュムレ
ータＡＣＣ（ｋ）には、ランク「ｉ−１」の先のシーケ
ンスの間に演算子ＯＰ（ｋ）によって行なわれた演算の
結果に対応する値ＡＣＣ（ｉ−１，ｋ）がロードされ
る。実用において、これらのロード動作は、ランク
「ｉ」の演算シーケンスの実行に先行するランク「ｉ−
１」のシーケンスを演算子が実行する、ランク「ｉ−
１」のクロック周期の間に行なわれる。
【０００８】図２は、基準ウィンドウの線ベクトルに関
してカレントウィンドウの線を処理するための、各クロ
ック周期ＣＬＫにおける演算子ＯＰ（ｋ）のレジスタＲ
１（ｋ）およびＲ２（ｋ）の入力値を示す表を表わす。
表からわかるように、このような装置の演算には、次の
線の処理の前に、レジスタＲ２（ｋ）における画素Ｐ
（０，ｊ−１）、…、Ｐ（−ｋ，ｊ−１），…，Ｐ（−
ｎ，ｊ−１）のプリロードを必要とする。したがって、
第１の「ｎ＋１」回のクロック周期がこのプリロードを
実行するために用いられる。「ｎ＋１」個の演算の「ｍ
＋１」回のシーケンスを実行するには、「ｍ＋ｎ＋１」
回のクロック周期が必要とされる。次の線を処理するの
に必要とされる第１の画素Ｐ′（−ｎ，ｊ−１）が、現
在の線のランク「ｍ」の最後のシーケンスの間にレジス
タＲ２（０）にロードされなくてはならない。
してカレントウィンドウの線を処理するための、各クロ
ック周期ＣＬＫにおける演算子ＯＰ（ｋ）のレジスタＲ
１（ｋ）およびＲ２（ｋ）の入力値を示す表を表わす。
表からわかるように、このような装置の演算には、次の
線の処理の前に、レジスタＲ２（ｋ）における画素Ｐ
（０，ｊ−１）、…、Ｐ（−ｋ，ｊ−１），…，Ｐ（−
ｎ，ｊ−１）のプリロードを必要とする。したがって、
第１の「ｎ＋１」回のクロック周期がこのプリロードを
実行するために用いられる。「ｎ＋１」個の演算の「ｍ
＋１」回のシーケンスを実行するには、「ｍ＋ｎ＋１」
回のクロック周期が必要とされる。次の線を処理するの
に必要とされる第１の画素Ｐ′（−ｎ，ｊ−１）が、現
在の線のランク「ｍ」の最後のシーケンスの間にレジス
タＲ２（０）にロードされなくてはならない。
【０００９】ランク「ｉ」は、現在の画像Ｉ（ｊ）の考
慮されるマクロブロックの線における画素の列の位置に
対応し、マクロブロックの幅はシーケンスの数「ｍ＋
１」を決定することがわかる。ランク「ｋ」は、基準と
して用いる先の画像Ｉ（ｊ−１）での画素の位置に対応
し、数「ｎ＋１」は、シーケンスの間に現在の画像Ｉ
（ｊ）の画素Ｐ（ｉ，ｊ）がそれで処理されなくてはな
らない基準画素の数に対応する。
慮されるマクロブロックの線における画素の列の位置に
対応し、マクロブロックの幅はシーケンスの数「ｍ＋
１」を決定することがわかる。ランク「ｋ」は、基準と
して用いる先の画像Ｉ（ｊ−１）での画素の位置に対応
し、数「ｎ＋１」は、シーケンスの間に現在の画像Ｉ
（ｊ）の画素Ｐ（ｉ，ｊ）がそれで処理されなくてはな
らない基準画素の数に対応する。
【００１０】実用において、基準ウィンドウの１つの線
に関しての演算は、カレントウィンドウの特定の画素に
関する２つのシーケンスにおいて実行される。基準ウィ
ンドウの線は２つの２４画素ベクトル（ｍ＋ｎ＋２）に
区分され、それぞれ、現在の画素の各々について、先の
画像内のこの現在の画素に対して線上でシーケンシャル
に先行するおよび後続する８つの画素を含む。さらに、
１つの画素が、あらゆる方向において、先行する画像に
おけるその位置にシーケンシャルに先行するおよび後続
する８つの画素の値に関しての演算が行なわれなくては
ならない。したがって、カレントウィンドウの特定の画
素の線に関して、基準ウィンドウの１６の線に対応す
る、３２の線ベクトルに対して処理が繰返される。した
がって、８の画素Ｐ（０，ｊ−１）、…、Ｐ（−ｋ，ｊ
−１）、…、Ｐ（−８，ｊ−１）が、カレントウィンド
ウを構成する各マクロブロック線について、この線を基
準ウィンドウの第１のベクトルに関して処理するために
１６回プリロードされなくてはならない。
に関しての演算は、カレントウィンドウの特定の画素に
関する２つのシーケンスにおいて実行される。基準ウィ
ンドウの線は２つの２４画素ベクトル（ｍ＋ｎ＋２）に
区分され、それぞれ、現在の画素の各々について、先の
画像内のこの現在の画素に対して線上でシーケンシャル
に先行するおよび後続する８つの画素を含む。さらに、
１つの画素が、あらゆる方向において、先行する画像に
おけるその位置にシーケンシャルに先行するおよび後続
する８つの画素の値に関しての演算が行なわれなくては
ならない。したがって、カレントウィンドウの特定の画
素の線に関して、基準ウィンドウの１６の線に対応す
る、３２の線ベクトルに対して処理が繰返される。した
がって、８の画素Ｐ（０，ｊ−１）、…、Ｐ（−ｋ，ｊ
−１）、…、Ｐ（−８，ｊ−１）が、カレントウィンド
ウを構成する各マクロブロック線について、この線を基
準ウィンドウの第１のベクトルに関して処理するために
１６回プリロードされなくてはならない。
【００１１】これは、メモリ１および２の内容を概略的
に表わす図３に示される。キャッシュメモリ１は、現在
の画像Ｉ（ｊ）のマクロブロックに対応するカレントウ
ィンドウ、すなわち「ｍ＋１」個の画素Ｐ（０，ｊ）、
…、Ｐ（ｉ，ｊ）、…、Ｐ（ｍ，ｊ）からなる「ｍ＋
１」本の線を格納する。キャッシュメモリ２は基準ウィ
ンドウ、すなわち先行する画像Ｉ（ｊ−１）の４つのマ
クロブロックに等しいものを含む。カレントウィンドウ
のマクロブロックのこのウィンドウにおける位置は、点
線で表わされる。「ｍ＋１」回の演算シーケンスの実行
のために基準ウィンドウにおいて用いられる画素Ｐ（−
ｎ，ｊ−１）、…、Ｐ（ｍ，ｊ−１）のベクトルは、こ
のウィンドウの線の４分の３に対応する。
に表わす図３に示される。キャッシュメモリ１は、現在
の画像Ｉ（ｊ）のマクロブロックに対応するカレントウ
ィンドウ、すなわち「ｍ＋１」個の画素Ｐ（０，ｊ）、
…、Ｐ（ｉ，ｊ）、…、Ｐ（ｍ，ｊ）からなる「ｍ＋
１」本の線を格納する。キャッシュメモリ２は基準ウィ
ンドウ、すなわち先行する画像Ｉ（ｊ−１）の４つのマ
クロブロックに等しいものを含む。カレントウィンドウ
のマクロブロックのこのウィンドウにおける位置は、点
線で表わされる。「ｍ＋１」回の演算シーケンスの実行
のために基準ウィンドウにおいて用いられる画素Ｐ（−
ｎ，ｊ−１）、…、Ｐ（ｍ，ｊ−１）のベクトルは、こ
のウィンドウの線の４分の３に対応する。
【００１２】説明を簡単にするために、ここでは、基準
ウィンドウの第１のベクトルに関してのカレントウィン
ドウの線の逐次処理のみを説明するが、第２のベクトル
の処理も符号を置換えることによって同じ態様で実行さ
れる。
ウィンドウの第１のベクトルに関してのカレントウィン
ドウの線の逐次処理のみを説明するが、第２のベクトル
の処理も符号を置換えることによって同じ態様で実行さ
れる。
【００１３】より一般的には、本発明は、シストリック
アーキテクチャにおいて配置された「ｎ＋１」個の演算
子にオペランドを与え、「ｎ＋１」個の演算の「ｍ＋
１」回のシーケンスを実行する装置に関する。本発明は
より特定的には、各演算子のオペランドの少なくとも１
つが先行する演算シーケンスの間に先行する演算子によ
って用いられたオペランドに対応する処理を実行する装
置に適用される。
アーキテクチャにおいて配置された「ｎ＋１」個の演算
子にオペランドを与え、「ｎ＋１」個の演算の「ｍ＋
１」回のシーケンスを実行する装置に関する。本発明は
より特定的には、各演算子のオペランドの少なくとも１
つが先行する演算シーケンスの間に先行する演算子によ
って用いられたオペランドに対応する処理を実行する装
置に適用される。
【００１４】
【発明の概要】本発明の目的は、演算シーケンスを処理
するのに必要な時間を低減する、上述のようなシストリ
ックアーキテクチャ内に配置された「ｎ＋１」個の演算
子を供給するための装置を提供することである。
するのに必要な時間を低減する、上述のようなシストリ
ックアーキテクチャ内に配置された「ｎ＋１」個の演算
子を供給するための装置を提供することである。
【００１５】この発明を達成するために、本発明は、
「ｎ＋１」個の演算の「ｍ＋１」回のシーケンスを処理
するタイプの、シストリックアーキテクチャ形式で配置
される「ｎ＋１」個の演算子にオペランドを与え、演算
子に対応して設けられかつ「ｍ＋１」回のシーケンスの
現在の処理中に、後続の「ｍ＋１」回の演算シーケンス
の演算の第１の「ｎ＋１」個のオペランドを格納するよ
うに設計された先行レジスタ（ante-register ）を含む
装置を提供する。
「ｎ＋１」個の演算の「ｍ＋１」回のシーケンスを処理
するタイプの、シストリックアーキテクチャ形式で配置
される「ｎ＋１」個の演算子にオペランドを与え、演算
子に対応して設けられかつ「ｍ＋１」回のシーケンスの
現在の処理中に、後続の「ｍ＋１」回の演算シーケンス
の演算の第１の「ｎ＋１」個のオペランドを格納するよ
うに設計された先行レジスタ（ante-register ）を含む
装置を提供する。
【００１６】本発明の一実施例に従えば、この装置はさ
らに、各演算子に対応して設けられ、かつ演算子に対応
して設けられた先行レジスタ内に含まれる値と、先の演
算シーケンスの間に先の演算子によって用いられたオペ
ランドの値との間でオペランドを選択するようにされた
回路を含む。
らに、各演算子に対応して設けられ、かつ演算子に対応
して設けられた先行レジスタ内に含まれる値と、先の演
算シーケンスの間に先の演算子によって用いられたオペ
ランドの値との間でオペランドを選択するようにされた
回路を含む。
【００１７】本発明の一実施例に従えば、この装置はさ
らに、第１の組のオペランドを格納する第１のメモリ
と、第２の組のオペランドを格納する第２のメモリと、
２つの連続するオペランドを格納する、第２のメモリの
メモリワードとを含み、第２のメモリにおける読出をイ
ンタレースし、かつ各演算の際に第２のメモリのメモリ
ワードの２つのオペランドのうちの１つを選択するよう
にされたユニットをさらに含む。
らに、第１の組のオペランドを格納する第１のメモリ
と、第２の組のオペランドを格納する第２のメモリと、
２つの連続するオペランドを格納する、第２のメモリの
メモリワードとを含み、第２のメモリにおける読出をイ
ンタレースし、かつ各演算の際に第２のメモリのメモリ
ワードの２つのオペランドのうちの１つを選択するよう
にされたユニットをさらに含む。
【００１８】本発明の一実施例に従えば、この装置は、
現在の画像部分の動き推定を、先の画像におけるこの部
分の周辺の画像を考慮にいれて行なうタイプの動画圧縮
回路内に組込まれる。
現在の画像部分の動き推定を、先の画像におけるこの部
分の周辺の画像を考慮にいれて行なうタイプの動画圧縮
回路内に組込まれる。
【００１９】本発明はさらに、動画圧縮回路の「ｎ＋
１」個の演算子に画素を供給するための装置を提供す
る。各演算子について、この装置は、現在の画像のカレ
ントウィンドウを格納する第１のメモリから供給される
第１のワークレジスタと、先の演算子に関連する第２の
レジスタの出力から供給される第２のワークレジスタと
を含み、第２のレジスタは、先の画像の基準ウィンドウ
を格納する第２のメモリから供給された第１の演算子と
関連する。この装置は、各演算子について、その入力が
先の演算子の先行レジスタの出力に接続された先行レジ
スタと、演算子と関連する第２のワークレジスタの入力
とその出力が接続されるマルチプレクサとを含み、マル
チプレクサの入力はそれぞれ先行レジスタの出力と、先
の演算子の第２のワークレジスタの出力とに接続され
る。
１」個の演算子に画素を供給するための装置を提供す
る。各演算子について、この装置は、現在の画像のカレ
ントウィンドウを格納する第１のメモリから供給される
第１のワークレジスタと、先の演算子に関連する第２の
レジスタの出力から供給される第２のワークレジスタと
を含み、第２のレジスタは、先の画像の基準ウィンドウ
を格納する第２のメモリから供給された第１の演算子と
関連する。この装置は、各演算子について、その入力が
先の演算子の先行レジスタの出力に接続された先行レジ
スタと、演算子と関連する第２のワークレジスタの入力
とその出力が接続されるマルチプレクサとを含み、マル
チプレクサの入力はそれぞれ先行レジスタの出力と、先
の演算子の第２のワークレジスタの出力とに接続され
る。
【００２０】本発明の一実施例に従えば、第２のメモリ
は各メモリワードが基準ウィンドウの２つの連続する画
素を含むように構成され、この装置は、第２のメモリの
読出をインタレースし、かつ各クロック周期において現
在のベクトルからの画素と次のベクトルにおける基準ウ
ィンドウの画素とを交互に読出すように適合されたユニ
ットを含む。
は各メモリワードが基準ウィンドウの２つの連続する画
素を含むように構成され、この装置は、第２のメモリの
読出をインタレースし、かつ各クロック周期において現
在のベクトルからの画素と次のベクトルにおける基準ウ
ィンドウの画素とを交互に読出すように適合されたユニ
ットを含む。
【００２１】本発明の一実施例に従えば、インタレース
するユニットは、２つのマルチプレクサを含み、その各
々は第１の入力において第２のメモリのメモリワードの
第１の画素を受取り、各マルチプレクサの第２の入力
は、第２のメモリから読出されたメモリワードの第２の
値を受取るバッファレジスタの出力に接続される。
するユニットは、２つのマルチプレクサを含み、その各
々は第１の入力において第２のメモリのメモリワードの
第１の画素を受取り、各マルチプレクサの第２の入力
は、第２のメモリから読出されたメモリワードの第２の
値を受取るバッファレジスタの出力に接続される。
【００２２】本発明の一実施例に従えば、マルチプレク
サの第１の入力および先行レジスタの入力は双方とも第
１の演算子に対応して設けられ、それぞれ、第２のメモ
リにおける読出のインタレースユニットを構成する第１
のマルチプレクサおよび第２のマルチプレクサの出力を
受取る。
サの第１の入力および先行レジスタの入力は双方とも第
１の演算子に対応して設けられ、それぞれ、第２のメモ
リにおける読出のインタレースユニットを構成する第１
のマルチプレクサおよび第２のマルチプレクサの出力を
受取る。
【００２３】本発明の一実施例に従えば、演算子と関連
する各マルチプレクサは、レジスタのクロック信号を
「ｍ＋１」で除した周波数を有するクロック信号によっ
て構成される制御信号を受取り、マルチプレクサの信号
パルスの幅は、レジスタのクロック信号の１周期と等し
く、マルチプレクサのクロック信号はレジスタのクロッ
ク信号と同期される。
する各マルチプレクサは、レジスタのクロック信号を
「ｍ＋１」で除した周波数を有するクロック信号によっ
て構成される制御信号を受取り、マルチプレクサの信号
パルスの幅は、レジスタのクロック信号の１周期と等し
く、マルチプレクサのクロック信号はレジスタのクロッ
ク信号と同期される。
【００２４】本発明の一実施例に従えば、インタレース
ユニットの各マルチプレクサは、レジスタのクロック信
号を２で除した周波数を有するクロック信号から構成さ
れる制御信号を受取り、マルチプレクサの２つのクロッ
ク信号は互いに逆相であり、レジスタのクロック信号に
よって時間決めされる。
ユニットの各マルチプレクサは、レジスタのクロック信
号を２で除した周波数を有するクロック信号から構成さ
れる制御信号を受取り、マルチプレクサの２つのクロッ
ク信号は互いに逆相であり、レジスタのクロック信号に
よって時間決めされる。
【００２５】本発明に従う、先行レジスタまたはプリロ
ードレジスタと各演算子の組合せによって、カレントウ
ィンドウの１つの画素線を処理するのに必要な時間を、
カレントウィンドウの次の線の処理の第１の演算シーケ
ンスに必要な、基準ウィンドウの次のベクトルの第１の
画素をプリロードするのに用いることを可能とする。
ードレジスタと各演算子の組合せによって、カレントウ
ィンドウの１つの画素線を処理するのに必要な時間を、
カレントウィンドウの次の線の処理の第１の演算シーケ
ンスに必要な、基準ウィンドウの次のベクトルの第１の
画素をプリロードするのに用いることを可能とする。
【００２６】このように、線の全体の処理時間に対する
これらの画素のプリロード時間の影響が避けられる。
これらの画素のプリロード時間の影響が避けられる。
【００２７】本発明に従う、第２のキャッシュメモリの
構造およびこの第２のメモリを読出すための読出インタ
レースユニットの使用によって、メモリ読出のためのサ
イクル数を増大させることなく上述の結果を与える。
構造およびこの第２のメモリを読出すための読出インタ
レースユニットの使用によって、メモリ読出のためのサ
イクル数を増大させることなく上述の結果を与える。
【００２８】本発明の上述のおよび他の目的、特徴、局
面および利点は、添付の図面に関連して読まれると、本
発明の以下の詳細な説明から明らかになるであろう。
面および利点は、添付の図面に関連して読まれると、本
発明の以下の詳細な説明から明らかになるであろう。
【００２９】
【詳細な説明】図４に示されるような本発明に従う「ｎ
＋１」個の演算子ＯＰ（０）、…、ＯＰ（ｋ）、…、Ｏ
Ｐ（ｎ）を供給するための装置は、第１のキャッシュメ
モリ１を含み、これに、たとえば１バイトデータとし
て、カレントウィンドウを構成しかつそれについて動き
推定が行なわれる現在の画像Ｉ（ｊ）のマクロブロック
の画素の値が格納される。メモリ１の出力は、第１のワ
ークレジスタＲ１（０）、…、Ｒ１（ｋ）、…、Ｒ１
（ｎ）に並列に与えられ、これらのそれぞれの出力は、
それぞれ関連する演算子ＯＰ（０）、…、ＯＰ（ｋ）、
…、ＯＰ（ｎ）の第１の入力に接続される。
＋１」個の演算子ＯＰ（０）、…、ＯＰ（ｋ）、…、Ｏ
Ｐ（ｎ）を供給するための装置は、第１のキャッシュメ
モリ１を含み、これに、たとえば１バイトデータとし
て、カレントウィンドウを構成しかつそれについて動き
推定が行なわれる現在の画像Ｉ（ｊ）のマクロブロック
の画素の値が格納される。メモリ１の出力は、第１のワ
ークレジスタＲ１（０）、…、Ｒ１（ｋ）、…、Ｒ１
（ｎ）に並列に与えられ、これらのそれぞれの出力は、
それぞれ関連する演算子ＯＰ（０）、…、ＯＰ（ｋ）、
…、ＯＰ（ｎ）の第１の入力に接続される。
【００３０】第２のキャッシュメモリ２は、先の画像Ｉ
（ｊ−１）の基準ウィンドウを含む。この基準ウィンド
ウは、先の画像において現在の画像Ｉ（ｊ）の考慮され
ているマクロブロックの画素を有した値と、先の画像Ｉ
（ｊ−１）のあらゆる方向においてこのマクロブロック
と隣接した画素の値とを含む。メモリ２のメモリワード
は、２つの連続する画素Ｐ（ｉ，ｊ−１）およびＰ（ｉ
＋１，ｊ−１）の値を含む。したがって、メモリワード
は１６ビットワードであり、下位８ビットがたとえば画
素Ｐ（ｉ，ｊ−１）に対応し、上位８ビットが画素Ｐ
（ｉ＋１，ｊ−１）に対応する。メモリ２の出力の下位
８ビットは、２つのマルチプレクサ４および５の第１の
入力に与えられる。メモリ２の出力の上位８ビットは、
バッファレジスタ３の入力に与えられ、その出力は２つ
のマルチプレクサ４および５の第２の入力に接続され
る。バッファレジスタ３とマルチプレクサ４および５と
は、メモリ２において実行される読出動作のインタレー
スユニット６を構成する。
（ｊ−１）の基準ウィンドウを含む。この基準ウィンド
ウは、先の画像において現在の画像Ｉ（ｊ）の考慮され
ているマクロブロックの画素を有した値と、先の画像Ｉ
（ｊ−１）のあらゆる方向においてこのマクロブロック
と隣接した画素の値とを含む。メモリ２のメモリワード
は、２つの連続する画素Ｐ（ｉ，ｊ−１）およびＰ（ｉ
＋１，ｊ−１）の値を含む。したがって、メモリワード
は１６ビットワードであり、下位８ビットがたとえば画
素Ｐ（ｉ，ｊ−１）に対応し、上位８ビットが画素Ｐ
（ｉ＋１，ｊ−１）に対応する。メモリ２の出力の下位
８ビットは、２つのマルチプレクサ４および５の第１の
入力に与えられる。メモリ２の出力の上位８ビットは、
バッファレジスタ３の入力に与えられ、その出力は２つ
のマルチプレクサ４および５の第２の入力に接続され
る。バッファレジスタ３とマルチプレクサ４および５と
は、メモリ２において実行される読出動作のインタレー
スユニット６を構成する。
【００３１】第１のマルチプレクサ４の出力は、演算子
ＯＰ（０）に対応して設けられたマルチプレクサＭ
（０）の第１の入力に接続され、マルチプレクサＭ
（０）の第２の入力はプリロードレジスタ、または先行
レジスタＡＲ（０）の出力に接続される。先行レジスタ
ＡＲ（０）は、インタレースユニット６の第２のマルチ
プレクサ５の出力を受取る。マルチプレクサＭ（０）の
出力は、第２のワークレジスタＲ２（０）の入力に接続
され、Ｒ２（０）の出力は演算子ＯＰ（０）の第２の入
力に与えられる。
ＯＰ（０）に対応して設けられたマルチプレクサＭ
（０）の第１の入力に接続され、マルチプレクサＭ
（０）の第２の入力はプリロードレジスタ、または先行
レジスタＡＲ（０）の出力に接続される。先行レジスタ
ＡＲ（０）は、インタレースユニット６の第２のマルチ
プレクサ５の出力を受取る。マルチプレクサＭ（０）の
出力は、第２のワークレジスタＲ２（０）の入力に接続
され、Ｒ２（０）の出力は演算子ＯＰ（０）の第２の入
力に与えられる。
【００３２】各演算子ＯＰ（ｋ）は、この発明に従え
ば、マルチプレクサＭ（ｋ）および先行レジスタＡＲ
（ｋ）に対応して設けられる。回路のランク「ｋ」の基
本（elementary）セルは、このように演算子ＯＰ（ｋ）
と、マルチプレクサＭ（ｋ）と、２つのワークレジスタ
Ｒ１（ｋ）およびＲ２（ｋ）と、先行レジスタＡＲ
（ｋ）と、アキュムレータＡＣＣ（ｋ）とを含む。アキ
ュムレータＡＣＣ（０）、…、ＡＣＣ（ｋ）、…、ＡＣ
Ｃ（ｎ）の出力は、動画圧縮回路の他の部分によって用
いられる演算結果を与える。
ば、マルチプレクサＭ（ｋ）および先行レジスタＡＲ
（ｋ）に対応して設けられる。回路のランク「ｋ」の基
本（elementary）セルは、このように演算子ＯＰ（ｋ）
と、マルチプレクサＭ（ｋ）と、２つのワークレジスタ
Ｒ１（ｋ）およびＲ２（ｋ）と、先行レジスタＡＲ
（ｋ）と、アキュムレータＡＣＣ（ｋ）とを含む。アキ
ュムレータＡＣＣ（０）、…、ＡＣＣ（ｋ）、…、ＡＣ
Ｃ（ｎ）の出力は、動画圧縮回路の他の部分によって用
いられる演算結果を与える。
【００３３】ランク「ｋ」の基本セルについて、演算子
ＯＰ（ｋ）の３つの入力に、ワークレジスタＲ１（ｋ）
およびＲ２（ｋ）ならびにアキュムレータＡＣＣ（ｋ）
の出力が供給される。演算子ＯＰ（ｋ）の出力はアキュ
ムレータＡＣＣ（ｋ）の入力に与えられる。各基本演算
は、このように３つの値｛Ｐ（ｉ，ｊ），Ｐ（ｉ−ｋ，
ｊ−１），ＡＣＣ（ｉ−１，ｋ）｝を用いて行なわれ
る。ワークレジスタＲ１（ｋ）の入力は第１のメモリ１
から取出された画素Ｐ（ｉ，ｊ）を受取る。ワークレジ
スタＲ２（ｋ）の入力はマルチプレクサＭ（ｋ）の出力
に接続され、Ｍ（ｋ）の第１の入力は、先の演算子ＯＰ
（ｋ−１）に対応したワークレジスタＲ２（ｋ−１）の
出力に接続される。マルチプレクサＭ（ｋ）の第２の入
力は、先行レジスタＡＲ（ｋ）の出力に接続される。先
行レジスタＡＲ（ｋ）の入力は、先行レジスタＡＲ（ｋ
−１）の出力に接続され、これは先行演算子ＯＰ（ｋ−
１）に対応している。
ＯＰ（ｋ）の３つの入力に、ワークレジスタＲ１（ｋ）
およびＲ２（ｋ）ならびにアキュムレータＡＣＣ（ｋ）
の出力が供給される。演算子ＯＰ（ｋ）の出力はアキュ
ムレータＡＣＣ（ｋ）の入力に与えられる。各基本演算
は、このように３つの値｛Ｐ（ｉ，ｊ），Ｐ（ｉ−ｋ，
ｊ−１），ＡＣＣ（ｉ−１，ｋ）｝を用いて行なわれ
る。ワークレジスタＲ１（ｋ）の入力は第１のメモリ１
から取出された画素Ｐ（ｉ，ｊ）を受取る。ワークレジ
スタＲ２（ｋ）の入力はマルチプレクサＭ（ｋ）の出力
に接続され、Ｍ（ｋ）の第１の入力は、先の演算子ＯＰ
（ｋ−１）に対応したワークレジスタＲ２（ｋ−１）の
出力に接続される。マルチプレクサＭ（ｋ）の第２の入
力は、先行レジスタＡＲ（ｋ）の出力に接続される。先
行レジスタＡＲ（ｋ）の入力は、先行レジスタＡＲ（ｋ
−１）の出力に接続され、これは先行演算子ＯＰ（ｋ−
１）に対応している。
【００３４】すべてのワークレジスタＲ１（０）、…、
Ｒ１（ｋ）、…、Ｒ１（ｎ）、Ｒ２（０）、…、Ｒ２
（ｋ）、…Ｒ２（ｎ）、および先行レジスタＡＲ
（０）、…、ＡＲ（ｋ）、…、ＡＲ（ｎ）と、すべての
アキュムレータＡＣＣ（０）、…、ＡＣＣ（ｋ）、…、
ＡＣＣ（ｎ）と、バッファレジスタ３とは、同じクロッ
ク信号ＣＬＫによって制御される。マルチプレクサＭ
（ｋ）は、カレントウィンドウの線の終わりを示す同じ
信号ＣＬＫ１によって制御される。マルチプレクサ４お
よび５は、それぞれ信号ＣＬＫ４およびＣＬＫ５によっ
て制御される。
Ｒ１（ｋ）、…、Ｒ１（ｎ）、Ｒ２（０）、…、Ｒ２
（ｋ）、…Ｒ２（ｎ）、および先行レジスタＡＲ
（０）、…、ＡＲ（ｋ）、…、ＡＲ（ｎ）と、すべての
アキュムレータＡＣＣ（０）、…、ＡＣＣ（ｋ）、…、
ＡＣＣ（ｎ）と、バッファレジスタ３とは、同じクロッ
ク信号ＣＬＫによって制御される。マルチプレクサＭ
（ｋ）は、カレントウィンドウの線の終わりを示す同じ
信号ＣＬＫ１によって制御される。マルチプレクサ４お
よび５は、それぞれ信号ＣＬＫ４およびＣＬＫ５によっ
て制御される。
【００３５】このような装置の動作が図５に示される。
図５は、各クロック周期ＣＬＫにおいて、第２のワーク
レジスタＲ２（ｋ）および先行レジスタＡＲ（ｋ）の入
力に存在する値と、バッファレジスタ３の入力に存在す
る値とキャッシュメモリ２において読出されたメモリワ
ードとを表の形式で表わす。考慮されているクロック周
期の間に実行された演算シーケンスのランク「ｉ」も示
される。
図５は、各クロック周期ＣＬＫにおいて、第２のワーク
レジスタＲ２（ｋ）および先行レジスタＡＲ（ｋ）の入
力に存在する値と、バッファレジスタ３の入力に存在す
る値とキャッシュメモリ２において読出されたメモリワ
ードとを表の形式で表わす。考慮されているクロック周
期の間に実行された演算シーケンスのランク「ｉ」も示
される。
【００３６】図５において、簡略にするために、４つの
演算子での８の演算シーケンスのみを考慮する。実用に
おいては、８つの演算子での１６の演算シーケンスが実
行される。この説明をよりわかりやすくするために、演
算シーケンスの実行を表すこれらのレジスタの値のみが
示される。画素のランク「ｉ」のみが表わされ、この図
において示される画素はすべて、画像Ｉ（ｊ−１）の画
素である。第１のワークレジスタＲ１（ｋ）の入力に存
在する値は示されておらず、これらは上述のようにレジ
スタＲ２（０）の入力に存在する現在の画像Ｉ（ｊ）の
画素の値に対応する。
演算子での８の演算シーケンスのみを考慮する。実用に
おいては、８つの演算子での１６の演算シーケンスが実
行される。この説明をよりわかりやすくするために、演
算シーケンスの実行を表すこれらのレジスタの値のみが
示される。画素のランク「ｉ」のみが表わされ、この図
において示される画素はすべて、画像Ｉ（ｊ−１）の画
素である。第１のワークレジスタＲ１（ｋ）の入力に存
在する値は示されておらず、これらは上述のようにレジ
スタＲ２（０）の入力に存在する現在の画像Ｉ（ｊ）の
画素の値に対応する。
【００３７】図５に示されるように、基準ウィンドウの
次のベクトルの処理を始める前に利用可能でなくてはな
らない画素Ｐ′（０，ｊ−１）、…、Ｐ′（−ｋ，ｊ−
１）、…、Ｐ′（−ｎ，ｊ−１）を表わす画素Ｐ′
（０）、Ｐ′（−１）、Ｐ′（−２）、およびＰ′（−
３）が、現在のベクトルの処理中にそれと並列に先行レ
ジスタＡＲ（ｋ）に格納される。現在のベクトルの画素
に関するキャッシュメモリ２内のメモリワードは、２ク
ロック周期ごとに読出される。ここで、２つの画素が１
メモリワードに格納されている。４つの画素Ｐ′（０）
ないしＰ′（−３）もまた、図５のシーケンス番号３、
５に示されるように現在のベクトルの最後の読出動作と
インタレースすることによって、２クロック周期ごとに
読出される。こうして読み出された画素Ｐ′（０）ない
しＰ′（−３）が、先行レジスタＡＲ（０）ないしＡＲ
（３）内を順番に伝搬されこれらに格納される。現在の
ベクトルの処理の最後のクロック周期中に、各先行レジ
スタＡＲ（ｋ）の内容がそれと関連するワークレジスタ
Ｒ２（ｋ）にマルチプレクサＭ（ｋ）を介してロードさ
れる。基準ウィンドウベクトルを処理するのに、「ｎ＋
１」の演算の「ｍ＋１」シーケンスがその間に実行され
る「ｍ＋１」の周期に関して付加的なクロック周期が必
要でないことがわかるだろう。
次のベクトルの処理を始める前に利用可能でなくてはな
らない画素Ｐ′（０，ｊ−１）、…、Ｐ′（−ｋ，ｊ−
１）、…、Ｐ′（−ｎ，ｊ−１）を表わす画素Ｐ′
（０）、Ｐ′（−１）、Ｐ′（−２）、およびＰ′（−
３）が、現在のベクトルの処理中にそれと並列に先行レ
ジスタＡＲ（ｋ）に格納される。現在のベクトルの画素
に関するキャッシュメモリ２内のメモリワードは、２ク
ロック周期ごとに読出される。ここで、２つの画素が１
メモリワードに格納されている。４つの画素Ｐ′（０）
ないしＰ′（−３）もまた、図５のシーケンス番号３、
５に示されるように現在のベクトルの最後の読出動作と
インタレースすることによって、２クロック周期ごとに
読出される。こうして読み出された画素Ｐ′（０）ない
しＰ′（−３）が、先行レジスタＡＲ（０）ないしＡＲ
（３）内を順番に伝搬されこれらに格納される。現在の
ベクトルの処理の最後のクロック周期中に、各先行レジ
スタＡＲ（ｋ）の内容がそれと関連するワークレジスタ
Ｒ２（ｋ）にマルチプレクサＭ（ｋ）を介してロードさ
れる。基準ウィンドウベクトルを処理するのに、「ｎ＋
１」の演算の「ｍ＋１」シーケンスがその間に実行され
る「ｍ＋１」の周期に関して付加的なクロック周期が必
要でないことがわかるだろう。
【００３８】上述のような動画圧縮回路の場合には、こ
れは動き推定に必要とされる時間を３分の１低減するこ
ととなる。したがって、８の演算の１６のシーケンスを
実行するのに２４ではなく１６のクロック周期で十分で
ある。テレビ電話に適合する本発明の実施例では、カレ
ントウィンドウは１６×１６画素マクロブロックに対応
し、基準ウィンドウは３２×３２画素正方形マトリック
スに対応する。
れは動き推定に必要とされる時間を３分の１低減するこ
ととなる。したがって、８の演算の１６のシーケンスを
実行するのに２４ではなく１６のクロック周期で十分で
ある。テレビ電話に適合する本発明の実施例では、カレ
ントウィンドウは１６×１６画素マクロブロックに対応
し、基準ウィンドウは３２×３２画素正方形マトリック
スに対応する。
【００３９】図６は、クロック信号ＣＬＫに関しての、
マルチプレクサの制御信号ＣＬＫ１、ＣＬＫ４、ＣＬＫ
５の形状の例を表わす。この例では、各マルチプレクサ
が、その第１の入力は制御信号のハイレベルに、および
第２の入力はローレベルに選択すると考えられる。この
図において、各クロック周期について、マルチプレクサ
４、５、Ｍ（０）、Ｍ（１）、Ｍ（２）、およびＭ
（３）の出力に存在する画素が表わされる。
マルチプレクサの制御信号ＣＬＫ１、ＣＬＫ４、ＣＬＫ
５の形状の例を表わす。この例では、各マルチプレクサ
が、その第１の入力は制御信号のハイレベルに、および
第２の入力はローレベルに選択すると考えられる。この
図において、各クロック周期について、マルチプレクサ
４、５、Ｍ（０）、Ｍ（１）、Ｍ（２）、およびＭ
（３）の出力に存在する画素が表わされる。
【００４０】図からわかるように、信号ＣＬＫ４および
ＣＬＫ５は実際に、クロック信号ＣＬＫの周波数を２で
除したクロック信号に対応する。信号ＣＬＫ４およびＣ
ＬＫ５は信号ＣＬＫと同期され、１８０°だけ互いにシ
フトされる。信号ＣＬＫ１の周波数は、クロック信号Ｃ
ＬＫの周波数を「ｍ＋１」で除した周波数であり、後者
と同期され、その正のパルスの幅は１クロック周期ＣＬ
Ｋと等しい。周期「１」、「２」、および「９」におい
てマルチプレクサ５の出力に存在する、それぞれ画素Ｐ
（１）、Ｐ（３）、およびＰ′（１）は、マルチプレク
サ５の出力において意味のない値を構成する。これらの
値は、それぞれのメモリワード｛Ｐ（１），Ｐ
（２）｝、｛Ｐ（３），Ｐ（４）｝、｛Ｐ′（１），
Ｐ′（２）｝の読出によって与えられるが、これらはマ
ルチプレクサ４に対しては意味のある値を構成する。同
様に、周期「８」の間にマルチプレクサ４の出力に存在
する値Ｐ（８）は、メモリワード｛Ｐ（７），Ｐ
（８）｝の第２の値を構成し、これは読出されるが用い
られない。マルチプレクサＭ（０）はこの周期の間に第
１の入力を選択して値Ｐ′（０）を受取る。
ＣＬＫ５は実際に、クロック信号ＣＬＫの周波数を２で
除したクロック信号に対応する。信号ＣＬＫ４およびＣ
ＬＫ５は信号ＣＬＫと同期され、１８０°だけ互いにシ
フトされる。信号ＣＬＫ１の周波数は、クロック信号Ｃ
ＬＫの周波数を「ｍ＋１」で除した周波数であり、後者
と同期され、その正のパルスの幅は１クロック周期ＣＬ
Ｋと等しい。周期「１」、「２」、および「９」におい
てマルチプレクサ５の出力に存在する、それぞれ画素Ｐ
（１）、Ｐ（３）、およびＰ′（１）は、マルチプレク
サ５の出力において意味のない値を構成する。これらの
値は、それぞれのメモリワード｛Ｐ（１），Ｐ
（２）｝、｛Ｐ（３），Ｐ（４）｝、｛Ｐ′（１），
Ｐ′（２）｝の読出によって与えられるが、これらはマ
ルチプレクサ４に対しては意味のある値を構成する。同
様に、周期「８」の間にマルチプレクサ４の出力に存在
する値Ｐ（８）は、メモリワード｛Ｐ（７），Ｐ
（８）｝の第２の値を構成し、これは読出されるが用い
られない。マルチプレクサＭ（０）はこの周期の間に第
１の入力を選択して値Ｐ′（０）を受取る。
【００４１】本発明は当業者には容易に明らかとなる種
々の変形および変更を受け得る。特に、実行される基本
演算に依存していかなるタイプの演算子が用いられても
よい。たとえば、コンパレータ、加算器、減算器、乗算
器等、または演算子の何らかの組合せを用いてもよい。
々の変形および変更を受け得る。特に、実行される基本
演算に依存していかなるタイプの演算子が用いられても
よい。たとえば、コンパレータ、加算器、減算器、乗算
器等、または演算子の何らかの組合せを用いてもよい。
【００４２】同様に、上述の各構成要素（バッファレジ
スタ、先行レジスタ、マルチプレクサ）の代わりに同じ
機能を実現する１以上の要素を用いてもよい。さらに、
演算を施される値は、実現される処理に依存して、任意
のビット数に対応し、１ビットであってもよい。
スタ、先行レジスタ、マルチプレクサ）の代わりに同じ
機能を実現する１以上の要素を用いてもよい。さらに、
演算を施される値は、実現される処理に依存して、任意
のビット数に対応し、１ビットであってもよい。
【００４３】さらに、１組の値だけがそのロード中にイ
ンタレースされることを考慮してこのシステムを説明し
たが、いくつかのオペランドがインタレースされるプロ
セスにおいてこのシステムを実現してもよい。
ンタレースされることを考慮してこのシステムを説明し
たが、いくつかのオペランドがインタレースされるプロ
セスにおいてこのシステムを実現してもよい。
【００４４】本発明の１つの例示的な実施例を説明した
が、種々の変更例、変形例、および改良点が当業者には
明らかとなるであろう。このような変更例、変形例およ
び改良点は本発明の精神および範囲内と意図される。し
たがって、上述の説明は単に例示的なものであり、制限
するものではない。本発明は前掲の特許請求の範囲およ
びその均等物によってのみ制限される。
が、種々の変更例、変形例、および改良点が当業者には
明らかとなるであろう。このような変更例、変形例およ
び改良点は本発明の精神および範囲内と意図される。し
たがって、上述の説明は単に例示的なものであり、制限
するものではない。本発明は前掲の特許請求の範囲およ
びその均等物によってのみ制限される。
【図１】動画圧縮回路のプロセッサ内の演算子を供給す
る装置を示す概略図である。
る装置を示す概略図である。
【図２】図１の装置のレジスタに関する入力値を示す図
である。
である。
【図３】動画圧縮回路と関連したカレントおよび基準ウ
ィンドウの画素を示す図である。
ィンドウの画素を示す図である。
【図４】本発明に従う動画圧縮回路の一連の演算子の供
給のための装置の一実施例を示す概略図である。
給のための装置の一実施例を示す概略図である。
【図５】図４の装置のレジスタの内容の表を示す図であ
る。
る。
【図６】図４の装置の要素の制御信号の例示的な波形の
タイミング図である。
タイミング図である。
１ 第１のメモリ ２ 第２のメモリ ＡＲ 先行レジスタ ＯＰ 演算子
Claims (8)
- 【請求項１】 「ｎ＋１」個の演算の「ｍ＋１」回のシ
ーケンスを処理するタイプの、シストリックアーキテク
チャとして配置される「ｎ＋１」個の演算子（ＯＰ
（０）、…、ＯＰ（ｋ）…、ＯＰ（ｎ））にオペランド
を供給するための装置であって、 前記演算子（ＯＰ（ｋ））に対応して設けられ、「ｍ＋
１」回のシーケンスの現在の処理中に、「ｍ＋１」回の
演算シーケンスの次の演算の第１の「ｎ＋１」個のオペ
ランドを格納するように設計される「ｎ＋１」個の先行
レジスタ（ＡＲ（０）、…、ＡＲ（ｋ）、…、ＡＲ
（ｎ））と、 前記演算子の各々（ＯＰ（ｋ））に対応して設けられ、
前記演算子（ＯＰ（ｋ））に対応する前記先行レジスタ
（ＡＲ（ｋ））内に含まれる値と、先行する演算シーケ
ンスの間に隣接する先の演算子（ＯＰ（ｋ−１））によ
って用いられたオペランドの値との間でオペランドを選
択するように適合された手段（Ｍ（ｋ））と、前記演算子（ＯＰ（０）、…、ＯＰ（ｋ）…、ＯＰ
（ｎ））の各々の入力の一つに与えられる 第１の組のオ
ペランドを格納する第１のメモリ（１）と、 第２の組のオペランドを格納する第２のメモリ（２）と
を含み、前記第２のメモリ（２）のメモリワードは２つ
の連続するオペランドを格納し、さらに前記第２のメモ
リ（２）の読出をインタレースし、各演算において前記
第２のメモリ（２）のメモリワードの２つのオペランド
のうちの１つを選択して、前記選択するように適合され
た手段（Ｍ（０））と、前記先行レジスタ（ＡＲ
（０））とのいずれかに供給するようにされるインタレ
ースユニット（６）とを含む、装置。 - 【請求項２】 現在の画像部分の動き推定を、先の画像
における前記画像部分の周囲の画像部分を考慮にいれて
実行するタイプの動画圧縮回路に組込まれる、請求項１
に記載の装置。 - 【請求項３】 請求項２に記載の装置であって、前記演
算子の各々（ＯＰ（ｋ））に対応して設けられ、現在の
画像（Ｉ（ｊ））のカレントウィンドウを格納する第１
のメモリ（１）からオペランドを供給される第１のワー
クレジスタ（Ｒ１（ｋ））と、隣接する先の演算子（Ｏ
Ｐ（ｋ−１））に対応して設けられた第２のレジスタ
（Ｒ２（ｋ−１））の出力を供給される第２のワークレ
ジスタ（Ｒ２（ｋ））とを含むタイプの動画圧縮回路の
「ｎ＋１」個の演算子（ＯＰ（０））、…、ＯＰ
（ｋ）、…、ＯＰ（ｎ））に前記装置が画素を供給し、
第１の演算子（ＯＰ（０））に対応して設けられた第２
のレジスタ（Ｒ２（０））は先の画像（Ｉ（ｊ−１））
の基準ウィンドウを格納する第２のメモリ（２）の出力
を供給され、前記装置は、各演算子（ＯＰ（ｋ））につ
いて、隣接する先の演算子（ＯＰ（ｋ−１））の先行レ
ジスタ（ＡＲ（ｋ−１））の出力に接続される入力を有
する先行レジスタ（ＡＲ（ｋ））と、前記演算子（ＯＰ
（ｋ））に対応して設けられた前記第２のワークレジス
タ（Ｒ２（ｋ））の入力に接続される出力を有するマル
チプレクサ（Ｍ（ｋ））とを含み、前記マルチプレクサ
（Ｍ（ｋ））の入力は、前記先行レジスタ（ＡＲ
（ｋ））の出力および先の演算子（ＯＰ（ｋ−１））の
第２のワークレジスタ（Ｒ２（ｋ−１））の出力にそれ
ぞれ接続される、請求項２に記載の装置。 - 【請求項４】 前記第２のメモリ（２）は、各メモリワ
ードが基準ウィンドウの２つの連続する画素（Ｐ（ｉ，
ｊ−１），Ｐ（ｉ＋１，ｊ−１））を含むように構成さ
れ、前記インタレースユニット（６）は、第２のメモリ
（２）の読出をインタレースし、各クロック周期（ＣＬ
Ｋ）において、現在のベクトルからの画素（Ｐ（ｉ，ｊ
−１））および次のベクトルからの基準ウィンドウの画
素（Ｐ′（ｉ，ｊ−１））を交互に読出すようにされ
る、請求項３に記載の装置。 - 【請求項５】 前記インタレースユニット（６）が２つ
のマルチプレクサ（４，５）を含み、これらは各々その
第１の入力で前記第２のメモリ（２）のメモリワードの
第１の画素（Ｐ（ｉ，ｊ−１））を受取り、各マルチプ
レクサ（４，５）の第２の入力は、前記第２のメモリ
（２）から読出された前記メモリワードの第２の値（Ｐ
（ｉ＋ｊ，ｊ−１））を受取るバッファレジスタ（３）
の出力に接続される、請求項４に記載の装置。 - 【請求項６】 マルチプレクサ（Ｍ（０））の第１の入
力および先行レジスタ（ＡＲ（０））の入力は双方とも
第１の演算子（ＯＰ（０））に対応して設けられる、そ
れぞれ、第２のメモリ（２）における読出のインタレー
スユニット（６）を構成する第１のマルチプレクサ
（４）の出力と第２のマルチプレクサ（５）の出力とを
受取る、請求項５に記載の装置。 - 【請求項７】 演算子（ＯＰ（ｋ））に対応して設けら
れた各マルチプレクサ（Ｍ（ｋ））は、前記レジスタの
クロック信号（ＣＬＫ）に対して「ｍ＋１」で除された
周波数を有するクロック信号によって構成される制御信
号（ＣＬＫ１）を受取り、信号パルス（ＣＬＫ１）の幅
は、クロック信号（ＣＬＫ）の１周期に等しく、クロッ
ク信号（ＣＬＫ１）はクロック信号（ＣＬＫ）と同期さ
れる、請求項４ないし６のいずれかに記載の装置。 - 【請求項８】 前記インタレースユニット（６）の各マ
ルチプレクサ（４，５）は、前記レジスタのクロック信
号（ＣＬＫ）に対して２で除された周波数を有するクロ
ック信号によって構成される制御信号（ＣＬＫ４，ＣＬ
Ｋ５）を受取り、前記２つのクロック信号（ＣＬＫ４，
ＣＬＫ５）の位相は互いに逆であり、前記レジスタのク
ロック信号（ＣＬＫ）と同期される、請求項５ないし７
のいずれかに記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9405338 | 1994-04-27 | ||
| FR9405338A FR2719397B1 (fr) | 1994-04-27 | 1994-04-27 | Dispositif d'alimentation en pixels d'une série d'opérateurs d'un circuit de compression d'images mobiles. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851627A JPH0851627A (ja) | 1996-02-20 |
| JP2960328B2 true JP2960328B2 (ja) | 1999-10-06 |
Family
ID=9462760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101850A Expired - Fee Related JP2960328B2 (ja) | 1994-04-27 | 1995-04-26 | シストリックアーキテクチャ内に配置される「ｎ＋１」個の演算子にオペランドを供給するための装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5715175A (ja) |
| EP (1) | EP0680015B1 (ja) |
| JP (1) | JP2960328B2 (ja) |
| CN (1) | CN1090426C (ja) |
| DE (1) | DE69515195T2 (ja) |
| FR (1) | FR2719397B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178203B1 (en) * | 1997-04-03 | 2001-01-23 | Lsi Logic Corporation | Method and apparatus for two-row decoding of MPEG video |
| US6067321A (en) * | 1997-04-03 | 2000-05-23 | Lsi Logic Corporation | Method and apparatus for two-row macroblock decoding to improve caching efficiency |
| US7366352B2 (en) * | 2003-03-20 | 2008-04-29 | International Business Machines Corporation | Method and apparatus for performing fast closest match in pattern recognition |
| US20080254178A1 (en) * | 2007-04-13 | 2008-10-16 | Ralph W. Allen | Ice cream scoop and method |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845473B2 (ja) * | 1989-02-13 | 1999-01-13 | 繁 安藤 | 動画像の運動、非運動領域検出装置 |
| GB2231226B (en) * | 1989-04-27 | 1993-09-22 | Sony Corp | Motion dependent video signal processing |
| US5210605A (en) * | 1991-06-11 | 1993-05-11 | Trustees Of Princeton University | Method and apparatus for determining motion vectors for image sequences |
| JPH05276500A (ja) * | 1991-07-19 | 1993-10-22 | Sony Corp | 動画像符号化及び復号化装置 |
| JPH05336514A (ja) * | 1992-05-29 | 1993-12-17 | Sony Corp | 画像符号化装置 |
| KR100283343B1 (ko) * | 1992-06-25 | 2001-03-02 | 이데이 노부유끼 | 화상신호 부호화방법 및 복호화방법과 화상신호 부호화장치 및 복호화장치 |
| US5508744A (en) * | 1993-03-12 | 1996-04-16 | Thomson Consumer Electronics, Inc. | Video signal compression with removal of non-correlated motion vectors |
| US5398068A (en) * | 1993-09-02 | 1995-03-14 | Trustees Of Princeton University | Method and apparatus for determining motion vectors for image sequences |
-
1994
- 1994-04-27 FR FR9405338A patent/FR2719397B1/fr not_active Expired - Fee Related
-
1995
- 1995-04-18 US US08/423,581 patent/US5715175A/en not_active Expired - Lifetime
- 1995-04-25 EP EP95410035A patent/EP0680015B1/fr not_active Expired - Lifetime
- 1995-04-25 DE DE69515195T patent/DE69515195T2/de not_active Expired - Fee Related
- 1995-04-26 JP JP7101850A patent/JP2960328B2/ja not_active Expired - Fee Related
- 1995-04-26 CN CN95104238A patent/CN1090426C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2719397B1 (fr) | 1996-07-19 |
| CN1090426C (zh) | 2002-09-04 |
| JPH0851627A (ja) | 1996-02-20 |
| FR2719397A1 (fr) | 1995-11-03 |
| CN1123990A (zh) | 1996-06-05 |
| EP0680015A1 (fr) | 1995-11-02 |
| DE69515195T2 (de) | 2000-09-21 |
| US5715175A (en) | 1998-02-03 |
| EP0680015B1 (fr) | 2000-03-01 |
| DE69515195D1 (de) | 2000-04-06 |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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