JPH05150950A

JPH05150950A - 乗算回路

Info

Publication number: JPH05150950A
Application number: JP3342168A
Authority: JP
Inventors: Takao Yamazaki; 孝雄山崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-11-29
Filing date: 1991-11-29
Publication date: 1993-06-18
Also published as: DE69231911D1; EP0545654A2; EP0545654B1; DE69231911T2; EP0545654A3

Abstract

(57)【要約】【目的】組合わせ回路形の乗算回路では、同一構成の
基本的な回路を繰り返し用い最適且つ効率的な回路設計
を実現する。時分割回路形の乗算回路では、同一構成の
基本的な回路を時間軸で繰り返し用い効率的な回路設計
を実現する。【構成】初期値設定回路２０の入力形態にて規定され
る補数処理ビットが、変換ビットに等価に変換される。
そして、初期値設定回路２０の出力形態とＢＲＡ２１〜
２４の入力形態とが一致せしめられる。また、ＢＲＡ２
１〜２４の入力形態及び出力形態が一致せしめられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、乗算回路、特に集積
回路に好適な乗算回路に関する。

【０００２】

【従来の技術】乗算回路には、部分積を形成し該部分積
を加算することで乗算結果を得るものがある。このよう
な乗算回路では、一般的に、部分積を加算する回路が規
模の点で大きな比重を占める。そこで、乗算回路の回路
規模を縮小するため、ブース(BOOTH) のアルゴリズムを
用いて部分積の数を減らすことが行われる。

【０００３】部分積の加算による乗算の概念が、図１
１、図１２に示されている。この場合、図１１に示され
るような丸め処理と、図１２に示されるような補数処理
がなされる。

【０００４】まず、図１１を参照し部分積の加算につい
て説明する。図１１には２次のブースのアルゴリズムに
よる乗算の概念が示されている。

【０００５】図１１に於いて、各部分積ＰＰ１〜ＰＰ４
では、ビットBP０〜BP７により８ビットの被乗数が表さ
れ、ビットBP８により負の重みを有する先頭ビットＳｉ
（ｉ＝１〜４、（Ｓｉ＝−２^n-1) )が表される。尚、
ビットBP７は（２^n-1) の桁とされている。また、ビッ
トBPＣＣにより２の補数表示形式への変換時に加算され
るビット“１”の位置が表わされている。即ち、２次の
ブースのアルゴリズムに於いて、部分積は、０、（±
１）倍、（±２）倍された値をとり得るが、この明細書
に於いて、これらの一括した表示形態として図１１の部
分積ＰＰ１〜ＰＰ４が用いられているものである。

【０００６】図１１に於いて、部分積ＰＰ２は、ＬＳＢ
のビットBP０の位置が、部分積ＰＰ１のビットBP０の位
置を基準としてＭＳＢ側に２ビットずらされる。部分積
ＰＰ３、ＰＰ４も同様にＬＳＢのビットBP０の位置が２
ビット、ＭＳＢ側に夫々、ずらされている。

【０００７】上述の部分積ＰＰ１〜ＰＰ４を加算するこ
とによって、図１１に示されるように積PRODが形成され
る。この積PRODは、ハードウェア的な制約によって全て
が出力される訳ではなく一部が出力される。図１１に示
される例では、図中、一点鎖線ＬCHから矢示Ｌ側の桁が
出力語長に対応して出力される加算データとされ、一点
鎖線ＬCHから矢示Ｒ側の桁が出力されない加算データと
されている。

【０００８】図１１を参照し丸め処理について説明す
る。丸め処理は、各種の理由から演算結果の一部を出力
する場合に用いられる。図１１を例にすれば、出力語長
を規定している一点鎖線ＬCHの下位の桁にラウンドビッ
ト〔ROUNDING BIT〕BPRUを加算して積PRODを得ると共
に、該積PRODの内、一点鎖線ＬCHの右側〔矢示Ｒ側〕の
データを切り捨てる。このようにして出力語長に対応す
るデータを決定する処理が丸め処理である。

【０００９】図１２を参照し２の補数処理について説明
する。この補数処理は、図１２中、実線ＬＯで示される
各部分積ＰＰ１〜ＰＰ４のＭＳＢ（＝−２^n-1) のみを
特別に処理する必要を解消するためになされるものであ
る。

【００１０】図１２に於いて、先頭ビットＳｉをシリア
ルに並べると以下のようになる。 −〔（０）（Ｓ４）（０）（Ｓ３）（０）（Ｓ２）
（０）（Ｓ１）〕ここで、全てのビットの極性を反転させると、以下のよ
うになる。尚、以下の“＊”は、極性を反転させた状態
を表しているものとする。〔（１）（Ｓ４＊）（１）（Ｓ３＊）（１）（Ｓ２＊）
（１）（Ｓ１＊）〕

【００１１】このＬＳＢに補数処理ビットBPＣ〔＝
“１”〕を加算することによって、２の補数処理が実行
される。これによって、部分積ＰＰ１〜ＰＰ４のＭＳＢ
（＝−２^n-1) のみを特別に処理する必要なく、乗算結
果としての積PRODが部分積ＰＰ１〜ＰＰ４の単なる加算
のみによって得られる。

【００１２】上述した２次のブースのアルゴリズムを用
いて乗算を行なう乗算回路の例が図１５に示されてい
る。以下、図１４の乗算回路について説明する。

【００１３】図１４の構成に於いて、レジスタ２０５に
はｍビット、図示の例では（ｍ＝８）の乗数が格納さ
れ、また、レジスタ２０６にはｎビットの被乗数が格納
されている。

【００１４】レジスタ２０５では、乗数が２ビット毎の
単位に分割される。そして、下位側の単位の内の上位桁
１ビットが、上位側の単位の下位桁１ビットとして付加
され、これによって、連続する３ビット単位のデータが
形成される。この３ビット単位のデータは、ブースエン
コーダモジュール〔以下、ＢＥＭと称する〕２０８〜２
１１に供給される。また、レジスタ２１２には、デー
タ〔＝“０”〕が保持されており、該データは、ＢＥＭ
２０８に供給される。

【００１５】ＢＥＭ２０８には、乗数の内、ＬＳＢ側の
２ビットｂ１、ｂ２のデータが供給されると共に、レジ
スタ２１２からのデータ〔＝“０”〕がビットｂ０とし
て供給される。そして、ビットｂ１、ｂ２の内、上位桁
のビットｂ２はＢＥＭ２０９の最下位ビットとして供給
される。

【００１６】同様にして、ＢＥＭ２０９には、２ビット
ｂ３、ｂ４のデータが供給される。このＢＥＭ２０９に
は、ビットｂ２が最下位ビットとして供給される。ま
た、上述の２ビットｂ３、ｂ４の内、上位桁のビットｂ
４は、ＢＥＭ２１０の最下位ビットとして供給される。

【００１７】ＢＥＭ２１０には、２ビットｂ５、ｂ６の
データが供給される。このＢＥＭ２１０には、ビットｂ
４が最下位ビットとして供給される。また、上述の２ビ
ットｂ５、ｂ６の内、上位桁のビットｂ６は、ＢＥＭ２
１１の最下位ビットとして供給される。

【００１８】ＢＥＭ２１１には、２ビットｂ７、ｂ８の
データが供給される。このＢＥＭ２１１には、ビットｂ
６が最下位ビットとして供給される。

【００１９】ＢＥＭ２０８〜２１１では、上述のように
して供給される３ビットのデータに基づいて、部分積の
倍数と正負の符号を規定するための信号が形成される。
そして、該信号がＢＥＭ２０８〜２１１から部分積生成
回路〔以下、ＰＰＧと称する〕ＰＰＧ２１５〜２１８に
供給される。

【００２０】一方、レジスタ２０６からは、ｎビットの
被乗数が部分積生成回路〔以下、ＰＰＧと称する〕２１
５〜２１８に供給される。

【００２１】各ＰＰＧ２１５〜２１８では、部分積の倍
数と正負の符号を規定するための信号に基づき、補数処
理〔符号修正処理〕の施された部分積ＰＰ２１５〜ＰＰ
２１８が形成される。

【００２２】部分積ＰＰ２１５〜ＰＰ２１８の夫々は、
ｎビットの被乗数に、先頭ビットＳｉが補数処理されて
なる２ビット〔（１）（Ｓｉ＊）〕と、ビットBPＣＣと
が付加されることにより、（ｎ＋３）ビットで表され
る。そして、この部分積ＰＰ２１５〜ＰＰ２１８が、キ
ャリーリップルアダー〔以下、ＣＲＡと称する〕２２１
〜２２４に供給される。

【００２３】初期値設定回路２２０からは、初期値及
び、前述の補数処理ビットBPＣ等がＣＲＡ２２１に供給
される。また初期値の一部は出力端子を介して取出され
る。

【００２４】ＣＲＡ２２１では、ＰＰＧ２１５から供給
される部分積ＰＰ２１５と、初期値設定回路２２０から
供給される初期値及び補数処理ビットBPＣ等に基づいて
加算がなされる。そして、加算出力が出力端子から取出
されると共に、桁上げ出力が次段のＣＲＡ２２２に供給
される。

【００２５】ＣＲＡ２２２では、ＰＰＧ２１６から供給
される部分積ＰＰ２１６と、ＣＲＡ２２１から供給され
る桁上げ出力とが加算される。そして、加算出力が出力
端子から取出されると共に、桁上げ出力が次段のＣＲＡ
２２３に供給される。

【００２６】ＣＲＡ２２３では、ＰＰＧ２１７から供給
される部分積ＰＰ２１７と、ＣＲＡ２２２から供給され
る桁上げ出力とが加算される。そして、加算出力が出力
端子から取出されると共に、桁上げ出力が次段のＣＲＡ
２２４に供給される。

【００２７】ＣＲＡ２２４では、ＰＰＧ２１８から供給
される部分積ＰＰ２１８と、ＣＲＡ２２３から供給され
る桁上げ出力とが加算される。そして、加算出力が出力
端子から取出されると共に、桁上げ出力が出力端子に供
給される。これによって、積PRODが得られる。

【００２８】

【発明が解決しようとする課題】従来のブースのアルゴ
リズムを用いた乗算回路では、上述したような部分積Ｐ
Ｐ１〜ＰＰ４の加算にて必要とされる丸め処理、補数処
理等を考慮した部分積ＰＰ１〜ＰＰ４のアレイが、図１
２に示されるように不規則に２次元的に配置されている
ものであった。

【００２９】従来のブースのアルゴリズムを用いた乗算
回路では、それらの不規則な２次元的な回路構成をある
がまま全体でまとめて取り扱っていた。即ち、レイアウ
ト時に設計者の経験、感によって、できるだけ規則性の
あるレイアウトを作成するといった努力はなされてい
る。しかしながら、回路構成が不規則であるため、ＬＳ
Ｉ化の過程に於いて、基本的な構成の回路を繰り返し用
いるといった効率的な設計が出来ないという問題点があ
った。

【００３０】例えば、図１３に示されるように、ＡＮＤ
ゲート２０１とフルアダー２０２を組合わせた乗算セル
を基本回路構成として階層設計を行っていた例はある
が、基本回路構成としては小規模すぎて適当ではなかっ
た。

【００３１】また、他方では、図１４に示される桁上げ
加算器のような冗長な回路を基本回路とし、桁上げ加算
器を並列に並べて乗算を行うものがあった。しかしなが
ら、基本回路として桁上げ加算器を用いることは冗長で
あり、最適設計という点からは好ましくないという問題
点があった。

【００３２】また、組合せ形回路としての乗算回路は、
上述のような考え方でも設計できるが、小規模な回路を
繰返し用いて乗算を行なうといった時分割形回路として
の乗算回路は、効率良く実現できないという問題点があ
った。

【００３３】従って、この発明の目的は、効率的な設計
を可能とし得る乗算回路を提供することにある。

【００３４】

【課題を解決するための手段】請求項１にかかる発明
は、ブースのアルゴリズムを用いて部分積を形成し、該
部分積の符号修正処理を行い、部分積を加算して乗数と
被乗数の乗算を行う乗算回路に於いて、符号修正処理に
必要なデータの供給をも行う初期値設定手段と、部分積
と、前段の回路から供給されるデータとの加算を行う加
算手段とを少なくとも備え、初期値設定手段は、符号修
正処理に必要なデータを、該データと等価で且つ加算手
段の入力形態の少なくとも一部に適合させた形態で出力
し、加算手段は、データの入力形態の少なくとも一部
と、出力形態の少なくとも一部を同一の形態となした構
成としている。

【００３５】請求項２にかかる発明は、請求項１記載の
乗算回路に於いて、加算手段を複数接続した構成として
いる。

【００３６】請求項３にかかる発明は、請求項１記載の
乗算回路に於いて、初期値設定手段と加算手段の間に、
データ選択手段を配すると共に、加算手段の後段にデー
タ保持手段を設け、データ保持手段の出力をデータ選択
手段の入力側にフイードバックさせた構成としている。

【００３７】

【作用】請求項１にかかる発明では、初期値設定手段に
於いて、部分積の符号修正処理〔２の補数処理〕に必要
なデータが、該データと等価で且つ加算手段の入力形態
に適合した形態に変換されて加算手段に供給される。

【００３８】初期値設定手段の出力形態と加算手段の入
力形態とは同一とされ、また、加算手段の入力形態と出
力形態とは同一とされているので、初期値設定手段及び
加算手段の接続、また、加算手段相互の接続は何れも特
別な考慮をはらうことなく可能となる。これによって、
単一構成の加算手段を繰り返して用いること、複数接続
することが可能とされる。

【００３９】請求項２にかかる発明では、上述の請求項
１より明らかなように、加算手段の入力形態と出力形態
とは同一とされているので、加算手段相互の接続は何れ
も特別な考慮をはらうことなく可能となる。これによっ
て、単一構成の加算手段を繰り返して用いること、複数
接続することが可能とされる。

【００４０】請求項３にかかる発明では、データ選択手
段にて、初期値設定手段からの出力とデータ保持手段か
らフイードバックされる出力の何れか一方が選択され
る。そして、加算手段にて、上述の出力と部分積との加
算がなされて加算出力が形成され、該加算出力がデータ
保持手段にて保持されると共に、データ選択手段の入力
側にフイードバックされる。このように、巡回形の乗算
回路を構成することが可能となる。

【００４１】

【実施例】以下、この発明の実施例について図１乃至図
１０を参照して説明する。図１乃至図５には、この発明
の一実施例が示されている。この一実施例では、２次の
ブースのアルゴリズムを用いて乗算を行なう組合わせ回
路形の乗算回路に、この発明を適用したものである。

【００４２】図１の構成に於いて、レジスタ５にはｍビ
ット、図示の例では（ｍ＝８）の乗数が格納され、ま
た、レジスタ６にはｎビットの被乗数が格納されてい
る。

【００４３】レジスタ５では、乗数が２ビット毎の単位
に分割される。そして、下位側の単位の内の上位桁１ビ
ットが、上位側の単位の下位桁１ビットとして付加され
る。これによって、連続する３ビット単位のデータが形
成される。この３ビット単位のデータは、ブースエンコ
ーダモジュール〔以下、ＢＥＭと称する〕８〜１１に供
給される。また、レジスタ１２には、データ〔＝
“０”〕が保持されており、該データは、ＢＥＭ８に供
給される。

【００４４】ＢＥＭ８には、乗数の内、ＬＳＢ側の２ビ
ットｂ１、ｂ２のデータが供給されると共に、レジスタ
１２からのデータ〔＝“０”〕がビットｂ０として供給
される。そして、ビットｂ１、ｂ２の内、上位桁のビッ
トｂ２は、ＢＥＭ９の最下位ビットとして供給される。

【００４５】同様にして、ＢＥＭ９には、２ビットｂ
３、ｂ４のデータが供給される。このＢＥＭ９には、ビ
ットｂ２が最下位ビットとして供給される。また、上述
の２ビットｂ３、ｂ４の内、上位桁のビットｂ４は、Ｂ
ＥＭ１０の最下位ビットとして供給される。

【００４６】ＢＥＭ１０には、２ビットｂ５、ｂ６のデ
ータが供給される。このＢＥＭ１０には、ビットｂ４が
最下位ビットとして供給される。また、上述の２ビット
ｂ５、ｂ６の内、上位桁のビットｂ６は、ＢＥＭ１１の
最下位ビットとして供給される。

【００４７】ＢＥＭ１１には、２ビットｂ７、ｂ８のデ
ータが供給される。このＢＥＭ１１には、ビットｂ６が
最下位ビットとして供給される。

【００４８】ＢＥＭ８〜１１では、上述のようにして供
給される３ビットのデータに基づいて、部分積の倍数と
正負の符号を規定するための信号が形成される。そし
て、該信号がＢＥＭ８〜１１から部分積生成回路〔以
下、ＰＰＧと称する〕ＰＰＧ１５〜１８に供給される。

【００４９】一方、レジスタ６からは、ｎビットの被乗
数が部分積生成回路〔以下、ＰＰＧと称する〕１５〜１
８に供給される。

【００５０】各ＰＰＧ１５〜１８では、部分積の倍数と
符号を規定するための信号に基づき、補数処理〔符号修
正処理〕の施された部分積ＰＰ１５〜ＰＰ１８が形成さ
れる。

【００５１】部分積ＰＰ１５〜ＰＰ１８の夫々は、ｎビ
ットの被乗数に、先頭ビットＳｉが補数処理されてなる
２ビット〔（１）（Ｓｉ＊）〕と、ビットBPＣＣとが付
加されることにより、（ｎ＋３）ビットで表される。そ
して、この部分積ＰＰ１５〜１８が、ブースのアルゴリ
ズム乗算回路用の冗長２進加算器〔Booth RedundancyAd
der、以下、ＢＲＡと称する〕２１〜２４に供給され
る。

【００５２】初期値設定回路２０から出力される初期値
を含むデータの内、ＬＳＢ側の４ビットが、キャリーリ
ップルアダー〔以下、ＣＲＡと称する〕４に供給され、
また、上述のＬＳＢ側の４ビットを除いてなる初期値を
含むデータがＢＲＡ２１に供給される。

【００５３】尚、上述のＰＰＧ１５〜１８、ＢＲＡ２１
〜２４、初期値設定回路２０の詳細については後述す
る。また、初期値設定回路２０からＢＲＡ２１へのデー
タの供給、ＢＲＡ２１〜２４間でなされるデータの供
給、そして、初期値設定回路２０及びＢＲＡ２１〜２４
からＣＲＡ４へのデータの供給は１ビット当り２本の、
いわゆる冗長２進表現でなされている。

【００５４】ＢＲＡ２１では、ＰＰＧ１５から供給され
る部分積ＰＰ１５と、初期値設定回路２０からの初期値
を含むデータとが加算される。そして、加算出力の内の
ＬＳＢ側の４ビットがＣＲＡ４に供給され、上述のＬＳ
Ｂ側の４ビットを除く加算出力が次段のＢＲＡ２２に供
給される。

【００５５】ＢＲＡ２２では、ＰＰＧ１６から供給され
る部分積ＰＰ１６と、ＢＲＡ２１から供給される加算出
力とが加算される。そして、加算出力の内のＬＳＢ側の
４ビットがＣＲＡ４に供給され、上述のＬＳＢ側の４ビ
ットを除く加算出力が次段のＢＲＡ２３に供給される。

【００５６】ＢＲＡ２３では、ＰＰＧ１７から供給され
る部分積ＰＰ１７と、ＢＲＡ２２から供給される加算出
力とが加算される。そして、加算出力の内のＬＳＢ側の
４ビットがＣＲＡ４に供給され、上述のＬＳＢ側の４ビ
ットを除く加算出力が、次段のＢＲＡ２４に供給され
る。

【００５７】ＢＲＡ２４では、ＰＰＧ１８から供給され
る部分積ＰＰ１８と、ＢＲＡ２３から供給される加算出
力とが加算される。そして、加算出力がＣＲＡ４に供給
される。

【００５８】ＣＲＡ４では、初期値設定回路２０、ＢＲ
Ａ２１〜２４から供給されるデータの桁上げ加算がなさ
れ、加算出力が形成される。該加算出力が端子３を介し
て取出される。

【００５９】ＰＰＧ１５〜１８の構成が図２及び図３に
示されている。レジスタ６からのｎビットの被乗数が端
子３１ａ〜３１ｈを介して、セレクタ３６ａ〜３６ｉに
供給される。また、レジスタ３５には、データ〔＝
“０”〕が保持されており、該データは、セレクタ３６
ａ〜３６ｉに供給される。

【００６０】セレクタ３６ｉには、端子３１ａを介して
供給される被乗数のＭＳＢが２ビットのデータとして、
また、レジスタ３５からのデータ〔＝“０”〕が１ビッ
トのデータとして供給されている。セレクタ３６ａに
は、端子３１ａ、３１ｂを介して供給される被乗数の内
の２ビットのデータと、レジスタ３５からの１ビットの
データ〔＝“０”〕が供給されている。

【００６１】セレクタ３６ｂには、端子３１ｂ、３１ｃ
からの２ビットのデータと、レジスタ３５からの１ビッ
トのデータが供給されている。セレクタ３６ｃには、端
子３１ｃ、３１ｄからの２ビットのデータと、レジスタ
３５からの１ビットのデータが供給されている。

【００６２】セレクタ３６ｄには、端子３１ｄ、３１ｅ
からの２ビットのデータと、レジスタ３５からの１ビッ
トのデータが供給されている。セレクタ３６ｅには、端
子３１ｅ、３１ｆからの２ビットのデータと、レジスタ
３５からの１ビットのデータが供給されている。

【００６３】セレクタ３６ｆには、端子３１ｆ、３１ｇ
からの２ビットのデータと、レジスタ３５からの１ビッ
トのデータが供給されている。セレクタ３６ｇには、端
子３１ｇ、３１ｈからの２ビットのデータと、レジスタ
３５からの１ビットのデータが供給されている。セレク
タ３６ｈでは、端子３１ｈとレジスタ３５から夫々、１
ビットのデータが供給されている。

【００６４】セレクタ３６ｈを除くセレクタ３６ａ〜３
６ｉの夫々では、３入力から１入力が選択され出力され
る。セレクタ３６ａ〜３６ｉに於ける選択は、端子３２
ａ、３２ｂを介して供給される部分積の倍数を表わす信
号に基づいてなされる。また、セレクタ３６ｈでは、２
入力から１入力が選択され出力される。

【００６５】倍数を表わす信号が〔＝０〕である時は、
セレクタ３６ａ〜３６ｉではレジスタ３５からのデータ
〔＝“０”〕が選択され出力される。

【００６６】また、倍数を表わす信号が〔＝１〕である
時は、セレクタ３６ａ〜３６ｈでは、夫々、対応する端
子３６ａ〜３６ｈの入力が選択され出力される。例え
ば、セレクタ３６ａでは端子３１ａの入力が選択され、
セレクタ３６ｂでは端子３１ｂの入力が選択される。以
下、同様にして各セレクタ３６ｃ〜３６ｈでは、端子３
１ｃ〜３１ｈの入力が夫々、選択される。

【００６７】そして、倍数を表わす信号が〔＝２〕であ
る時は、各セレクタ３６ａ〜３６ｇ、セレクタ３６ｉで
は、１ビット下位側の端子３１ａ〜３１ｈから供給され
るデータがシフトされた状態で選択される。例えば、セ
レクタ３６ｉでは端子３１ａからの入力が選択され、セ
レクタ３６ａでは端子３１ｂからの入力が選択される。
以下、同様にして各セレクタ３６ｂ〜３６ｇでは、端子
３１ｃ〜３１ｈの入力が夫々、選択される。

【００６８】セレクタ３６ｉの出力は、ＮＯＴ回路３８
を介してインバータ回路３９ｉに供給される。セレクタ
３６ａ〜３６ｇの出力は、インバータ回路３９ａ〜３９
ｇに供給される。セレクタ３６ｈの出力は、インバータ
回路３９ｈ、３９ｊに供給される。

【００６９】レジスタ３９ｋには、データ〔＝“１”〕
が保持されており、該データは端子４１ｋから取出され
る。

【００７０】インバータ回路３９ａ〜３９ｊの構成が図
４に示されている。図４の構成に於いて、入力が端子６
１ａを介してインバータ６２、セレクタ６３に夫々、供
給される。インバータ６２では、入力が反転されて反転
信号が形成され、該反転信号がセレクタ６３に夫々、供
給される。

【００７１】セレクタ６３では、端子６１ｂから供給さ
れる制御信号(MINUS) に応じて、２入力の内から１つが
選択され、端子６１ｃから取出される。即ち、ＢＥＭ８
〜１１から供給され、極性を表わす信号が負であると
き、セレクタ６３ではインバータ６２によって形成され
た反転信号が選択され、また、上述の信号が正であると
き、セレクタ６３ではインバータ６２を介さない信号が
選択される。これによって、インバータ回路３９ａ〜３
９ｊからの出力が端子４１ａ〜４１ｊから取出される。

【００７２】初期値設定回路２０の説明が図４に於いて
なされている。図４Ａには、初期値設定回路２０のデー
タの入力形態ＴＹIN２０が示されている。初期値設定回
路２０の入力形態ＴＹIN２０では、図示されている桁、
即ち、ビット位置にラウンドビットBPRU０〜BPRU５と補
数処理ビットBPＣ（ｉ）が設定されている。

【００７３】図４Ｂには、初期値設定回路２０のデータ
の出力形態ＴＹOU２０が示されている。この出力形態Ｔ
ＹOU２０は、上述した入力形態ＴＹIN２０がＢＲＡ２１
〜２４の入力形態に適合するように変換されているもの
である。そして、図４Ｃには、ＢＲＡ２１〜２４のデー
タの入力形態ＴＹIN２１〜ＴＹIN２４が示されている。

【００７４】初期値設定回路２０の出力側に於けるデー
タの出力形態ＴＹOU２０は、ラウンドビットBPRU０〜BP
RU５と、補数処理ビットBPＣ（ｉ）の等価的な表現であ
る変換ビットBPＣＶ（ｋ）、BPＣＶ（ｋ＋１）、BPＣＶ
（ｋ＋２）、・・・、BPＣＶ（ｉ−１）とからなる。そ
して、この出力形態ＴＹOU２０は、図４Ｃに示されるＢ
ＲＡ２１〜２４の入力形態ＴＹIN２１〜ＴＹIN２４に等
しくされている。この図４Ｂの例では、変換ビットBPＣ
Ｖ（ｉ−１）が、変換ビットBPＣＶ（ｋ＋７）とされて
いる。

【００７５】上述の図４Ａ、Ｂに於いて、変換ビットBP
ＣＶに付されている（ｋ）〜（ｉ）は、夫々、該当する
ビットの桁、即ち、２^k〜２ⁱを表わしている。従っ
て、一点鎖線ＬCH０に示される補数処理ビットBPＣは
（２ⁱ）の値を有し、一点鎖線ＬCH１に示される変換ビ
ットBPＣＶ（ｋ）〜BPＣＶ（ｉ−１）は（２・２^k＋２
^(k+1)＋２^(k+2)＋２^(k+3)＋・・・・＋２^(i-1)）の
値を有している。

【００７６】従って、図４Ａ、Ｂ及び上述の説明より、
補数処理ビットBPＣの値（２ⁱ）と、変換ビットBPＣＶ
（ｋ）〜BPＣＶ（ｉ−１）の値（２・２^k＋２^(k+1)＋
２^(k+2)＋２^(k+3)＋・・・・＋２^(i-1)）は以下の式
で示されるように等価である。

【００７７】このように、補数処理ビットBPＣ（ｉ）
〔＝（２ⁱ）〕を該補数処理ビットBPＣ（ｉ）と等価な
変換ビットBPＣＶ（ｋ）〜BPＣＶ（ｉ−１）に置き換え
ると共に、該変換ビットBPＣＶ（ｋ）〜BPＣＶ（ｉ−
１）及びラウンドビットBPRU０〜BPRU５を初期値設定回
路２０の出力形態ＴＹOU２０として設定し、該出力形態
ＴＹOU２０をＢＲＡ２１〜２４の入力形態ＴＹIN２１〜
ＴＹIN２４に適合するように構成している。

【００７８】これによって、ＢＲＡ２１に補数処理ビッ
トBPＣ（ｉ）を加算するための構成が不要となる。従っ
て、ＢＲＡ２１〜２４は全て同一構成とすることがで
き、基本的な回路として用いることが可能となる。

【００７９】上述したＢＲＡ２１〜２４の説明及び構成
が図５に示されている。ここでは、例としてＢＲＡ２１
を説明しているが、他のＢＲＡ２２〜２４についても全
く同様である。

【００８０】図５Ａには、ＢＲＡ２１に於けるデータの
入力形態ＴＹIN２１が示されている。この入力形態ＴＹ
IN２１は、前段の回路である初期値設定回路２０の出力
形態ＴＹOU２０に対応するものである。この入力形態Ｔ
ＹIN２１は、ラウンドビットBPRU０〜BPRU５と、変換ビ
ットBPＣＶ（ｋ）、BPＣＶ（ｋ＋１）、BPＣＶ（ｋ＋
２）、・・・、BPＣＶ（ｉ−１）からなる。

【００８１】図５Ｂには、ＰＰＧ１５からＢＲＡ２１に
供給される部分積ＰＰ１５の例が示されている。この部
分積ＰＰ１５は、ビットBP０〜BP７により８ビットの被
乗数が表され、ビットBPＣＣにより２の補数表示形式へ
の変換時に加算されるビット“１”の位置が表わされて
いる。また、この部分積ＰＰ１５は、２の補数処理のた
めに、ＭＳＢ側のビットBP９、BP８が〔（１）（Ｓ
＊）〕とされている。尚、“＊”は、極性を反転させた
状態を表している。

【００８２】図５Ｃには、ＢＲＡ２１の構成が示されて
いる。図５Ｃの構成に於いて、ＢＲＡ２１は、加算器４
５ａ〜４５ｇと、インバータ４６とから構成されてい
る。

【００８３】加算器４５ａ〜４５ｇは全加算器である。
この加算器４５ａ〜４５ｇは、入力形態ＴＹIN２１と部
分積ＰＰ１５とをビット毎に加算して加算出力Sum 及び
桁上げ出力Coを求め、該加算出力Sum 及び桁上げ出力Co
によって、図５Ｄに示される出力形態ＴＹOU２１を構成
するものである。

【００８４】加算器４５ｇでは、入力形態ＴＹIN２０の
変換ビットBPＣＶ（ｋ）と部分積ＰＰ１５のビットBP０
の加算がなされ、加算出力Sum ｇと桁上げ出力Coｇが求
められる。そして、該加算出力Sum ｇは出力形態ＴＹOU
２１の変換ビットBPＣＶ（ｋ）とされ、桁上げ出力Coｇ
は出力形態ＴＹOU２１の変換ビットBPＣＶ（ｋ＋１）と
される。また、部分積ＰＰ１５の補数処理ビットBPＣＣ
が出力形態ＴＹOU２１の変換ビットBPＣＶ（ｋ）とされ
る。

【００８５】加算器４５ｆでは、入力形態ＴＹIN２０の
ラウンドビットBPRU０及び変換ビットBPＣＶ（ｋ＋１）
と、ビットBP１の加算がなされ、加算出力Sum ｆと桁上
げ出力Coｆが求められる。そして、該加算出力Sum ｆは
出力形態ＴＹOU２１のラウンドビットBPRU０とされ、桁
上げ出力Coｆは出力形態ＴＹOU２１の変換ビットBPＣＶ
（ｋ＋２）とされる。

【００８６】加算器４５ｅでは、ラウンドビットBPRU１
及び変換ビットBPＣＶ（ｋ＋２）と、ビットBP２の加算
がなされ、加算出力Sum ｅと桁上げ出力Coｅが求められ
る。そして、該加算出力Sum ｅは出力形態ＴＹOU２１の
ラウンドビットBPRU１とされ、桁上げ出力Coｅは出力形
態ＴＹOU２１の変換ビットBPＣＶ（ｋ＋３）とされる。

【００８７】加算器４５ｄでは、ラウンドビットBPRU２
及び変換ビットBPＣＶ（ｋ＋３）と、ビットBP３の加算
がなされ、加算出力Sum ｄと桁上げ出力Coｄが求められ
る。そして、該加算出力Sum ｄは出力形態ＴＹOU２１の
ラウンドビットBPRU２とされ、桁上げ出力Coｄは出力形
態ＴＹOU２１の変換ビットBPＣＶ（ｋ＋４）とされる。

【００８８】加算器４５ｃでは、ラウンドビットBPRU３
及び変換ビットBPＣＶ（ｋ＋４）と、ビットBP４の加算
がなされ、加算出力Sum ｃと桁上げ出力Coｃが求められ
る。そして、該加算出力Sum ｃは出力形態ＴＹOU２１の
ラウンドビットBPRU３とされ、桁上げ出力Coｃは出力形
態ＴＹOU２１の変換ビットBPＣＶ（ｋ＋５）とされる。

【００８９】加算器４５ｂでは、ラウンドビットBPRU４
及び変換ビットBPＣＶ（ｋ＋５）と、ビットBP５の加算
がなされ、加算出力Sum ｂと桁上げ出力Coｂが求められ
る。そして、該加算出力Sum ｂは出力形態ＴＹOU２１の
ラウンドビットBPRU４とされ、桁上げ出力Coｂは出力形
態ＴＹOU２１の変換ビットBPＣＶ（ｋ＋６）とされる。

【００９０】加算器４５ａでは、ラウンドビットBPRU５
及び変換ビットBPＣＶ（ｋ＋６）と、ビットBP６の加算
がなされ、加算出力Sum ａと桁上げ出力Coａが求められ
る。そして、該加算出力Sum ａは出力形態ＴＹOU２１の
ラウンドビットBPRU５とされ、桁上げ出力Coａは出力形
態ＴＹOU２１の変換ビットBPＣＶ（ｋ＋７）とされる。

【００９１】図５に示されるように、部分積ＰＰ１５の
ビットBP７は、そのまま出力形態ＴＹOU２１の変換ビッ
トBPＣＶ（ｋ＋８）とされ、また、インバータ４６を介
して得られる反転出力が出力形態ＴＹOU２１のビットBP
７とされる。そして、部分積ＰＰ１５の極性を示すビッ
トBP８は、出力形態ＴＹOU２１に於いて、極性を示すビ
ットBP８とされる。更に、“１”の立てられているビッ
トBP９は、出力形態ＴＹOU２１に於いて、“１”の立て
られているビットBP９とされる。

【００９２】図５Ｄ、Ｅ、Ｆに示されるように、出力形
態ＴＹOU２１は、ＣＲＡ４に供給される出力形態ＴＹOU
２１ａと、次段のＢＲＡ２２に供給される出力形態ＴＹ
OU２１ｂとに分割される。

【００９３】出力形態ＴＹOU２１ａは、図５Ｅに示され
るように、変換ビットBPＣＶ（ｋ）、BPＣＶ（ｋ＋
１）、ラウンドビットBPRU０とによって構成されてい
る。また、出力形態ＴＹOU２１ｂは、図５Ｄに示される
ように、変換ビットBPＣＶ（ｋ＋２）〜BPＣＶ（ｋ＋
８）、ラウンドビットBPRU１〜BPRU５、ビットBP７〜BP
９とによって構成されている。

【００９４】ＢＲＡ２１では、出力形態ＴＹOU２１ｂを
次段のＢＲＡ２２のデータの入力形態ＴＹIN２２に適合
させるために、図５Ｄから図５Ｆに示される出力形態の
変換がなされる。即ち、図５Ｆに示されるように、図５
Ｄに示される変換ビットBPＣＶ（ｋ＋２）〜BPＣＶ（ｋ
＋８）が変換ビットBPＣＶ（ｋ）〜BPＣＶ（ｋ＋６）に
変換され、また、図５Ｄに示されるラウンドビットBPRU
１が変換ビットBPＣＶ（ｋ）に変換される。

【００９５】そして、図５Ｄに示されるラウンドビット
BPRU２〜BPRU５及びビットBP７〜BP７がラウンドビット
BPRU０〜BPRU４に変換され、極性を示すビットBP８がビ
ットBP６の位置に変換される。更に、補数処理の為に
“１”の立てられているビットBP９が出力形態ＴＹOU２
１ｂに於けるビットBP７の位置に変換される。

【００９６】このように、この一実施例では、初期値設
定回路２０の入力形態ＴＹIN２０にて規定され２の補数
処理〔符号修正処理〕のために用いられる補数処理ビッ
トBPＣ（ｉ）〔＝（２ⁱ）〕が、該補数処理ビットBPＣ
（ｉ）と等価な変換ビットBPＣＶ（ｋ）〜BPＣＶ（ｉ−
１）に変換される。そして、該変換ビットBPＣＶ（ｋ）
〜BPＣＶ（ｉ−１）とラウンドビットBPRU０〜BPRU５に
よって、ＢＲＡ２１〜２４の入力形態ＴＹIN２１〜２４
と一致する初期値設定回路２０の出力形態ＴＹOU２０が
構成される。更に、ＢＲＡ２１〜２４の入力形態ＴＹIN
２１〜２４及び出力形態ＴＹOU２１〜２４が一致せしめ
られる。

【００９７】従って、ＢＲＡ２１〜２４側にて補数処理
ビットBPＣ（ｉ）を加算する構成を、考慮・設定する必
要がなくなり、ＢＲＡ２１〜２４を全て同一構成とする
ことができる。

【００９８】これにより、組合わせ回路形の乗算回路に
於いて、同一構成のＢＲＡ２１〜２４を基本回路とし、
該基本回路を繰り返し用いて乗算回路を構成することが
でき、回路設計を効率化することが可能となる。また、
ＢＲＡ２１〜２４は、冗長な構成ではないため、最適な
設計が可能となる。

【００９９】図６には、上述の一実施例の変形例が示さ
れている。この変形例では、２次のブースのアルゴリズ
ムを用いて乗算を行なうパイプライン形の乗算回路に、
この発明を適用したものである。

【０１００】この図６に示される変形例が、上述の一実
施例と異なる点は、図６中、例えば、一点鎖線Ｌch５の
位置にパイプラインレジスタを挿入していることであ
る。このパイプラインレジスタの挿入によって、高速化
を図ることが可能となる。

【０１０１】パイプラインレジスタを挿入する位置は、
図６に示される一点鎖線Ｌch５の位置のみに限定される
ものではなく、任意の位置に、また、複数の位置に挿入
することが可能である。尚、その他の構成、作用、効果
等の内容については、前述した一実施例と同様につき、
同一部分を同一符号で示すに止め、重複する説明を省略
する。

【０１０２】図７及び図８には、他の実施例が示されて
いる。以下、図７及び図８を参照して他の実施例につい
て説明する。この他の実施例では、２次のブースのアル
ゴリズムを用いて乗算を行なう時分割回路形の乗算回路
に、この発明を適用したものである。尚、一実施例と同
様の部分については、同一部分を同一符号で示すに止め
重複する説明を省略する。

【０１０３】図７に示される他の実施例が、前述の一実
施例と異なる点は、前述の一実施例に於けるＢＲＡ２１
〜２４の内、ＢＲＡ２１のみを時分割して用いること
で、前述の一実施例と同様の乗算を行っていることであ
る。また、ＢＲＡ２１のみを用いているため、ＢＥＭ、
ＰＰＧ等もＢＲＡ２１に対応するＢＥＭ８、ＰＰＧ１５
のみを用いている。

【０１０４】図７の構成に於いて、レジスタ５に格納さ
れている８ビットの乗数がビットｂ１〜ｂ８としてセレ
クタ５１に供給される。また、レジスタ５２には、デー
タ〔＝“０”〕が保持されており、該データはセレクタ
５１に供給される。そして、レジスタ６に格納されてい
るｎビットの被乗数がＰＰＧ１５に供給される。

【０１０５】セレクタ５１では、タイミングジェネレー
タ５３から供給されるタイミング信号に基づいて、部分
積ＰＰの生成に必要な連続３ビットｂ（ｉ-1) 、ｂ
（ｉ) 、ｂ（ｉ+1) のデータを、８ビットの乗数の内、
ＬＳＢ側からＭＳＢ側にかけて順次、選択して出力す
る。この３ビットのデータはＢＥＭ８に供給される。

【０１０６】ＢＥＭ８では、供給される３ビットのデー
タに基づいて、部分積ＰＰ１５の倍数と符号を規定する
ための信号が形成される。該信号がＰＰＧ１５に供給さ
れる。

【０１０７】ＰＰＧ１５では、上述の部分積ＰＰ１５の
倍数と符号を規定するための信号に基づき、補数処理
〔符号修正処理〕の施された部分積ＰＰ１５が形成され
る。この部分積ＰＰ１５は、ｎビットの被乗数に、先頭
ビットＳｉが補数処理されてなる２ビット〔（１）（Ｓ
ｉ＊）〕と、ビットBPＣＣとが付加されることにより、
（ｎ＋３）ビットで表される。該部分積はＢＲＡ２１に
供給される。

【０１０８】一方、初期値設定回路２０から出力される
初期値を含むデータが、セレクタ５４に供給される。セ
レクタ５４では、タイミングジェネレータ５３から供給
されるタイミング信号に基づいて、初期値設定回路２０
から供給される初期値を含むデータと、レジスタ５５か
らフイードバックされるデータとの切替えがなされる。
このセレクタ５４に於けるデータの選択は、第１回目の
加算では初期値設定回路２０からの初期値を含むデータ
が選択され、第２回目以後の加算ではレジスタ５５から
フイードバックされるデータが選択される。セレクタ５
５にて選択されたデータはＢＲＡ２１に供給される。

【０１０９】ＢＲＡ２１では、ＰＰＧ１５から供給され
る部分積ＰＰ１５と、セレクタ５４から供給されるデー
タとが加算され、加算出力が形成される。該加算出力は
レジスタ５５に供給される。

【０１１０】レジスタ５５では、タイミングジェネレー
タ５３からのクロックCLK に基づいて、ＢＲＡ２１から
供給されるデータが取込まれる。該取込まれてなるデー
タが、ＣＲＡ５６、セレクタ５４にそれぞれ供給され
る。

【０１１１】ＣＲＡ５６では、レジスタ５５から供給さ
れるデータから、図５Ｅに示される出力形態ＴＹOU２１
ａのデータが抽出される。そして、該データがクロック
CLKの各タイミングに於いて加算される。そして、該Ｃ
ＲＡ５６にて桁上げ加算がなされて、加算出力が端子３
から取出される。

【０１１２】図８には、この他の実施例の回路動作のタ
イミングチャートが示されている。以下、図８を参照し
て、時点ｔ０〜ｔ１、ｔ１〜ｔ２、ｔ２〜ｔ３、ｔ３〜
ｔ４の夫々に於けるセレクタ５４、ＢＲＡ２１、レジス
タ５５からなるループの回路動作を中心に説明する。

【０１１３】ＰＰＧ１５では、図８Ｄに示されるよう
に、時点ｔ０〜ｔ１の間、ＢＥＭ８からの信号に基づき
部分積ＰＰ１が形成されてＢＲＡ２１に供給される。セ
レクタ５４では、時点ｔ０〜ｔ１の間、図８Ｅに示され
るように、初期値INITが選択されＢＲＡ２１に供給され
る。

【０１１４】ＢＲＡ２１では、時点ｔ０〜ｔ１の間、部
分積ＰＰ１と初期値INITの加算がなされ、図８Ｆに示さ
れる加算出力〔＝INIT＋ＰＰ１〕が形成される。該加算
出力〔＝INIT＋ＰＰ１〕はレジスタ５５に供給される。

【０１１５】レジスタ５５では、クロックCLK のタイミ
ングに基づいて、上述の加算出力〔＝INIT＋ＰＰ１〕が
取込まれる。加算出力〔＝INIT＋ＰＰ１〕は、セレクタ
５４にフイードバックされると共に、ＣＲＡ５６に供給
される。

【０１１６】ＣＲＡ５６では、供給される加算出力〔＝
INIT＋ＰＰ１〕の内、図５Ｅに示される出力形態ＴＹOU
２１ａのデータのみが保持される。

【０１１７】ＰＰＧ１５では、時点ｔ１〜ｔ２の間、Ｂ
ＥＭ８からの信号に基づいて、部分積ＰＰ２が形成され
ＢＲＡ２１に供給される。セレクタ５４では、時点ｔ１
〜ｔ２の間、レジスタ５５からフイードバックされる加
算出力〔＝INIT＋ＰＰ１〕が選択され、ＢＲＡ２１に供
給される。

【０１１８】ＢＲＡ２１では、時点ｔ１〜ｔ２の間、部
分積ＰＰ２と加算出力〔＝INIT＋ＰＰ１〕との加算がな
され、加算出力〔＝INIT＋ＰＰ１＋ＰＰ２〕が形成され
る。該加算出力はレジスタ５５に供給される。

【０１１９】レジスタ５５では、クロックCLK のタイミ
ングに基づいて、上述の加算出力〔＝INIT＋ＰＰ１＋Ｐ
Ｐ２〕が取込まれる。この加算出力は、セレクタ５４に
フイードバックされると共に、ＣＲＡ５６に供給され
る。ＣＲＡ５６では、加算出力の内、図５Ｅに示される
出力形態ＴＹOU２１ａのデータのみが保持される。

【０１２０】ＰＰＧ１５では、時点ｔ２〜ｔ３の間、Ｂ
ＥＭ８からの信号に基づいて、部分積ＰＰ３が形成され
ＢＲＡ２１に供給される。セレクタ５４では、時点ｔ２
〜ｔ３の間、レジスタ５５からフイードバックされる加
算出力〔＝INIT＋ＰＰ１＋ＰＰ２〕が選択され、ＢＲＡ
２１に供給される。

【０１２１】ＢＲＡ２１では、時点ｔ２〜ｔ３の間、部
分積ＰＰ３と加算出力〔＝INIT＋ＰＰ１＋ＰＰ２〕との
加算がなされ、加算出力〔＝INIT＋ＰＰ１＋ＰＰ２＋Ｐ
Ｐ３〕が形成される。該加算出力はレジスタ５５に供給
される。

【０１２２】レジスタ５５では、クロックCLK のタイミ
ングに基づいて、上述の加算出力〔＝INIT＋ＰＰ１＋Ｐ
Ｐ２＋ＰＰ３〕が取込まれる。この加算出力は、セレク
タ５４にフイードバックされると共に、ＣＲＡ５６に供
給される。ＣＲＡ５６では、加算出力の内、図５Ｅに示
される出力形態ＴＹOU２１ａのデータのみが保持され
る。

【０１２３】ＰＰＧ１５では、時点ｔ３〜ｔ４の間、Ｂ
ＥＭ８からの信号に基づいて、部分積ＰＰ４が形成され
ＢＲＡ２１に供給される。セレクタ５４では、時点ｔ３
〜ｔ４の間、レジスタ５５からフイードバックされてい
る加算出力〔＝INIT＋ＰＰ１＋ＰＰ２＋ＰＰ３〕が選択
され、ＢＲＡ２１に供給される。

【０１２４】ＢＲＡ２１では、時点ｔ３〜ｔ４の間、部
分積ＰＰ４と加算出力〔＝INIT＋ＰＰ１＋ＰＰ２＋ＰＰ
３〕との加算がなされ、加算出力〔＝INIT＋ＰＰ１＋Ｐ
Ｐ２＋ＰＰ３＋ＰＰ４〕が形成される。該加算出力はレ
ジスタ５５に供給される。

【０１２５】レジスタ５５では、クロックCLK のタイミ
ングに基づいて、上述の加算出力〔＝INIT＋ＰＰ１＋Ｐ
Ｐ２＋ＰＰ３＋ＰＰ４〕が取込まれる。この加算出力
は、セレクタ５４にフイードバックされると共に、ＣＲ
Ａ５６に供給される。ＣＲＡ５６では、加算出力の内、
図５Ｅに示される出力形態ＴＹOU２１ａのデータのみ保
持される。

【０１２６】そして、図８Ｇに示される時点ｔ４以後に
於いて、ＣＲＡ５６では桁上げ加算がなされ、図８Ｈに
示される乗算結果〔＝Ｘ・Ｙ〕が形成される。そして、
この乗算結果〔＝Ｘ・Ｙ〕は端子３から取出される。

【０１２７】このように、他の実施例では、セレクタ５
４→ＢＲＡ２１→レジスタ５５→ＣＲＡ５６のループに
加え、レジスタ５５からセレクタ５４へのフイードバッ
クループを合わせて設けているので、ＢＲＡ２１を時分
割して用いることができ、回路設計を効率化できる。

【０１２８】この他の実施例では、対象とする回路が時
分割回路形の乗算回路であることを除いて前述の一実施
例と同一の内容である。対象とする回路が時分割回路形
の乗算回路であること以外の構成、作用、効果等の内容
については、前述した一実施例と同様につき、同一部分
を同一符号で示すに止め重複する説明を省略する。

【０１２９】図９及び図１０には、更に他の実施例が示
されている。以下、図９及び図１０を参照して更に他の
実施例について説明する。この更に他の実施例では、２
次のブースのアルゴリズムを用いて乗算を行なう時分割
回路形の乗算回路に、この発明を適用したものである。
尚、前述の一実施例或いは他の実施例と同様の部分につ
いては、同一部分を同一符号で示すに止め重複する説明
を省略する。

【０１３０】図９に示される更に他の実施例が、他の実
施例と共通する点は、対象とする乗算回路を時分割回路
形の乗算回路としていることであり、また、他の実施例
と異なる点は、フイードバックループを図示の例では２
段にしていることである。

【０１３１】図９の構成に於いて、レジスタ５に格納さ
れている８ビットの乗数がビットｂ１〜ｂ８としてレジ
スタ６２、セレクタ６４に供給される。また、レジスタ
５２には、データ〔＝“０”〕が保持されており、該デ
ータはセレクタ６４に供給される。そして、レジスタ６
に格納されているｎビットの被乗数がレジスタ６３、Ｐ
ＰＧ１５に供給される。

【０１３２】セレクタ６４では、タイミングジェネレー
タ６１から供給されるクロックCLKに基づいて、部分積
ＰＰの生成に必要な連続する３ビットｂ（ｉ-1) 、ｂ
（ｉ)、ｂ（ｉ+1) のデータを、８ビットの乗数の内、
ＬＳＢ側からＭＳＢ側にかけて順次、選択して出力す
る。３ビットのデータは、ＢＥＭ８ａに供給される。

【０１３３】ＢＥＭ８ａでは、供給される３ビットのデ
ータに基づいて、部分積の倍数と符号を規定するための
信号が形成される。該信号がＰＰＧ１５ａに供給され
る。

【０１３４】ＰＰＧ１５ａでは、上述の部分積の倍数と
符号を規定するための信号に基づき、補数処理〔符号修
正処理〕の施された部分積が形成される。該部分積は、
ｎビットの被乗数に、先頭ビットＳｉが補数処理されて
なる２ビット〔（１）（Ｓｉ＊）〕と、ビットBPＣＣと
が付加されることにより、（ｎ＋３）ビットで表され
る。該部分積はＢＲＡ２１ａに供給される。

【０１３５】一方、初期値設定回路２０から出力される
初期値を含むデータが、セレクタ５４ａに供給される。
セレクタ５４ａでは、タイミングジェネレータ６１から
供給されるクロックCLK に基づいて、初期値設定回路２
０から供給される初期値を含むデータと、レジスタ５５
ａからフイードバックされるデータとの切替えがなされ
る。尚、セレクタ５４ａに於けるデータの選択は、他の
実施例に示されるレジスタ５４と同様であり、既に詳述
されているので、重複する説明を省略する。セレクタ５
４ａにて選択されたデータはＢＲＡ２１ａに供給され
る。

【０１３６】ＢＲＡ２１ａでは、ＰＰＧ１５ａから供給
される部分積と、セレクタ５４ａから供給されるデータ
とが加算され、加算出力が形成される。該加算出力はレ
ジスタ５５ａに供給される。また、加算出力の内、図５
に示される出力形態ＴＹOU２１ａのデータのみがレジス
タ６５に取込まれる。

【０１３７】レジスタ６５に保持されたデータは、クロ
ックCLK のタイミングにて、レジスタ６６、７１、７２
に順次、取込まれる。そして、レジスタ７１、７２に保
持されたデータは、クロックCLK のタイミングにて、Ｃ
ＲＡ４に取込まれる。

【０１３８】レジスタ５５ａでは、タイミングジェネレ
ータ５３からのクロックCLK に基づいて、ＢＲＡ２１ａ
から供給されるデータが取込まれると共に、次段のセレ
クタ５４ｂ、初段のセレクタ５４ａにそれぞれ供給され
る。

【０１３９】一方、レジスタ６２に格納されている８ビ
ットの乗数がビットｂ１〜ｂ８としてセレクタ６８に供
給される。また、レジスタ５２には、データ〔＝
“０”〕が保持されており、該データはセレクタ６８に
供給される。そして、レジスタ６３に格納されているｎ
ビットの被乗数がＰＰＧ１５ｂに供給される。

【０１４０】セレクタ６８では、タイミングジェネレー
タ６１から供給されるクロックCLKに基づいて、部分積
ＰＰの生成に必要な連続３ビットｂ（ｉ-1) 、ｂ（ｉ)
、ｂ（ｉ+1) のデータを、８ビットの乗数の内、ＬＳ
Ｂ側からＭＳＢ側にかけて順次、選択して出力する。こ
の３ビットのデータはＢＥＭ８ｂに供給される。

【０１４１】ＢＥＭ８ｂでは、上述の３ビットのデータ
に基づき、ＢＥＭ８ａと同様にして部分積の倍数と符号
を規定するための信号が形成される。該信号がＰＰＧ１
５ｂに供給される。

【０１４２】ＰＰＧ１５ｂでは、上述の部分積の倍数と
符号を規定するための信号に基づき、ＰＰＧ１５ａと同
様にして部分積が形成される。該部分積はＢＲＡ２１ｂ
に供給される。

【０１４３】一方、レジスタ５５ａから出力される値
が、セレクタ５４ｂに供給される。セレクタ５４ｂで
は、タイミングジェネレータ６１から供給されるクロッ
クCLK に基づいて、レジスタ５５ａから供給されるデー
タと、レジスタ５５ｂからフイードバックされるデータ
との切替えがなされる。尚、セレクタ５４ｂに於けるデ
ータの選択は、他の実施例に示されるレジスタ５４と同
様であり、既に詳述されているので、重複する説明を省
略する。セレクタ５４ｂにて選択されたデータはＢＲＡ
２１ｂに供給される。

【０１４４】ＢＲＡ２１ｂでは、ＰＰＧ１５ｂから供給
される部分積と、セレクタ５４ｂから供給されるデータ
とが加算され、加算出力が形成される。該加算出力はレ
ジスタ５５ｂに供給される。また、加算出力の内、図５
に示される出力形態ＴＹOU２１ａのデータのみがレジス
タ６９に取込まれる。

【０１４５】レジスタ６９に保持されているデータは、
クロックCLK のタイミングにて、ＣＲＡ４、次段のレジ
スタ７０に取込まれる。また、レジスタ７０に保持され
たデータは、クロックCLK のタイミングにて、ＣＲＡ４
に取込まれる。

【０１４６】レジスタ５５ｂでは、タイミングジェネレ
ータ６１からのクロックCLK に基づいて、ＢＲＡ２１ｂ
から供給されるデータが取込まれると共に、セレクタ５
４ｂ、ＣＲＡ４にそれぞれ供給される。

【０１４７】ＣＲＡ４では、レジスタ５５ｂ、６９、７
０、７１、７２から供給されるデータが加算される。そ
して、該ＣＲＡ４にて桁上げ加算がなされて、加算出力
が端子３から取出される。

【０１４８】図１０には、この更に他の実施例の回路動
作のタイミングチャートが示されている。以下、図１０
を参照して回路動作の説明を行う。尚、この更に他の実
施例に於けるセレクタ６４、６８、ＢＥＭ８ａ、８ｂ、
ＰＰＧ１５ａ、１５ｂ、ＢＲＡ２１ａ、２１ｂ、セレク
タ５４ａ、５４ｂ、レジスタ５５ａ、５５ｂ等の機能、
構成は、前述した他の実施例に於けるセレクタ５１、Ｂ
ＥＭ８、ＰＰＧ１５、ＢＲＡ２１、セレクタ５４、レジ
スタ５５と同様であるので、重複する説明を省略する。

【０１４９】図１０Ａに示されるように、時点ｔ００〜
ｔ２０の間、レジスタ５から乗数Ｘがセレクタ６４、レ
ジスタ６２に供給される。また、図１０Ｂに示されるよ
うに、時点ｔ００〜ｔ２０の間、レジスタ６から被乗数
ＹがＰＰＧ１５ａ、レジスタ６３に供給される。

【０１５０】ＰＰＧ１５ａでは、図１０Ｃに示されるよ
うに、時点ｔ００〜ｔ１０の間では、部分積ＰＰ１が形
成されてＢＲＡ２１ａに供給される。また、セレクタ５
４ａでは、図１０Ｄに示されるように、時点ｔ００〜ｔ
１０の間、初期値INITが選択される。この初期値INITは
ＢＲＡ２１に供給される。

【０１５１】ＢＲＡ２１では、時点ｔ００〜ｔ１０の
間、部分積ＰＰ１と初期値INITの加算がなされ、加算出
力〔＝INIT＋ＰＰ１〕が形成される。該加算出力〔＝IN
IT＋ＰＰ１〕はレジスタ５５ａに取込まれると共に、セ
レクタ５４ａにフイードバックされる。また、加算出力
の内、図５に示される出力形態ＴＹOU２１ａのデータの
みがレジスタ６５に取込まれる。

【０１５２】ＰＰＧ１５ａでは、時点ｔ１０〜ｔ２０の
間、図１０Ｃに示されるように、該部分積ＰＰ２が形成
されてＢＲＡ２１ａに供給される。また、セレクタ５４
ａでは、時点ｔ１０〜ｔ２０の間、レジスタ５５ａから
フイードバックされている加算出力〔＝INIT＋ＰＰ１〕
が選択され、ＢＲＡ２１ａに供給される。

【０１５３】ＢＲＡ２１ａでは、時点ｔ１０〜ｔ２０の
間、部分積ＰＰ２と加算出力〔＝INIT＋ＰＰ１〕の加算
がなされ、加算出力〔＝INIT＋ＰＰ１＋ＰＰ２〕が形成
される。該加算出力〔＝INIT＋ＰＰ１＋ＰＰ２〕はレジ
スタ５５ａに取込まれると共に、セレクタ５４ａにフイ
ードバックされる。

【０１５４】前述の時点ｔ００〜ｔ１０の間にレジスタ
６５に取込まれた内容がレジスタ６６に取込まれ、ま
た、時点ｔ１０〜ｔ２０に於ける加算出力〔＝INIT＋Ｐ
Ｐ１＋ＰＰ２〕の内、図５に示される出力形態ＴＹOU２
１ａのデータのみがレジスタ６５に取込まれる。

【０１５５】セレクタ５４ｂでは、時点ｔ２０〜ｔ３０
の間、図１０Ｆに示されるように、レジスタ５４ｂから
の加算出力〔＝INIT＋ＰＰ１＋ＰＰ２〕が選択され、Ｂ
ＲＡ２１ｂに供給される。また、ＰＰＧ１５ｂでは、時
点ｔ２０〜ｔ３０の間、図１０Ｅに示されるように部分
積ＰＰ３が形成されてＢＲＡ２１ｂに供給される。

【０１５６】ＢＲＡ２１ｂでは、時点ｔ２０〜ｔ３０の
間、部分積ＰＰ３と加算出力〔＝INIT＋ＰＰ１＋ＰＰ
２〕の加算がなされ、加算出力〔＝INIT＋ＰＰ１＋ＰＰ
２＋ＰＰ３〕が形成される。該加算出力〔＝INIT＋ＰＰ
１＋ＰＰ２＋ＰＰ３〕はレジスタ５５ｂ取込まれると共
に、セレクタ５４ｂにフイードバックされる。また、加
算出力の内、図５に示される出力形態ＴＹOU２１ａに対
応するデータのみがレジスタ６９に供給され取込まれ
る。

【０１５７】ＢＲＡ２１ｂからの加算出力〔＝INIT＋Ｐ
Ｐ１＋ＰＰ２＋ＰＰ３〕が、レジスタ５５ｂ、レジスタ
６９に供給され取込まれるタイミングでは、レジスタ６
６に保持されている内容がレジスタ７１に取込まれると
共に、レジスタ６５に保持されている内容がレジスタ６
６に取込まれる。

【０１５８】セレクタ５４ｂでは、時点ｔ３０〜ｔ４０
の間、レジスタ５４ｂからの加算出力が選択される。

【０１５９】ＰＰＧ１５ｂでは、時点ｔ３０〜ｔ４０の
間、図１０Ｅに示されるように、部分積ＰＰ４が形成さ
れてＢＲＡ２１に供給される。また、セレクタ５４ｂで
は、時点ｔ３０〜ｔ４０の間、レジスタ５４ｂからの加
算出力〔＝INIT＋ＰＰ１＋ＰＰ２＋ＰＰ３〕が選択され
ＢＲＡ２１ｂに供給される。

【０１６０】ＢＲＡ２１ｂでは、時点ｔ３０〜ｔ４０の
間、部分積ＰＰ４と加算出力〔＝INIT＋ＰＰ１＋ＰＰ２
＋ＰＰ３〕の加算がなされ、加算出力〔＝INIT＋ＰＰ１
＋ＰＰ２＋ＰＰ３＋ＰＰ４〕が形成される。該加算出力
はレジスタ５５ｂに供給され取込まれる。

【０１６１】前述の時点ｔ２０〜ｔ３０の間にレジスタ
６９に取込まれた内容がレジスタ７０に取込まれる。ま
た、時点ｔ３０〜ｔ４０に於ける加算出力〔＝INIT＋Ｐ
Ｐ１＋ＰＰ２＋ＰＰ３＋ＰＰ４〕の内、図５に示される
出力形態ＴＹOU２１ａに対応するデータのみがレジスタ
６９に供給され取込まれる。

【０１６２】ＢＲＡ２１ｂからの加算出力〔＝INIT＋Ｐ
Ｐ１＋ＰＰ２＋ＰＰ３＋ＰＰ４〕が、レジスタ５５ｂ、
レジスタ６９に供給され取込まれるタイミングでは、レ
ジスタ７１に保持されている内容がレジスタ７２に取込
まれると共に、レジスタ６６に保持されている内容がレ
ジスタ７１に取込まれる。

【０１６３】ＣＲＡ４では、時点ｔ３０〜ｔ４０の間、
レジスタ５５ｂから供給される加算出力〔＝INIT＋ＰＰ
１＋ＰＰ２＋ＰＰ３＋ＰＰ４〕、レジスタ６９、７０、
７１、７２から供給される内容が取込まれる。そして、
図１０Ｇに示される時点ｔ４０以後に於いて、ＣＲＡ４
では桁上げ加算がなされ、乗数Ｘと被乗数Ｙの乗算結果
〔＝Ｘ・Ｙ〕が形成される。そして、この乗算結果〔＝
Ｘ・Ｙ〕は端子３から取出される。

【０１６４】この更に他の実施例は、他の実施例と同様
の内容であり、同一部分を同一符号で示すに止め、重複
する説明を省略する。

【０１６５】

【発明の効果】この発明にかかる乗算回路によれば、組
合わせ回路形の乗算回路では、同一構成の基本的な回路
を、繰り返し用いることができ、最適且つ効率的な回路
設計を実現することができるという効果がある。

【０１６６】また、時分割回路形の乗算回路では、同一
構成の基本的な回路を、時間軸に於いて繰り返し用いる
ことができ、効率的な回路設計を実現することができる
という効果がある。

【図面の簡単な説明】

【図１】この発明に係る乗算回路の一実施例を示すブロ
ック図である。

【図２】乗算回路に於ける部分積生成回路の構成を示す
ブロック図である。

【図３】部分積生成回路に於けるインバータの構成を示
すブロック図である。

【図４】乗算回路に於ける初期値設定回路を説明する説
明図である。

【図５】乗算回路に於ける冗長２進加算器の構成及び作
用を説明する説明図である。

【図６】この発明に係る一実施例の変形例を示すブロッ
ク図である。

【図７】この発明に係る乗算回路の他の実施例を示すブ
ロック図である。

【図８】他の実施例の動作を説明するタイミングチャー
トである。

【図９】この発明に係る乗算回路の更に他の実施例を示
すブロック図である。

【図１０】更に他の実施例の動作を説明するタイミング
チャートである。

【図１１】２次のブースのアルゴリズムを用いた部分積
加算を説明する説明図である。

【図１２】２次のブースのアルゴリズムに基づく部分積
加算の際になされる符号修正を説明する説明図である。

【図１３】乗算セルの構成を示すブロック図である。

【図１４】従来の乗算回路の構成を示すブロック図であ
る。

【符号の説明】

８、９、１０、１１ブースエンコーダモジュール８ａ、８ｂブースエンコーダモジュール１５、１６、１７、１８部分積生成回路１５ａ、１５ｂ部分積生成回路２０初期値設定回路２１、２２、２３、２４冗長２進加算器２１ａ、２１ｂ冗長２進加算器５４、５４ａ、５４ｂセレクタ５５、５５ａ、５５ｂレジスタＴＹIN２０入力形態ＴＹIN２１、ＴＹIN２２、ＴＹIN２３、ＴＹIN２４入
力形態ＴＹOU２０出力形態ＴＹOU２１、ＴＹOU２２、ＴＹOU２３、ＴＹOU２４出
力形態

Claims

【特許請求の範囲】

【請求項１】ブースのアルゴリズムを用いて部分積を
形成し、該部分積の符号修正処理を行い、上記部分積を
加算して乗数と被乗数の乗算を行う乗算回路に於いて、上記符号修正処理に必要なデータの供給をも行う初期値
設定手段と、上記部分積と、前段の回路から供給されるデータとの加
算を行う加算手段とを少なくとも備え、上記初期値設定手段は、上記符号修正処理に必要なデー
タを、該データと等価で且つ上記加算手段の入力形態の
少なくとも一部に適合させた形態で出力し、上記加算手段は、データの入力形態の少なくとも一部
と、出力形態の少なくとも一部を同一の形態となしたこ
とを特徴とする乗算回路。
【請求項２】請求項１記載の乗算回路に於いて、加算手段を複数接続したことを特徴とする乗算回路。
【請求項３】請求項１記載の乗算回路に於いて、初期値設定手段と加算手段の間に、データ選択手段を配
すると共に、上記加算手段の後段にデータ保持手段を設
け、上記データ保持手段の出力を上記データ選択手段の入力
側にフイードバックさせたことを特徴とする乗算回路。