JP3190826B2 - 積和演算装置 - Google Patents
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Description
【０００１】
【発明の属する技術分野】本発明は積和演算処理装置に
関し、特に符号付きデジタル数の乗算用として一般的に
用いられる積和演算処理装置に関する。
関し、特に符号付きデジタル数の乗算用として一般的に
用いられる積和演算処理装置に関する。
【０００２】
【従来の技術】積和演算は下記の数式で表される。 Ｙ＝Ｃ±（Ａｉ×Ｂｉ）………………………………………………………（１） 式１においてＡｉは乗数、Ｂｉは被乗数、Ｃは被加減算
数、Ｙは積和演算結果をそれぞれ表す。通常、加減算の
どちらか一方を選択する。
数、Ｙは積和演算結果をそれぞれ表す。通常、加減算の
どちらか一方を選択する。
【０００３】従来、上記積和演算を実現するため、乗算
を高速かつ少ない回路規模で行なうためブースコーデン
グを改良した改良ブースコーデングと呼ばれる手法を用
いている。この改良ブースコーデングは高速乗算手法と
して広く知れ渡っており、例えば飯塚肇，電子計算器
２，第３１〜３３頁，コロナ社，（平成２年）に記載さ
れている。改良ブースアルゴリズムでは乗数を偶数番目
の各桁ｉの前後ｉ＋１，ｉ，ｉ−１の３ビットづつに切
分けて３ビットの部分乗数ＰＡｉを求めその値によって
被乗数全体に対するシフト演算を行ない、上記部分乗数
と被乗数全体に対するシフト演算結果との部分積を求
め、部分積を相互に加算することにより乗算結果（Ａｉ
×Ｂｉ）を求める。また、ｉは偶数なので、部分乗数Ｐ
Ａｉの数は乗数Ａｉの桁（ビット）数（または桁数−
１：奇数の場合）の１／２となる。
を高速かつ少ない回路規模で行なうためブースコーデン
グを改良した改良ブースコーデングと呼ばれる手法を用
いている。この改良ブースコーデングは高速乗算手法と
して広く知れ渡っており、例えば飯塚肇，電子計算器
２，第３１〜３３頁，コロナ社，（平成２年）に記載さ
れている。改良ブースアルゴリズムでは乗数を偶数番目
の各桁ｉの前後ｉ＋１，ｉ，ｉ−１の３ビットづつに切
分けて３ビットの部分乗数ＰＡｉを求めその値によって
被乗数全体に対するシフト演算を行ない、上記部分乗数
と被乗数全体に対するシフト演算結果との部分積を求
め、部分積を相互に加算することにより乗算結果（Ａｉ
×Ｂｉ）を求める。また、ｉは偶数なので、部分乗数Ｐ
Ａｉの数は乗数Ａｉの桁（ビット）数（または桁数−
１：奇数の場合）の１／２となる。
【０００４】上記演算を実行する従来の積和演算処理装
置をブロックで示す図３を参照すると、この従来の積和
演算処理装置は、乗数入力端子Ｔ１からの乗数Ａｉおよ
び被乗数入力端子Ｔ２からの被乗数Ｂｉの供給を受け部
分積を生成する部分積生成回路１と、部分積のそれぞれ
の符号ビットＳＢの供給を受けこれら符号の補正項ＣＢ
を生成する補正項生成回路２と、上記部分積を相互に加
算し乗算（Ａｉ×Ｂｉ）を行うとともに被加減算数Ｃを
加算して積和演算結果Ｙを出力する加算器３とを備え
る。
置をブロックで示す図３を参照すると、この従来の積和
演算処理装置は、乗数入力端子Ｔ１からの乗数Ａｉおよ
び被乗数入力端子Ｔ２からの被乗数Ｂｉの供給を受け部
分積を生成する部分積生成回路１と、部分積のそれぞれ
の符号ビットＳＢの供給を受けこれら符号の補正項ＣＢ
を生成する補正項生成回路２と、上記部分積を相互に加
算し乗算（Ａｉ×Ｂｉ）を行うとともに被加減算数Ｃを
加算して積和演算結果Ｙを出力する加算器３とを備え
る。
【０００５】部分積生成回路１の構成をブロックで示す
図４を参照すると、この部分積生成回路１は、乗数Ａｉ
の偶数番目の各桁を中心とする３ビットづつに切分けら
れた部分乗数ＰＡｉと被乗数Ｂｉとの部分積を生成する
とともにこれら部分積の各々の符号ビットＳＢを出力す
る部分乗数ＰＡｉと同数のブースデコーダ１１を備え
る。
図４を参照すると、この部分積生成回路１は、乗数Ａｉ
の偶数番目の各桁を中心とする３ビットづつに切分けら
れた部分乗数ＰＡｉと被乗数Ｂｉとの部分積を生成する
とともにこれら部分積の各々の符号ビットＳＢを出力す
る部分乗数ＰＡｉと同数のブースデコーダ１１を備え
る。
【０００６】次に、図３，図４を参照して、従来の積和
演算装置の動作について説明すると、ここでは、説明の
便宜上、乗数Ａｉと被乗数Ｂｉの各々が２４ビットす
る。したがって、部分乗数ＰＡｉの数は１２であり、ブ
ースデコーダ１１の数は１２個となる。まず、まず部分
積生成回路１は乗数入力端子Ｔ１から入力された乗数Ａ
ｉと被乗数入力端子Ｔ２から入力された被乗数Ｂｉの供
給を受け、乗数Ａｉを偶数番目の各桁を中心とする３ビ
ットづつに切分けて部分乗数ＰＡｉを生成しこの部分乗
数ＰＡｉの各々と被乗数Ｂｉとを１２個のブースデコー
ダ１１の各々に供給し、これら１２個のブースデコーダ
１１を並列に動作させることにより改良ブースコーデン
グによる部分積を一度に生成する。
演算装置の動作について説明すると、ここでは、説明の
便宜上、乗数Ａｉと被乗数Ｂｉの各々が２４ビットす
る。したがって、部分乗数ＰＡｉの数は１２であり、ブ
ースデコーダ１１の数は１２個となる。まず、まず部分
積生成回路１は乗数入力端子Ｔ１から入力された乗数Ａ
ｉと被乗数入力端子Ｔ２から入力された被乗数Ｂｉの供
給を受け、乗数Ａｉを偶数番目の各桁を中心とする３ビ
ットづつに切分けて部分乗数ＰＡｉを生成しこの部分乗
数ＰＡｉの各々と被乗数Ｂｉとを１２個のブースデコー
ダ１１の各々に供給し、これら１２個のブースデコーダ
１１を並列に動作させることにより改良ブースコーデン
グによる部分積を一度に生成する。
【０００７】改良ブースコーデングによる乗算を次式で
示す。
示す。
【０００８】
【０００９】Ｓj は部分積の符号ビットを、Ｐj は部分
積をそれぞれ表す。
積をそれぞれ表す。
【００１０】このとき、次式３は部分積生成回路の出力
の部分積を表す。
の部分積を表す。
【００１１】
【００１２】また、次式４は符号の補正項を表す。
【００１３】
【００１４】式４のｊ＝０〜ｎ／２−１に対応する各項
の和は公知の２の補数の性質を用いて次式５のように変
形できる。
の和は公知の２の補数の性質を用いて次式５のように変
形できる。
【００１５】
【００１６】式５よりＮビット×Ｎビットの乗算におけ
る符号補正項は各部分積の最上位の符号ビットより判断
することができる。補正項生成回路２は部分積のそれぞ
れの符号ビットＳＢにより符号の補正項ＣＢを生成す
る。部分積生成回路１が出力する部分積と、補数生成回
路２が生成する符号の補正値ＣＢと、被加減算数入力端
子Ｔ４から供給される被加減算数Ｃの３種類のデータを
同時に加算し積和演算を行い出力端子Ｔ５に積和演算結
果Ｙを出力する。
る符号補正項は各部分積の最上位の符号ビットより判断
することができる。補正項生成回路２は部分積のそれぞ
れの符号ビットＳＢにより符号の補正項ＣＢを生成す
る。部分積生成回路１が出力する部分積と、補数生成回
路２が生成する符号の補正値ＣＢと、被加減算数入力端
子Ｔ４から供給される被加減算数Ｃの３種類のデータを
同時に加算し積和演算を行い出力端子Ｔ５に積和演算結
果Ｙを出力する。
【００１７】従来の積和演算処理装置では、上記の数式
のままに回路を構成するとき、計算対象のビット数が大
きくなると部分積生成回路の回路規模が大きくなり、ま
た部分積の数も多くなるため、加算器の回路規模も大き
くなることにより、全体の回路規模が大きくなる。
のままに回路を構成するとき、計算対象のビット数が大
きくなると部分積生成回路の回路規模が大きくなり、ま
た部分積の数も多くなるため、加算器の回路規模も大き
くなることにより、全体の回路規模が大きくなる。
【００１８】乗数Ａｉ，被乗数Ｂｉをそれぞれ２４ビッ
トとし、上記の計算式をそのまま単純に回路化した場合
には、回路規模は３１４４０トランジスタとなる。
トとし、上記の計算式をそのまま単純に回路化した場合
には、回路規模は３１４４０トランジスタとなる。
【００１９】
【発明が解決しようとする課題】上述した従来の積和演
算装置は、計算対象のビット数が大きくなると部分積生
成回路の回路規模が大きくなり、また部分積の数も多く
なるため、加算器の回路規模も大きくなることにより、
全体の回路規模が大きくなるという欠点があった。
算装置は、計算対象のビット数が大きくなると部分積生
成回路の回路規模が大きくなり、また部分積の数も多く
なるため、加算器の回路規模も大きくなることにより、
全体の回路規模が大きくなるという欠点があった。
【００２０】本発明の目的は、上記欠点を解消し、計算
対象のビット数が大きくなっても、回路規模の増大を抑
制できる積和演算装置を提供することにある。
対象のビット数が大きくなっても、回路規模の増大を抑
制できる積和演算装置を提供することにある。
【００２１】
【課題を解決するための手段】本発明の積和演算装置
は、各々がＮビットの乗数と被乗数との供給を受けこれ
ら乗数および被乗数の複数の部分積とこれら複数の部分
積の各々の符号ビットとを生成する部分積生成手段と、
前記符号ビットの供給を受け前記乗数および前記被乗数
の演算結果に対する符号補正を行うための符号補正デー
タを生成する補正項生成手段と、部分積と前記符号補正
データと被加減算数との供給を受け加算処理して積和演
算結果を出力する加算手段とを備える積和演算装置にお
いて、前記部分積生成手段が、前記乗数および前記被乗
数のいずれか一方のみを下位のＮ／２ビットの下位デー
タと上位のＮ／２ビットの上位データとに分割し、これ
ら下位データと上位データとの各々を２度にわたり順次
入力してそれぞれ対応する下位部分積および上位部分積
を生成するＮ／２ビット×Ｎビット構成の部分積演算回
路を備え、 前記下位部分積および上位部分積の各々の生
成毎にそれぞれ対応する下位符号補正データおよび上位
符号補正データを生成する前記補正項生成手段と、前記
加算手段で前記下位符号補正データと前記下位部分積と
前記被加減算数とを加算処理して生成した前記下位部分
積対応の下位加算結果を一時保持する２Ｎビット構成の
保持手段とを備え、前記加算手段が、前記保持手段の出
力する前記下位加算結果と、前記上位部分積と前記上位
符号補正データと前記被加減算数とを加算処理して生成
した上位加算結果とをさらに加算処理して前記積和演算
結果を生成することを特徴とするものである。
は、各々がＮビットの乗数と被乗数との供給を受けこれ
ら乗数および被乗数の複数の部分積とこれら複数の部分
積の各々の符号ビットとを生成する部分積生成手段と、
前記符号ビットの供給を受け前記乗数および前記被乗数
の演算結果に対する符号補正を行うための符号補正デー
タを生成する補正項生成手段と、部分積と前記符号補正
データと被加減算数との供給を受け加算処理して積和演
算結果を出力する加算手段とを備える積和演算装置にお
いて、前記部分積生成手段が、前記乗数および前記被乗
数のいずれか一方のみを下位のＮ／２ビットの下位デー
タと上位のＮ／２ビットの上位データとに分割し、これ
ら下位データと上位データとの各々を２度にわたり順次
入力してそれぞれ対応する下位部分積および上位部分積
を生成するＮ／２ビット×Ｎビット構成の部分積演算回
路を備え、 前記下位部分積および上位部分積の各々の生
成毎にそれぞれ対応する下位符号補正データおよび上位
符号補正データを生成する前記補正項生成手段と、前記
加算手段で前記下位符号補正データと前記下位部分積と
前記被加減算数とを加算処理して生成した前記下位部分
積対応の下位加算結果を一時保持する２Ｎビット構成の
保持手段とを備え、前記加算手段が、前記保持手段の出
力する前記下位加算結果と、前記上位部分積と前記上位
符号補正データと前記被加減算数とを加算処理して生成
した上位加算結果とをさらに加算処理して前記積和演算
結果を生成することを特徴とするものである。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
積和演算装置は、説明の便宜上、従来と同様の乗数Ａｉ
と被乗数Ｂｉの各々が２４ビットの場合を示しており、
乗数Ａｉを上位１２ビットのデータ列ＡＵ，下位１２ビ
ットのデータ列ＡＬとの２度に分けて供給を受けてそれ
ぞれに対応する２回の部分積生成を行う部分積生成回路
１Ａと、２回の部分積生成の各回毎に補正項を生成する
補正項生成回路２Ａと、２回の部分積生成の各回毎に加
算処理を行いそれぞれ出力ＳＬ，ＳＯを出力する加算器
３Ａと、１回目の加算器３Ａの出力ＳＬを保持するレジ
スタ４とを備える。
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
積和演算装置は、説明の便宜上、従来と同様の乗数Ａｉ
と被乗数Ｂｉの各々が２４ビットの場合を示しており、
乗数Ａｉを上位１２ビットのデータ列ＡＵ，下位１２ビ
ットのデータ列ＡＬとの２度に分けて供給を受けてそれ
ぞれに対応する２回の部分積生成を行う部分積生成回路
１Ａと、２回の部分積生成の各回毎に補正項を生成する
補正項生成回路２Ａと、２回の部分積生成の各回毎に加
算処理を行いそれぞれ出力ＳＬ，ＳＯを出力する加算器
３Ａと、１回目の加算器３Ａの出力ＳＬを保持するレジ
スタ４とを備える。
【００２３】部分積生成回路１Ａの構成をブロックで示
す図２を参照すると、この部分積生成回路１Ａは、乗数
Ａｉの偶数番目の各桁を中心とする３ビットづつに切分
けられた部分乗数ＰＡｉと被乗数Ｂｉとの部分積を生成
するとともにこれら部分積の各々の符号ビットＳＢを出
力する６個のブースデコーダ１１〜１６を備える。
す図２を参照すると、この部分積生成回路１Ａは、乗数
Ａｉの偶数番目の各桁を中心とする３ビットづつに切分
けられた部分乗数ＰＡｉと被乗数Ｂｉとの部分積を生成
するとともにこれら部分積の各々の符号ビットＳＢを出
力する６個のブースデコーダ１１〜１６を備える。
【００２４】次に、図１および図２を参照して本実施の
形態の動作について説明すると、まず、乗数入力端子Ｔ
１より乗数Ａｉを被乗数入力端子Ｔ２より被乗数Ｂｉを
それぞれ入力する。このとき、入力される乗数Ａｉの２
４ビットのデータ列を半分づつに、すなわち、上位１２
ビットのデータ列上位乗数ＡＵと下位１２ビットのデー
タ列下位乗数ＡＬとに分け、２度に分けて部分積生成回
路１Ａに入力する。
形態の動作について説明すると、まず、乗数入力端子Ｔ
１より乗数Ａｉを被乗数入力端子Ｔ２より被乗数Ｂｉを
それぞれ入力する。このとき、入力される乗数Ａｉの２
４ビットのデータ列を半分づつに、すなわち、上位１２
ビットのデータ列上位乗数ＡＵと下位１２ビットのデー
タ列下位乗数ＡＬとに分け、２度に分けて部分積生成回
路１Ａに入力する。
【００２５】部分積生成回路１Ａは上位，下位各乗数が
１２ビットであるため、部分乗数ＰＡｉの数は６であ
り、対応して６個のブースデコーダ１１〜１６を並列に
動作させて部分積を生成する。１度目の演算で下位乗数
ＡＬと被乗数Ｂｉとの演算を行い、その結果を加算器３
Ａが被加算数入力端子Ｔ４から入力された４８ビットの
被加減算数Ｃの下位２４ビットのデータ列と、補正項生
成回路２Ａにより生成された符号補正項ＣＢとの加算を
行いその結果の演算値ＳＬをレジスタ４に保持するとと
もに演算値ＳＬを出力端子Ｔ５に出力する。
１２ビットであるため、部分乗数ＰＡｉの数は６であ
り、対応して６個のブースデコーダ１１〜１６を並列に
動作させて部分積を生成する。１度目の演算で下位乗数
ＡＬと被乗数Ｂｉとの演算を行い、その結果を加算器３
Ａが被加算数入力端子Ｔ４から入力された４８ビットの
被加減算数Ｃの下位２４ビットのデータ列と、補正項生
成回路２Ａにより生成された符号補正項ＣＢとの加算を
行いその結果の演算値ＳＬをレジスタ４に保持するとと
もに演算値ＳＬを出力端子Ｔ５に出力する。
【００２６】次に、２度目の演算で上位乗数ＡＵと被乗
数Ｂｉとの演算を行い、加算器３Ａがレジスタ４に保持
されている１回目の演算値ＳＬと、補正項生成回路２Ａ
により生成された符号補正項ＣＢと、被加減算数Ｃの上
位２４ビットのデータ列とともに加算を行い、積和演算
の出力Ｙを求める。
数Ｂｉとの演算を行い、加算器３Ａがレジスタ４に保持
されている１回目の演算値ＳＬと、補正項生成回路２Ａ
により生成された符号補正項ＣＢと、被加減算数Ｃの上
位２４ビットのデータ列とともに加算を行い、積和演算
の出力Ｙを求める。
【００２７】加算器３では、上位乗数ＡＵと被乗数Ｂｉ
との乗算結果を上位に１２ビットシフトさせて加算を行
う。また、２回目の演算で加算する符号補正値ＣＢは２
４ビット×２４ビットの演算を行うときに用いられる符
号補正値と同一になるように補正値を修正して加算す
る。これは式５の符号補正項において常に２nを加算す
るためである。すなわち、本実施の形態の場合、上位乗
数ＡＵの加算時には２36（＝２6+12）が余分につねに加
算され、３37（＝２ (n+1)+12 ）が加算されないため、２
４ビット×２４ビットの計算値として正しく計算されな
い。ただし、下位１２ビット×２４ビットの演算時は２
４ビット×２４ビットの演算時と同一符号補正項が得ら
れるためそのまま加算する。
との乗算結果を上位に１２ビットシフトさせて加算を行
う。また、２回目の演算で加算する符号補正値ＣＢは２
４ビット×２４ビットの演算を行うときに用いられる符
号補正値と同一になるように補正値を修正して加算す
る。これは式５の符号補正項において常に２nを加算す
るためである。すなわち、本実施の形態の場合、上位乗
数ＡＵの加算時には２36（＝２6+12）が余分につねに加
算され、３37（＝２ (n+1)+12 ）が加算されないため、２
４ビット×２４ビットの計算値として正しく計算されな
い。ただし、下位１２ビット×２４ビットの演算時は２
４ビット×２４ビットの演算時と同一符号補正項が得ら
れるためそのまま加算する。
【００２８】このように、本実施の形態の積和演算処理
装置は、部分積生成回路の規模が約半分になり一度に計
算を行う部分積の数が半減するため、加算器の規模が従
来の半分程度で済むので、２４ビット×２４ビットの構
成で従来の約３１４４０トランジスタの規模に対し本実
施の形態では約１７２７０トランジスタとなり約４５％
の回路規模縮小になる。
装置は、部分積生成回路の規模が約半分になり一度に計
算を行う部分積の数が半減するため、加算器の規模が従
来の半分程度で済むので、２４ビット×２４ビットの構
成で従来の約３１４４０トランジスタの規模に対し本実
施の形態では約１７２７０トランジスタとなり約４５％
の回路規模縮小になる。
【００２９】また、部分積の加算を２回に分けることに
より演算量が半減し演算スピードが向上するので、動作
周波数が向上する。動作周波数は従来より約３０％の向
上が見込まれる。
より演算量が半減し演算スピードが向上するので、動作
周波数が向上する。動作周波数は従来より約３０％の向
上が見込まれる。
【００３０】
【発明の効果】以上説明したように、本発明の積和演算
装置は、部分積生成手段が、Ｎ／２ビット×Ｎビット構
成の部分積演算回路を備え、Ｎ／２ビットずつの下位デ
ータと上位データとの各々の順次の供給を受けてそれぞ
れ対応の下位部分積および上位部分積を生成し、下位加
算結果を一時保持する２Ｎビット構成の保持手段を備
え、この加算手段が、下位加算結果と上位部分積対応の
上位加算結果とを加算処理して積和演算結果を生成する
ことにより、部分積生成回路の規模が約半分になり一度
に計算を行う部分積の数が半減するため、加算器の規模
が従来の半分程度で済むので、回路規模を約半分に縮小
できるという効果がある。
装置は、部分積生成手段が、Ｎ／２ビット×Ｎビット構
成の部分積演算回路を備え、Ｎ／２ビットずつの下位デ
ータと上位データとの各々の順次の供給を受けてそれぞ
れ対応の下位部分積および上位部分積を生成し、下位加
算結果を一時保持する２Ｎビット構成の保持手段を備
え、この加算手段が、下位加算結果と上位部分積対応の
上位加算結果とを加算処理して積和演算結果を生成する
ことにより、部分積生成回路の規模が約半分になり一度
に計算を行う部分積の数が半減するため、加算器の規模
が従来の半分程度で済むので、回路規模を約半分に縮小
できるという効果がある。
【００３１】また、部分積の加算を２回に分けることに
より演算量が半減し演算スピードが向上するので、動作
周波数が向上するという効果がある。
より演算量が半減し演算スピードが向上するので、動作
周波数が向上するという効果がある。
【図１】本発明の積和演算装置の一実施の形態を示すブ
ロック図である。
ロック図である。
【図２】図１の部分積生成回路の構成を示すブロック図
である。
である。
【図３】従来の積和演算装置の一例を示すブロック図で
ある。
ある。
【図４】図３の部分積生成回路の構成を示すブロック図
である。
である。
１，１Ａ 部分積生成回路 ２，２Ａ 補正項生成回路 ３，３Ａ 加算器 ４ レジスタ １１〜１６ ブースデコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/00 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 各々がＮビットの乗数と被乗数との供給
を受けこれら乗数および被乗数の複数の部分積とこれら
複数の部分積の各々の符号ビットとを生成する部分積生
成手段と、前記符号ビットの供給を受け前記乗数および
前記被乗数の演算結果に対する符号補正を行うための符
号補正データを生成する補正項生成手段と、部分積と前
記符号補正データと被加減算数との供給を受け加算処理
して積和演算結果を出力する加算手段とを備える積和演
算装置において、 前記部分積生成手段が、前記乗数および前記被乗数のい
ずれか一方のみを下位のＮ／２ビットの下位データと上
位のＮ／２ビットの上位データとに分割し、これら下位
データと上位データとの各々を２度にわたり順次入力し
てそれぞれ対応する下位部分積および上位部分積を生成
するＮ／２ビット×Ｎビット構成の部分積演算回路を備
え、前記下位部分積および上位部分積の各々の生成毎にそれ
ぞれ対応する下位符号補正データおよび上位符号補正デ
ータを生成する前記補正項生成手段と、 前記加算手段で前記下位符号補正データと前記下位部分
積と前記被加減算数とを加算処理して生成した前記下位
部分積対応の下位加算結果を一時保持する２Ｎビット構
成の保持手段とを備え、 前記加算手段が、前記保持手段の出力する前記下位加算
結果と、前記上位部分積と前記上位符号補正データと前
記被加減算数とを加算処理して生成した上位加算結果と
をさらに加算処理して前記積和演算結果を生成すること
を特徴とする積和演算装置。 - 【請求項２】 前記部分積生成回路が、前記乗数の各偶
数桁とその前後の桁とからなる複数の部分乗数を生成し
これら複数の部分乗数の各々の値にそれぞれ対応して前
記被乗数全体に対するシフト演算を行ない前記部分乗数
と前記被乗数全体に対するシフト演算結果との部分積を
求め、前記部分積を相互に加算する改良ブースコーデン
グを用いることを特徴とする請求項１記載の積和演算装
置。 - 【請求項３】 前記部分積生成手段が、前記部分積演算
回路として前記乗数の各偶数桁とその前後の桁とからな
る複数の部分乗数を生成しこれら複数の部分乗数の各々
の値にそれぞれ対応して前記被乗数全体に対するシフト
演算を行ない 前記部分乗数と前記被乗数全体に対するシ
フト演算結果との部分積を求め、前記部分積を相互に加
算する改良ブースコーデングを用いるＮ／４個のブース
デコーダを備えることを特徴とする請求項１記載の積和
演算装置。
Priority Applications (4)
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| JP16737996A JP3190826B2 (ja) | 1996-06-27 | 1996-06-27 | 積和演算装置 |
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