JP3482102B2 - 絶対値距離演算回路 - Google Patents
絶対値距離演算回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル装置等
に設けられ、入力データ間の距離を絶対値で高速に求め
る（以下、この距離の絶対値を絶対値距離という）絶対
値距離演算回路に関するものである。
に設けられ、入力データ間の距離を絶対値で高速に求め
る（以下、この距離の絶対値を絶対値距離という）絶対
値距離演算回路に関するものである。
【０００２】
【従来の技術】近年、ディジタル処理を応用した商品
が、次々に商品化されている。これらの商品におけるデ
ィジタル処理では、高速なアルゴリズムを高速な演算器
を用いて実行するので、アナログ処理では不可能であっ
た複雑な処理が可能になっている。このディジタル処理
の重要な応用のひとつに適応制御がある。適応制御は、
ディジタル電話等における処理の根幹をなすものであ
る。一般的な適応制御では、予測値と実測値との差（距
離）を計算し、その差の大小によって対象に対する制御
量を決定している。予測値と実測値との距離を計算する
ときには絶対値距離を求める場合が多く、ＤＳＰ（Digi
tal Signal Processor）等のディジタル処理プロセッサ
では、絶対値距離演算命令を実行する機能を備えてい
る。つまり、絶対値距離演算を実行する絶対値距離演算
回路を内蔵している。図２は、従来の絶対値距離演算回
路の一例を示す構成図である。
が、次々に商品化されている。これらの商品におけるデ
ィジタル処理では、高速なアルゴリズムを高速な演算器
を用いて実行するので、アナログ処理では不可能であっ
た複雑な処理が可能になっている。このディジタル処理
の重要な応用のひとつに適応制御がある。適応制御は、
ディジタル電話等における処理の根幹をなすものであ
る。一般的な適応制御では、予測値と実測値との差（距
離）を計算し、その差の大小によって対象に対する制御
量を決定している。予測値と実測値との距離を計算する
ときには絶対値距離を求める場合が多く、ＤＳＰ（Digi
tal Signal Processor）等のディジタル処理プロセッサ
では、絶対値距離演算命令を実行する機能を備えてい
る。つまり、絶対値距離演算を実行する絶対値距離演算
回路を内蔵している。図２は、従来の絶対値距離演算回
路の一例を示す構成図である。
【０００３】この絶対値距離演算回路は、被減数データ
αと減数データβとを入力してこれらの差の絶対値｜α
−β｜を求める回路であり、データβを入力して該デー
タβの１に対する補数データ *βを生成するインバータ
１と、加算機能を有するＡＬＵ（Arithmetic Logical U
nit)２とを、備えている。インバータ１は、所定のビッ
ト幅のデータβの各ビットの値を反転するものである。
インバータ１の出力側が、ＡＬＵ２の２つ入力ポートの
うち一方の入力ポートに接続されている。ＡＬＵ２の他
方の入力ポートには、データαが入力されるようになっ
ている。ＡＬＵ２にはデータ *β，αの他に、“１”を
示すデータが与えられるようになっている。ＡＬＵ２の
出力側には、２つのデータを選択するセレクタ３と、符
号反転回路４とが設けられている。符号反転回路４の入
力ポートには、ＡＬＵ２の出力データが入力される接続
である。符号反転回路４は、ＡＬＵ２の出力データの各
ビットの値を反転する図示しないインバータと、該イン
バータの出力する各ビットの値を一方の入力端子にそれ
ぞれ入力する図示しない複数の半加算器とで構成されて
いる。これらの半加算器のうちの最下位ビットに対応す
る半加算器には「１」が入力され、他の半加算器には下
位ビット側からのキャリーデータを入力するように連結
されている。セレクタ３には、ＡＬＵ２の出力データと
符号反転回路４の出力データとが入力されると共に、Ａ
ＬＵ２の出力データの最上位ビット（以下、ＭＳＢとい
う）の値が選択信号として入力されている。
αと減数データβとを入力してこれらの差の絶対値｜α
−β｜を求める回路であり、データβを入力して該デー
タβの１に対する補数データ *βを生成するインバータ
１と、加算機能を有するＡＬＵ（Arithmetic Logical U
nit)２とを、備えている。インバータ１は、所定のビッ
ト幅のデータβの各ビットの値を反転するものである。
インバータ１の出力側が、ＡＬＵ２の２つ入力ポートの
うち一方の入力ポートに接続されている。ＡＬＵ２の他
方の入力ポートには、データαが入力されるようになっ
ている。ＡＬＵ２にはデータ *β，αの他に、“１”を
示すデータが与えられるようになっている。ＡＬＵ２の
出力側には、２つのデータを選択するセレクタ３と、符
号反転回路４とが設けられている。符号反転回路４の入
力ポートには、ＡＬＵ２の出力データが入力される接続
である。符号反転回路４は、ＡＬＵ２の出力データの各
ビットの値を反転する図示しないインバータと、該イン
バータの出力する各ビットの値を一方の入力端子にそれ
ぞれ入力する図示しない複数の半加算器とで構成されて
いる。これらの半加算器のうちの最下位ビットに対応す
る半加算器には「１」が入力され、他の半加算器には下
位ビット側からのキャリーデータを入力するように連結
されている。セレクタ３には、ＡＬＵ２の出力データと
符号反転回路４の出力データとが入力されると共に、Ａ
ＬＵ２の出力データの最上位ビット（以下、ＭＳＢとい
う）の値が選択信号として入力されている。
【０００４】従来の絶対値距離演算回路では、ＡＬＵ２
の加算機能を用いてデータ *βとデータαとデータ
「１」とを加算し、α＋ *β＋１を演算する。即ち、
（α−β）が計算される。ＡＬＵ２は、データ（α−
β）が正であるのか負であるのかをＭＳＢで示す。符号
反転回路４は、ＡＬＵ２が計算して出力したデータ（α
−β）の各ビットの値を反転したのち「１」を加算し、
（−（α−β））を計算する。セレクタ３は、ＡＬＵ２
の出力データのＭＳＢに基づき、データ（α−β）また
はデータ（−（α−β））を選択出力する。ＭＳＢが正
を示す“０”のとき、セレクタ３はデータ（α−β）を
選択する。ＭＳＢが負を示す“１”のとき、セレクタ３
は（−（α−β））選択する。これにより、｜α−β｜
が演算される。
の加算機能を用いてデータ *βとデータαとデータ
「１」とを加算し、α＋ *β＋１を演算する。即ち、
（α−β）が計算される。ＡＬＵ２は、データ（α−
β）が正であるのか負であるのかをＭＳＢで示す。符号
反転回路４は、ＡＬＵ２が計算して出力したデータ（α
−β）の各ビットの値を反転したのち「１」を加算し、
（−（α−β））を計算する。セレクタ３は、ＡＬＵ２
の出力データのＭＳＢに基づき、データ（α−β）また
はデータ（−（α−β））を選択出力する。ＭＳＢが正
を示す“０”のとき、セレクタ３はデータ（α−β）を
選択する。ＭＳＢが負を示す“１”のとき、セレクタ３
は（−（α−β））選択する。これにより、｜α−β｜
が演算される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
絶対値距離演算回路では、次の（ａ）〜（ｃ）のような
課題があった。 （ａ） 絶対値でデータαとデータβとの間の距離を求
めるために符号反転回路４が設けられているが、符号反
転回路４は連結された複数の半加算器を持つので、回路
規模が大きくなっていた。 （ｂ） 符号反転回路４は、ＡＬＵ２が絶対値距離の演
算以外の演算を行っているときも動作するので、消費電
力に無駄が多かった。 （ｃ） 絶対値距離｜α−β｜を求める演算において、
解を得るまでにＡＬＵ２の加算演算に加えて符号反転演
算も必要になる。そのため、ＡＬＵ２における加算の高
速化を図っても、符号反転演算回路４によって速度が制
限され、高速演算に向いた絶対値距離演算回路を実現で
きなかった。 これらの（ａ）〜（ｃ）の課題は、絶対値距離演算回路
に符号反転回路を設けたことで発生する。本発明は、符
号反転回路を用いずに絶対値距離演算回路を実現するこ
とを目的とする。
絶対値距離演算回路では、次の（ａ）〜（ｃ）のような
課題があった。 （ａ） 絶対値でデータαとデータβとの間の距離を求
めるために符号反転回路４が設けられているが、符号反
転回路４は連結された複数の半加算器を持つので、回路
規模が大きくなっていた。 （ｂ） 符号反転回路４は、ＡＬＵ２が絶対値距離の演
算以外の演算を行っているときも動作するので、消費電
力に無駄が多かった。 （ｃ） 絶対値距離｜α−β｜を求める演算において、
解を得るまでにＡＬＵ２の加算演算に加えて符号反転演
算も必要になる。そのため、ＡＬＵ２における加算の高
速化を図っても、符号反転演算回路４によって速度が制
限され、高速演算に向いた絶対値距離演算回路を実現で
きなかった。 これらの（ａ）〜（ｃ）の課題は、絶対値距離演算回路
に符号反転回路を設けたことで発生する。本発明は、符
号反転回路を用いずに絶対値距離演算回路を実現するこ
とを目的とする。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、第１のディジタルデ
ータと第２のディジタルデータとの間の絶対値距離を求
める絶対値距離演算回路において、次のような補数生成
回路、加算器、キャリー生成手段、インバータ、及び出
力データ選定回路を備えている。補数生成回路は、第１
のディジタルデータの１の補数を求めるものである。加
算器は、最下位ビット（以下、ＬＳＢという）に“０”
または“１”のキャリーデータを入力して補数生成回路
の出力データと第２のディジタルデータとを加算し、Ｍ
ＳＢに正或は負を“０”または“１”の符号で示す加算
結果を出力する機能を有している。キャリー生成手段
は、ＭＳＢの符号を反転してキャリーデータを生成して
加算器に帰還するものである。インバータは、加算器の
加算結果の各ビットの値を反転するものである。出力デ
ータ選定回路は、符号における初期値と加算器が最初に
行った加算で得られた第１の加算結果中のＭＳＢの符号
とに基づき、加算器の第１の加算結果、該第１の加算結
果に対応したインバータの出力データ、該加算器が新た
なキャリーデータを用いて行った加算で得られた第２の
加算結果、または該第２の加算結果に対応したインバー
タの出力データから距離の絶対値となるデータを選定す
る機能を機能を有している。
に、本発明のうちの第１の発明は、第１のディジタルデ
ータと第２のディジタルデータとの間の絶対値距離を求
める絶対値距離演算回路において、次のような補数生成
回路、加算器、キャリー生成手段、インバータ、及び出
力データ選定回路を備えている。補数生成回路は、第１
のディジタルデータの１の補数を求めるものである。加
算器は、最下位ビット（以下、ＬＳＢという）に“０”
または“１”のキャリーデータを入力して補数生成回路
の出力データと第２のディジタルデータとを加算し、Ｍ
ＳＢに正或は負を“０”または“１”の符号で示す加算
結果を出力する機能を有している。キャリー生成手段
は、ＭＳＢの符号を反転してキャリーデータを生成して
加算器に帰還するものである。インバータは、加算器の
加算結果の各ビットの値を反転するものである。出力デ
ータ選定回路は、符号における初期値と加算器が最初に
行った加算で得られた第１の加算結果中のＭＳＢの符号
とに基づき、加算器の第１の加算結果、該第１の加算結
果に対応したインバータの出力データ、該加算器が新た
なキャリーデータを用いて行った加算で得られた第２の
加算結果、または該第２の加算結果に対応したインバー
タの出力データから距離の絶対値となるデータを選定す
る機能を機能を有している。
【０００７】第２の発明によれば、第１の発明の絶対値
距離演算回路に、次のようなキャリー固定手段を設けて
いる。キャリー固定手段は、第１のディジタルデータと
第２のディジタルデータとを比較し、第１及び第２のデ
ィジタルデータが等しい場合には、キャリー生成手段が
帰還するキャリーデータを“０”または“１”に固定す
るものである。第３の発明は、第１の発明における加算
器を、次のような複数段の加算部で構成すると共に、キ
ャリー固定回路を設けている。複数段の加算部は、各
々、第１のディジタルデータの一部を構成する所定ビッ
ト幅の第１の部分データの１の補数とこの第１の部分デ
ータに対応して第２のディジタルデータの一部を構成す
る所定ビット幅の第２の部分データとを下位ビットに入
力されるキャリーデータが“０”と仮定して加算する第
１の部分加算回路と、第１の部分データの１の補数と第
２の部分データとを下位ビットに入力されるキャリーデ
ータが“１”と仮定して加算する第２の部分加算回路
と、前段側から与えられたキャリーデータが“０”の場
合には第１の部分加算回路の出力データを選択し前段側
からのキャリーデータが“１”の場合には第２の部分加
算回路の出力データを選択する部分セレクタと、その部
分セレクタで選択した側の第１または第２の部分加算回
路の出力するキャリーデータを選択して後段側に出力す
るキャリー選択手段とを有している。
距離演算回路に、次のようなキャリー固定手段を設けて
いる。キャリー固定手段は、第１のディジタルデータと
第２のディジタルデータとを比較し、第１及び第２のデ
ィジタルデータが等しい場合には、キャリー生成手段が
帰還するキャリーデータを“０”または“１”に固定す
るものである。第３の発明は、第１の発明における加算
器を、次のような複数段の加算部で構成すると共に、キ
ャリー固定回路を設けている。複数段の加算部は、各
々、第１のディジタルデータの一部を構成する所定ビッ
ト幅の第１の部分データの１の補数とこの第１の部分デ
ータに対応して第２のディジタルデータの一部を構成す
る所定ビット幅の第２の部分データとを下位ビットに入
力されるキャリーデータが“０”と仮定して加算する第
１の部分加算回路と、第１の部分データの１の補数と第
２の部分データとを下位ビットに入力されるキャリーデ
ータが“１”と仮定して加算する第２の部分加算回路
と、前段側から与えられたキャリーデータが“０”の場
合には第１の部分加算回路の出力データを選択し前段側
からのキャリーデータが“１”の場合には第２の部分加
算回路の出力データを選択する部分セレクタと、その部
分セレクタで選択した側の第１または第２の部分加算回
路の出力するキャリーデータを選択して後段側に出力す
るキャリー選択手段とを有している。
【０００８】キャリー固定回路は、複数段の加算部にお
ける各第１の部分加算回路の出力するキャリーデータが
すべて“０”であり、かつ各第２の部分加算回路の出力
するキャリーデータがすべて“１”の時には、キャリー
生成手段が帰還するキャリーデータを“０”または
“１”に固定するものである。第１〜第３の発明によれ
ば、以上のように絶対値演算回路を構成したので、減数
となる第１のディジタルデータをβ、被減数になる第２
のディジタルデータをαとすると、データβの１の補数
*βが補数生成回路によって求められる。キャリー生成
手段はキャリーデータを生成して加算器に与える。加算
器は、キャリーデータを入力とした加算を行う。最初の
加算器の加算によって得られる第１の加算結果のＭＳＢ
に基づき、キャリー生成手段は新たなキャリーデータを
生成する。また、インバータは第１の加算結果の各ビッ
トの値を反転する。ここで、最初に加算器が行う加算で
は、キャリー生成手段の生成するキャリーデータが不定
なので、キャリーデータｃが“１”または“０”の値を
とる。つまり、加算器が最初に行って得られた第１の加
算結果により、α＋ *β＋１（＝α−β）またはα＋ *
β＋１（＝α−β−１）が求められる。ところで、最終
的に求める絶対値距離｜α−β｜は、（α−β）が正の
値の場合には、該（α−β）が求める演算結果である
が、（α−β）が負の値の場合には、（−（α−β））
である。そこで、新たなキャリーデータを用いた加算器
の加算を行うことで第２の加算結果が得られる。そし
て、インバータを用いて、第２の加算結果の各ビットを
反転する。これら加算器の第１の加算結果、この第１の
加算結果に対応したインバータの出力データ、加算器が
新たなキャリーデータを用いて行った加算で得られた第
２の加算結果、または第２の加算結果に対応したインバ
ータの出力データには、求める絶対値距離｜α−β｜が
含まれる。求める絶対値距離｜α−β｜が出力データ選
定回路によって選定され、出力される。従って、前記課
題を解決できるのである。
ける各第１の部分加算回路の出力するキャリーデータが
すべて“０”であり、かつ各第２の部分加算回路の出力
するキャリーデータがすべて“１”の時には、キャリー
生成手段が帰還するキャリーデータを“０”または
“１”に固定するものである。第１〜第３の発明によれ
ば、以上のように絶対値演算回路を構成したので、減数
となる第１のディジタルデータをβ、被減数になる第２
のディジタルデータをαとすると、データβの１の補数
*βが補数生成回路によって求められる。キャリー生成
手段はキャリーデータを生成して加算器に与える。加算
器は、キャリーデータを入力とした加算を行う。最初の
加算器の加算によって得られる第１の加算結果のＭＳＢ
に基づき、キャリー生成手段は新たなキャリーデータを
生成する。また、インバータは第１の加算結果の各ビッ
トの値を反転する。ここで、最初に加算器が行う加算で
は、キャリー生成手段の生成するキャリーデータが不定
なので、キャリーデータｃが“１”または“０”の値を
とる。つまり、加算器が最初に行って得られた第１の加
算結果により、α＋ *β＋１（＝α−β）またはα＋ *
β＋１（＝α−β−１）が求められる。ところで、最終
的に求める絶対値距離｜α−β｜は、（α−β）が正の
値の場合には、該（α−β）が求める演算結果である
が、（α−β）が負の値の場合には、（−（α−β））
である。そこで、新たなキャリーデータを用いた加算器
の加算を行うことで第２の加算結果が得られる。そし
て、インバータを用いて、第２の加算結果の各ビットを
反転する。これら加算器の第１の加算結果、この第１の
加算結果に対応したインバータの出力データ、加算器が
新たなキャリーデータを用いて行った加算で得られた第
２の加算結果、または第２の加算結果に対応したインバ
ータの出力データには、求める絶対値距離｜α−β｜が
含まれる。求める絶対値距離｜α−β｜が出力データ選
定回路によって選定され、出力される。従って、前記課
題を解決できるのである。
【０００９】
【発明の実施の形態】第１の実施形態
図１は、本発明の第１の実施形態を示す絶対値距離演算
回路の概略の構成図である。この絶対値距離演算回路
は、減数となる第１のディジタルデータβと被減数とな
る第２のディジタルデータαとを入力し、これらの差の
絶対値｜α−β｜を求める回路であり、データβを入力
して１の補数データ *βを生成する補数生成回路である
Ｎビット幅のインバータ１１と、加算器であるＡＬＵ１
２とを、備えている。インバータ１１の出力側が、ＡＬ
Ｕ１２の２つ入力ポートのうち一方の入力ポートに接続
されている。ＡＬＵ１２の他方に入力ポートには、デー
タαが入力されるようになっている。ＡＬＵ１２には、
データ *β，αの他に、キャリー生成手段である１ビッ
ト幅のインバータ１３から出力するキャリーデータｃが
入力される構成になっている。インバータ１３は、ＡＬ
Ｕ１２の出力データのＭＳＢのデータを反転してキャリ
ーデータｃを生成するものである。
回路の概略の構成図である。この絶対値距離演算回路
は、減数となる第１のディジタルデータβと被減数とな
る第２のディジタルデータαとを入力し、これらの差の
絶対値｜α−β｜を求める回路であり、データβを入力
して１の補数データ *βを生成する補数生成回路である
Ｎビット幅のインバータ１１と、加算器であるＡＬＵ１
２とを、備えている。インバータ１１の出力側が、ＡＬ
Ｕ１２の２つ入力ポートのうち一方の入力ポートに接続
されている。ＡＬＵ１２の他方に入力ポートには、デー
タαが入力されるようになっている。ＡＬＵ１２には、
データ *β，αの他に、キャリー生成手段である１ビッ
ト幅のインバータ１３から出力するキャリーデータｃが
入力される構成になっている。インバータ１３は、ＡＬ
Ｕ１２の出力データのＭＳＢのデータを反転してキャリ
ーデータｃを生成するものである。
【００１０】ＡＬＵ１２の出力側には、出力データ選定
回路であるセレクタ１４と、Ｎビット幅のインバータ１
５とが接続されている。インバータ１５のＮビット幅の
入力ポートには、ＡＬＵ１２の出力データが入力される
セレクタ１４は、与えられたデータを一時的に保持する
図示しないレジスタを持ち、アルゴリズムに応じて選択
したデータを絶対値距離として出力するものである。セ
レクタ１４には、ＡＬＵ１２の出力データとインバータ
１５の出力データとが入力され、さらにＡＬＵ１２の出
力データのＭＳＢの値が選択信号として入力される構成
になっている。次に、この第１の実施形態の絶対値距離
演算回路が行う絶対値距離演算の原理を、従来の絶対値
距離演算回路のアルゴリズムと対比させて説明する。
回路であるセレクタ１４と、Ｎビット幅のインバータ１
５とが接続されている。インバータ１５のＮビット幅の
入力ポートには、ＡＬＵ１２の出力データが入力される
セレクタ１４は、与えられたデータを一時的に保持する
図示しないレジスタを持ち、アルゴリズムに応じて選択
したデータを絶対値距離として出力するものである。セ
レクタ１４には、ＡＬＵ１２の出力データとインバータ
１５の出力データとが入力され、さらにＡＬＵ１２の出
力データのＭＳＢの値が選択信号として入力される構成
になっている。次に、この第１の実施形態の絶対値距離
演算回路が行う絶対値距離演算の原理を、従来の絶対値
距離演算回路のアルゴリズムと対比させて説明する。
【００１１】従来の絶対値距離演算回路では、ＡＬＵ２
の加算機能を利用して、次の（１）式の計算を行い。続
いて、符号反転回路４で（２）式の計算を行う。 γ＝α−β＝α＋ *β＋１ ・・・（１） δ＝−γ＝ *γ＋１ ・・・（２） 但し、 *γ；γの１補数 そして、ＡＬＵ２の出力データγの正負に応じて、次の
（３）式または（４）式の値を出力する。 ｜α−β｜＝γ，γ≧０ ・・・（３） ｜α−β｜＝δ，γ＜０ ・・・（４） これに対し、この第１の実施形態の絶対値距離演算回路
では、ＡＬＵ１２の加算機能を使用して、次の（５）式
の計算を行う。 γ＝α＋ *β＋ｃ ・・・（５） 但し、ｃ；ＬＳＢのキャリーデータ そして、ＡＬＵ１２の出力するγの値の正負により、キ
ャリーデータｃ及びＡＬＵ１２の出力データを次の
（６）、（７）式のように変化させる。 ｜α−β｜＝γ；ｃ＝１，γ≧０ ・・・（６） ｜α−β｜＝γ；ｃ＝０，γ＜０ ・・・（７） 次に、図１の絶対値距離演算回路の動作を説明する。
の加算機能を利用して、次の（１）式の計算を行い。続
いて、符号反転回路４で（２）式の計算を行う。 γ＝α−β＝α＋ *β＋１ ・・・（１） δ＝−γ＝ *γ＋１ ・・・（２） 但し、 *γ；γの１補数 そして、ＡＬＵ２の出力データγの正負に応じて、次の
（３）式または（４）式の値を出力する。 ｜α−β｜＝γ，γ≧０ ・・・（３） ｜α−β｜＝δ，γ＜０ ・・・（４） これに対し、この第１の実施形態の絶対値距離演算回路
では、ＡＬＵ１２の加算機能を使用して、次の（５）式
の計算を行う。 γ＝α＋ *β＋ｃ ・・・（５） 但し、ｃ；ＬＳＢのキャリーデータ そして、ＡＬＵ１２の出力するγの値の正負により、キ
ャリーデータｃ及びＡＬＵ１２の出力データを次の
（６）、（７）式のように変化させる。 ｜α−β｜＝γ；ｃ＝１，γ≧０ ・・・（６） ｜α−β｜＝γ；ｃ＝０，γ＜０ ・・・（７） 次に、図１の絶対値距離演算回路の動作を説明する。
【００１２】被減算データαは、ＡＬＵ１２の一方の入
力ポートにパラレルに与えられ、デ被減算データ *β
は、インバータ１１にパラレルに入力される。インバー
タ１１は、減算データβの各ビットの値を反転し、デー
タβの１に対する補数データ *βを求める。この補数デ
ータ *βが、ＡＬＵ１２の他方の入力ポートにパラレル
に入力される。ＡＬＵ１２は、インバータ１３から与え
られたデータをＬＳＢのキャリーデータｃとして、デー
タαとデータ *βとの加算を行う。このとき与えられた
キャリーデータｃの初期値ｃ1 が「０」の場合、ＡＬＵ
１２はγ1 ＝α＋*β＋０の計算を行ったことになる。
また、キャリーデータｃ1 の値が「１」の場合には、Ａ
ＬＵ１２はγ1 ＝α＋ *β＋１の計算を行ったことにな
る。インバータ１３は、最初の加算で得られた第１の加
算結果γ1 におけるＭＳＢの値を反転し、新たなキャリ
ーデータｃ2 を生成してＡＬＵ１２に帰還する。
力ポートにパラレルに与えられ、デ被減算データ *β
は、インバータ１１にパラレルに入力される。インバー
タ１１は、減算データβの各ビットの値を反転し、デー
タβの１に対する補数データ *βを求める。この補数デ
ータ *βが、ＡＬＵ１２の他方の入力ポートにパラレル
に入力される。ＡＬＵ１２は、インバータ１３から与え
られたデータをＬＳＢのキャリーデータｃとして、デー
タαとデータ *βとの加算を行う。このとき与えられた
キャリーデータｃの初期値ｃ1 が「０」の場合、ＡＬＵ
１２はγ1 ＝α＋*β＋０の計算を行ったことになる。
また、キャリーデータｃ1 の値が「１」の場合には、Ａ
ＬＵ１２はγ1 ＝α＋ *β＋１の計算を行ったことにな
る。インバータ１３は、最初の加算で得られた第１の加
算結果γ1 におけるＭＳＢの値を反転し、新たなキャリ
ーデータｃ2 を生成してＡＬＵ１２に帰還する。
【００１３】最終的に求める絶対値距離｜αーβ｜は、
次の（８）式または（９）式である。 ｜α−β｜＝α−β， α−β≧０ ・・・（８） ｜α−β｜＝−（α−β) ， α−β≧０ ・・・（９） そこで、ＡＬＵ１２はインバータ１３から与えられたキ
ャリーデータｃ2 を、ＬＳＢのキャリー入力としてデー
タαとデータβと加算を行う。即ち、ＡＬＵ１２は、γ
2 ＝α＋ *β＋ｃ2 の演算を行う。セレクタ１４は、次
の（１０）式が成立することを利用して、ＡＬＵ１２ま
たはインバータ１５の出力データを選択して出力する。 −Ａ＝ *Ａ＋１ ・・・（１０） 但し、Ａ；任意のディジタルデータ* Ａ；Ａの１の補数 セレクタ１４の選択では、加算結果γ1 のＭＳＢが正数
を示す場合、該ＡＬＵ１２の加算結果γ1 、または新た
なキャリーデータｃ2 に基づいたＡＬＵ１２の加算で得
られた第２の加算結果γ2 のうち、α＋ *β＋１の演算
をおこなった方の加算結果が選択される。加算結果γ1
のＭＳＢが負数を示す場合、セレクタ１４の選択では、
ＡＬＵ１２の最初の加算結果γ1 に対応するインバータ
１５の出力データ、または新たなキャリーデータｃ2 を
用いて加算結果γ2 に対応するインバータ１５の出力デ
ータのうち、α＋ *β＋０の演算結果を反転したことに
なる方の出力データが選択される。これにより、
（８）、（９）式の絶対値距離が求められる。
次の（８）式または（９）式である。 ｜α−β｜＝α−β， α−β≧０ ・・・（８） ｜α−β｜＝−（α−β) ， α−β≧０ ・・・（９） そこで、ＡＬＵ１２はインバータ１３から与えられたキ
ャリーデータｃ2 を、ＬＳＢのキャリー入力としてデー
タαとデータβと加算を行う。即ち、ＡＬＵ１２は、γ
2 ＝α＋ *β＋ｃ2 の演算を行う。セレクタ１４は、次
の（１０）式が成立することを利用して、ＡＬＵ１２ま
たはインバータ１５の出力データを選択して出力する。 −Ａ＝ *Ａ＋１ ・・・（１０） 但し、Ａ；任意のディジタルデータ* Ａ；Ａの１の補数 セレクタ１４の選択では、加算結果γ1 のＭＳＢが正数
を示す場合、該ＡＬＵ１２の加算結果γ1 、または新た
なキャリーデータｃ2 に基づいたＡＬＵ１２の加算で得
られた第２の加算結果γ2 のうち、α＋ *β＋１の演算
をおこなった方の加算結果が選択される。加算結果γ1
のＭＳＢが負数を示す場合、セレクタ１４の選択では、
ＡＬＵ１２の最初の加算結果γ1 に対応するインバータ
１５の出力データ、または新たなキャリーデータｃ2 を
用いて加算結果γ2 に対応するインバータ１５の出力デ
ータのうち、α＋ *β＋０の演算結果を反転したことに
なる方の出力データが選択される。これにより、
（８）、（９）式の絶対値距離が求められる。
【００１４】ここで、図１の絶対値距離演算回路が求め
る絶対値距離が正しいことを、数学的に証明する。な
お、キャリーデータの初期値ｃ1 は不定なので、次の
（ｉ）〜（Vi）のように場合分けして証明する。 （ｉ） α−β＞０、且つｃ1 ＝０のときＡＬＵ１２の
出力データγ1 は、 γ1 ＝α＋ *β＋０＝α−β−１ である。ここで、α−β＞０からα−β−１≧０とな
り、キャリーデータが変化し、ｃ2 ＝１になる。よっ
て、ＡＬＵ１２の出力する加算結果γ2 は、 γ2 ＝α＋ *β＋１＝α−β になり、セレクタ１４がγ2 を選択することで正しい絶
対値距離が出力される。 （ii） α−β＞０、且つｃ1 ＝１のときＡＬＵ１２の
出力データγ1 は、 γ1 ＝α＋ *β＋１＝α−β である。セレクタ１４がこのときのＡＬＵ１２の加算結
果γ1 を選択することで、正しい絶対値距離が出力され
る。 （iii) α−β＝０、且つｃ1 ＝０のときＡＬＵ１２の
出力データγ1 は、 γ1 ＝α＋ *β＋０＝α−β−１ である。ここで、α−β＝０からγ1 ＝−１＜０とな
り、キャリーデータは変化せずにｃ2 ＝１である。よっ
て、ＡＬＵ１３の出力する加算結果γ2 は、 γ2 ＝α＋ *β＋０＝−１ になり、セレクタ１４がこのγ2 に対応するインバータ
１５の出力を選択することで、 ＩＮＶ（−１）＝０ （ＩＮＶは、インバータ１５の反転処理を示す。）の正
しい絶対値距離が出力される。
る絶対値距離が正しいことを、数学的に証明する。な
お、キャリーデータの初期値ｃ1 は不定なので、次の
（ｉ）〜（Vi）のように場合分けして証明する。 （ｉ） α−β＞０、且つｃ1 ＝０のときＡＬＵ１２の
出力データγ1 は、 γ1 ＝α＋ *β＋０＝α−β−１ である。ここで、α−β＞０からα−β−１≧０とな
り、キャリーデータが変化し、ｃ2 ＝１になる。よっ
て、ＡＬＵ１２の出力する加算結果γ2 は、 γ2 ＝α＋ *β＋１＝α−β になり、セレクタ１４がγ2 を選択することで正しい絶
対値距離が出力される。 （ii） α−β＞０、且つｃ1 ＝１のときＡＬＵ１２の
出力データγ1 は、 γ1 ＝α＋ *β＋１＝α−β である。セレクタ１４がこのときのＡＬＵ１２の加算結
果γ1 を選択することで、正しい絶対値距離が出力され
る。 （iii) α−β＝０、且つｃ1 ＝０のときＡＬＵ１２の
出力データγ1 は、 γ1 ＝α＋ *β＋０＝α−β−１ である。ここで、α−β＝０からγ1 ＝−１＜０とな
り、キャリーデータは変化せずにｃ2 ＝１である。よっ
て、ＡＬＵ１３の出力する加算結果γ2 は、 γ2 ＝α＋ *β＋０＝−１ になり、セレクタ１４がこのγ2 に対応するインバータ
１５の出力を選択することで、 ＩＮＶ（−１）＝０ （ＩＮＶは、インバータ１５の反転処理を示す。）の正
しい絶対値距離が出力される。
【００１５】（iv） α−β＝０、且つｃ1 ＝１のとき
ＡＬＵ１２の出力データγ1 は、 γ1 ＝α＋ *β＋１＝α−β である。ここで、α−β＝０からγ1 ＝０となり、キャ
リーデータは変化せずｃ2 ＝１である。このときセレク
タ１４がＡＬＵ１２の加算結果γ1 を選択することで、
正しい絶対値距離が出力される。 （ｖ）α−β＜０、且つｃ1 ＝０のときＡＬＵ１２の出
力データγ1 は、 γ1 ＝α＋ *β＋０＝α−β−１ である。ここで、α−β＜０からγ1 ＜０となり、キャ
リーデータは変化せずにｃ2 ＝０である。このとき、セ
レクタ１４がインバータ１５の出力データを選択するこ
とで、 ＩＮＶ（α−β−１）＝−（α− *β−１）−１＝−
（α−β） の正しい絶対値距離が出力される。 （vi）α−β＜０、且つｃ1 ＝１のときＡＬＵ１２の出
力データγ1 は、 γ1 ＝α＋ *β＋１＝α−β である。ここで、α−β＜０からγ1 ＜０となり、キャ
リーデータが変化してｃ2 ＝０になる。このため、ＡＬ
Ｕ１２の加算結果γ2 は、 γ2 ＝α＋ *β＋０＝α−β−１ となる。ここで、α−β＜０からγ2 ＜０になり、キャ
リーデータが変化しない。よって、ｃ2 ＝０になる。こ
のとき、セレクタ１４がインバータ１５の出力データを
選択することで、 ＩＮＶ（α−β−１）＝−（α− *β−１）−１＝−
（α−β） の正しい絶対値距離が出力される。
ＡＬＵ１２の出力データγ1 は、 γ1 ＝α＋ *β＋１＝α−β である。ここで、α−β＝０からγ1 ＝０となり、キャ
リーデータは変化せずｃ2 ＝１である。このときセレク
タ１４がＡＬＵ１２の加算結果γ1 を選択することで、
正しい絶対値距離が出力される。 （ｖ）α−β＜０、且つｃ1 ＝０のときＡＬＵ１２の出
力データγ1 は、 γ1 ＝α＋ *β＋０＝α−β−１ である。ここで、α−β＜０からγ1 ＜０となり、キャ
リーデータは変化せずにｃ2 ＝０である。このとき、セ
レクタ１４がインバータ１５の出力データを選択するこ
とで、 ＩＮＶ（α−β−１）＝−（α− *β−１）−１＝−
（α−β） の正しい絶対値距離が出力される。 （vi）α−β＜０、且つｃ1 ＝１のときＡＬＵ１２の出
力データγ1 は、 γ1 ＝α＋ *β＋１＝α−β である。ここで、α−β＜０からγ1 ＜０となり、キャ
リーデータが変化してｃ2 ＝０になる。このため、ＡＬ
Ｕ１２の加算結果γ2 は、 γ2 ＝α＋ *β＋０＝α−β−１ となる。ここで、α−β＜０からγ2 ＜０になり、キャ
リーデータが変化しない。よって、ｃ2 ＝０になる。こ
のとき、セレクタ１４がインバータ１５の出力データを
選択することで、 ＩＮＶ（α−β−１）＝−（α− *β−１）−１＝−
（α−β） の正しい絶対値距離が出力される。
【００１６】以上のように、この第１の実施形態の絶対
値距離演算回路では、ＡＬＵ１２に対してキャリーデー
タｃ1 ，ｃ2 を生成して帰還するキャリー生成手段のイ
ンバータ１５と、ＡＬＵ１２の加算結果γ1 ，γ2 の各
ビットの値を反転するインバータ１５とを設け、加算結
果γ1 の正負に応じたキャリーデータｃ2 を用い、ＡＬ
Ｕ１２の加算出力を変化させている。そのため、従来の
ように半加算器を連結した符号反転回路４を用いずに、
絶対値距離を求めることができ、絶対値距離演算回路の
規模を小型化できると共に、無駄な消費電力も抑えるこ
とができる。
値距離演算回路では、ＡＬＵ１２に対してキャリーデー
タｃ1 ，ｃ2 を生成して帰還するキャリー生成手段のイ
ンバータ１５と、ＡＬＵ１２の加算結果γ1 ，γ2 の各
ビットの値を反転するインバータ１５とを設け、加算結
果γ1 の正負に応じたキャリーデータｃ2 を用い、ＡＬ
Ｕ１２の加算出力を変化させている。そのため、従来の
ように半加算器を連結した符号反転回路４を用いずに、
絶対値距離を求めることができ、絶対値距離演算回路の
規模を小型化できると共に、無駄な消費電力も抑えるこ
とができる。
【００１７】第２の実施形態
図３は、本発明の第２の実施形態を示す絶対値距離演算
回路の構成図である。この絶対値距離演算回路は、第１
の実施形態と同様の、データβを入力して該データβの
１に対する補数データ *βを生成する補数生成回路であ
るＮビット幅のインバータ２１と、加算器であるＡＬＵ
２２とを備えている。インバータ２１の出力側が、ＡＬ
Ｕ２２の２つの入力ポートのうち一方の入力ポートに接
続されている。ＡＬＵ２２の他方の入力ポートには、デ
ータαが入力されるようになっている。ＡＬＵ２２に
は、データ *β，αの他に、第１の実施形態とは異なる
キャリー生成手段であるＮＡＮＤゲート２３から出力さ
れるキャリーデータｃが入力されるようになっている。
ＡＬＵ２２の出力側には、出力データ選定回路であるセ
レクタ２４と、Ｎビット幅のインバータ２５とが接続さ
れている。セレクタ２４とインバータ２５とは、第１の
実施形態と同様のものであり、インバータ２５のＮビッ
ト幅の入力ポートには、ＡＬＵ２２の出力データが入力
され、セレクタ２４にはＡＬＵ２２の出力データとイン
バータ２５の出力データが入力される構成になってい
る。このセレクタ２４には、ＡＬＵ２２の出力データの
ＭＳＢの値が選択信号として入力され構成になってい
る。
回路の構成図である。この絶対値距離演算回路は、第１
の実施形態と同様の、データβを入力して該データβの
１に対する補数データ *βを生成する補数生成回路であ
るＮビット幅のインバータ２１と、加算器であるＡＬＵ
２２とを備えている。インバータ２１の出力側が、ＡＬ
Ｕ２２の２つの入力ポートのうち一方の入力ポートに接
続されている。ＡＬＵ２２の他方の入力ポートには、デ
ータαが入力されるようになっている。ＡＬＵ２２に
は、データ *β，αの他に、第１の実施形態とは異なる
キャリー生成手段であるＮＡＮＤゲート２３から出力さ
れるキャリーデータｃが入力されるようになっている。
ＡＬＵ２２の出力側には、出力データ選定回路であるセ
レクタ２４と、Ｎビット幅のインバータ２５とが接続さ
れている。セレクタ２４とインバータ２５とは、第１の
実施形態と同様のものであり、インバータ２５のＮビッ
ト幅の入力ポートには、ＡＬＵ２２の出力データが入力
され、セレクタ２４にはＡＬＵ２２の出力データとイン
バータ２５の出力データが入力される構成になってい
る。このセレクタ２４には、ＡＬＵ２２の出力データの
ＭＳＢの値が選択信号として入力され構成になってい
る。
【００１８】この絶対値距離演算回路には、さらに、キ
ャリー固定手段である比較回路２６が設けられている。
比較回路２６は、データαとデータβの値を監視し、デ
ータαとデータβとが等しいときに“０”を出力し、デ
ータαとデータβとが異なるときに“１”を出力する機
能を有している。比較回路２６の出力端子は、ＮＡＮＤ
ゲート２３の一方の入力端子に接続されている。ＮＡＮ
Ｄゲート２３の他方の入力端子にはＡＬＵ２２のＭＳＢ
が入力される接続になっている。ここで、第１の実施形
態における問題点を説明する。第１の実施形態では、Ａ
ＬＵ１２（２２）のＭＳＢによってキャリーデータｃの
値を変化させている。換言すれば、ＡＬＵ１２（２２）
の加算結果におけるＭＳＢとＬＳＢ側に入力するキャリ
ーデータｃとで帰還ループが構成されている。第１の実
施形態の（ｉ）〜（vi）で証明したように、ＡＬＵ１２
（２２）での加算が瞬時に実行されるならば、加算結果
に影響を与えない。ところが、現実のＡＬＵ１２（２
２）においては、加算の演算時間が必要となり、ＡＬＵ
１２（２２）の演算時間に起因する振動が発生する可能
性がある。振動は（ｉ）〜（vi）のうちの（iii)，（i
v）の状態を遷移することで発生する。振動発生のメカ
ニズムを、時刻Ｔ０（初期状態）〜Ｔ２に分けて説明す
る。
ャリー固定手段である比較回路２６が設けられている。
比較回路２６は、データαとデータβの値を監視し、デ
ータαとデータβとが等しいときに“０”を出力し、デ
ータαとデータβとが異なるときに“１”を出力する機
能を有している。比較回路２６の出力端子は、ＮＡＮＤ
ゲート２３の一方の入力端子に接続されている。ＮＡＮ
Ｄゲート２３の他方の入力端子にはＡＬＵ２２のＭＳＢ
が入力される接続になっている。ここで、第１の実施形
態における問題点を説明する。第１の実施形態では、Ａ
ＬＵ１２（２２）のＭＳＢによってキャリーデータｃの
値を変化させている。換言すれば、ＡＬＵ１２（２２）
の加算結果におけるＭＳＢとＬＳＢ側に入力するキャリ
ーデータｃとで帰還ループが構成されている。第１の実
施形態の（ｉ）〜（vi）で証明したように、ＡＬＵ１２
（２２）での加算が瞬時に実行されるならば、加算結果
に影響を与えない。ところが、現実のＡＬＵ１２（２
２）においては、加算の演算時間が必要となり、ＡＬＵ
１２（２２）の演算時間に起因する振動が発生する可能
性がある。振動は（ｉ）〜（vi）のうちの（iii)，（i
v）の状態を遷移することで発生する。振動発生のメカ
ニズムを、時刻Ｔ０（初期状態）〜Ｔ２に分けて説明す
る。
【００１９】・時刻Ｔ０においてキャリーデータｃが
“０”とすると、ＡＬＵ１２（２２）はα＋ *β＝α−
β−１を計算するが、この計算途中で、ＭＳＢが“０”
になる。即ち、キャリーデータｃが“１”に変化する。 ・時刻Ｔ１において、キャリーデータｃが“１”なの
で、ＡＬＵ１２（２２）がα＋ *β＋１＝α−βを計算
する。この計算の途中でＭＳＢが再び“１”になり、キ
ャリーデータｃが“０”に変化する。 ・時刻Ｔ２において、キャリーデータｃが“０”なの
で、ＡＬＵ１２（２２）はα＋ *β＝α−β−１を計算
するが、この計算途中でＭＳＢが“０”になる。即ち、
キャリーデータｃが“１”に変化する。 このように、α＝βの場合にＡＬＵ１２（２２）の演算
時間に起因した振動が発生する。次に、図３の絶対値距
離演算回路の動作を説明する。
“０”とすると、ＡＬＵ１２（２２）はα＋ *β＝α−
β−１を計算するが、この計算途中で、ＭＳＢが“０”
になる。即ち、キャリーデータｃが“１”に変化する。 ・時刻Ｔ１において、キャリーデータｃが“１”なの
で、ＡＬＵ１２（２２）がα＋ *β＋１＝α−βを計算
する。この計算の途中でＭＳＢが再び“１”になり、キ
ャリーデータｃが“０”に変化する。 ・時刻Ｔ２において、キャリーデータｃが“０”なの
で、ＡＬＵ１２（２２）はα＋ *β＝α−β−１を計算
するが、この計算途中でＭＳＢが“０”になる。即ち、
キャリーデータｃが“１”に変化する。 このように、α＝βの場合にＡＬＵ１２（２２）の演算
時間に起因した振動が発生する。次に、図３の絶対値距
離演算回路の動作を説明する。
【００２０】データαとデータβとが異なる場合には、
比較回路２６が“１”を出力する。比較回路２６が
“１”を出力すると、ＮＡＮＤゲート２３は、ＡＬＵ２
２から与えられたＭＳＢのレベルを反転したキャリーデ
ータｃを生成してＡＬＵ２２に与える。これにより、Ａ
ＬＵ２２、インバータ２５及びセレクタ２４が第１の実
施形態と同様にそれぞれ動作し、正しい絶対値距離を出
力する。データαとデータβとが等しい場合、比較回路
２６が“０”を出力する。そのため、ＮＡＮＤゲート２
３が出力するキャリーｃが“１”に固定される。これに
より、第１の実施形態で発生する可能性があった振動が
防止される。以上のように、この第２の実施形態では、
比較回路２６を設けると共に、第１の実施形態における
インバータ１３をＮＡＮＤゲート２３に置換し、データ
αとデータβとが等しい場合に、キャリーデータｃの値
を固定する構成にしたので、第１の実施形態で発生する
可能性があった振動を防止でき、しかも、正しい絶対値
距離が求められる。
比較回路２６が“１”を出力する。比較回路２６が
“１”を出力すると、ＮＡＮＤゲート２３は、ＡＬＵ２
２から与えられたＭＳＢのレベルを反転したキャリーデ
ータｃを生成してＡＬＵ２２に与える。これにより、Ａ
ＬＵ２２、インバータ２５及びセレクタ２４が第１の実
施形態と同様にそれぞれ動作し、正しい絶対値距離を出
力する。データαとデータβとが等しい場合、比較回路
２６が“０”を出力する。そのため、ＮＡＮＤゲート２
３が出力するキャリーｃが“１”に固定される。これに
より、第１の実施形態で発生する可能性があった振動が
防止される。以上のように、この第２の実施形態では、
比較回路２６を設けると共に、第１の実施形態における
インバータ１３をＮＡＮＤゲート２３に置換し、データ
αとデータβとが等しい場合に、キャリーデータｃの値
を固定する構成にしたので、第１の実施形態で発生する
可能性があった振動を防止でき、しかも、正しい絶対値
距離が求められる。
【００２１】第３の実施形態
図４は、本発明の第３の実施形態を示す絶対値距離演算
回路の構成図である。この絶対値距離演算回路は、例え
ば４０ビット幅のデータαとデータβとの間の絶対値距
離を求める回路であり、補数生成回路である４０ビット
幅のインバータ３１を有するとともに、ＣＳＡ（Carry
Select Adder）を採用した加算器であるＡＬＵ４０と、
このＡＬＵ４０の出力側に設けられた第１の実施形態と
同様のインバータ５１及び出力データ選定回路のセレク
タ５２と、キャリー生成手段となるＮＡＮＤゲート５３
と、キャリー固定回路６０とを備えている。ＡＬＵ４０
は、例えば５段の加算部４１，４２，４３，４４，４５
で構成されている。各加算部４１〜４５は、ＣＳＡ４１
ａ〜４５ａをそれぞれ持つと共に、キャリー選択手段で
あるセレクタ４１ｂ〜４５ｂをそれぞれ有している。
回路の構成図である。この絶対値距離演算回路は、例え
ば４０ビット幅のデータαとデータβとの間の絶対値距
離を求める回路であり、補数生成回路である４０ビット
幅のインバータ３１を有するとともに、ＣＳＡ（Carry
Select Adder）を採用した加算器であるＡＬＵ４０と、
このＡＬＵ４０の出力側に設けられた第１の実施形態と
同様のインバータ５１及び出力データ選定回路のセレク
タ５２と、キャリー生成手段となるＮＡＮＤゲート５３
と、キャリー固定回路６０とを備えている。ＡＬＵ４０
は、例えば５段の加算部４１，４２，４３，４４，４５
で構成されている。各加算部４１〜４５は、ＣＳＡ４１
ａ〜４５ａをそれぞれ持つと共に、キャリー選択手段で
あるセレクタ４１ｂ〜４５ｂをそれぞれ有している。
【００２２】加算部４１はＣＳＡ４１ａによって６ビッ
ト幅の加算を行うものであり、インバータ３１で生成さ
れた補数データ *βのうちの０ビットから５ビット目ま
でと、データαの０ビットから５ビット目までとを入力
する構成になっている。加算部４２はＣＳＡ４２ａによ
って７ビット幅の加算を行うものであり、補数データ*
βのうちの６ビットから１２ビット目までと、データα
の６ビットから１２ビット目までとを入力する構成にな
っている。加算部４３はＣＳＡ４３ａによって８ビット
幅の加算を行うものであり、補数データ *βのうちの１
３ビットから２０ビット目までと、データαの１３ビッ
トから２０ビット目までとを入力する構成になってい
る。加算部４４はＣＳＡ４４ａによって９ビット幅の加
算を行うものであり、補数データ *βのうちの２１ビッ
トから２９ビット目までと、データαの２１ビットから
２９ビット目までとを入力する構成になっている。加算
部４５はＣＳＡ４５ａによって１０ビット幅の加算を行
うものであり、補数データ *βのうちの３０ビットから
３９ビット目までと、データαの３０ビットから３９ビ
ット目までとを入力する構成になっている。
ト幅の加算を行うものであり、インバータ３１で生成さ
れた補数データ *βのうちの０ビットから５ビット目ま
でと、データαの０ビットから５ビット目までとを入力
する構成になっている。加算部４２はＣＳＡ４２ａによ
って７ビット幅の加算を行うものであり、補数データ*
βのうちの６ビットから１２ビット目までと、データα
の６ビットから１２ビット目までとを入力する構成にな
っている。加算部４３はＣＳＡ４３ａによって８ビット
幅の加算を行うものであり、補数データ *βのうちの１
３ビットから２０ビット目までと、データαの１３ビッ
トから２０ビット目までとを入力する構成になってい
る。加算部４４はＣＳＡ４４ａによって９ビット幅の加
算を行うものであり、補数データ *βのうちの２１ビッ
トから２９ビット目までと、データαの２１ビットから
２９ビット目までとを入力する構成になっている。加算
部４５はＣＳＡ４５ａによって１０ビット幅の加算を行
うものであり、補数データ *βのうちの３０ビットから
３９ビット目までと、データαの３０ビットから３９ビ
ット目までとを入力する構成になっている。
【００２３】加算部４１のＬＳＢにＮＡＮＤゲート５３
の出力するキャリーデータｃが入力されるようになって
いる。各加算部４１〜４５は、加算結果をセレクタ５２
及びインバータ５１に出力すると共に、それぞれ確定し
たキャリーデータをセレクタ４１ｂ〜４５ｂから上位側
に送出するようになっている。そして、加算部４５の出
力する加算結果のＭＳＢが、ＮＡＮＤゲート５３の一方
の入力端子に与えられる接続になっている。図５は、図
４中の各ＣＳＡ４１ａ〜４５ａの概要を示す構成図であ
る。各ＣＳＡ４１ａ〜４５ａは、前段からのキャリーデ
ータが“０”であると仮定し、２つの入力データの加算
を先に行う第１の部分加算回路４６と、前段からのキャ
リーデータが“１”であると仮定し、２つの入力データ
の加算を先に行う第２の部分加算回路４７と、該部分加
算回路４６，４７の計算結果を選択する部分セレクタ４
８とを備えている。そして、各部分加算回路４６，４７
は、自体で発生するキャリーデータをセレクタ４１ｂ〜
４５ｂにそれぞれ出力する構成になっている。部分セレ
クタ４８は、前段から与えられたキャリーデータが
“０”のときには、加算回路４６の加算結果を選択し、
該キャリーデータが“１”のときには加算回路４７の加
算結果を選択する機能を有している。このように構成す
ることで、実質のキャリー伝搬時間が、セレクタ４１ｂ
〜４５ｂの遅延時間に等しくなり、高速に演算結果を出
力できる。
の出力するキャリーデータｃが入力されるようになって
いる。各加算部４１〜４５は、加算結果をセレクタ５２
及びインバータ５１に出力すると共に、それぞれ確定し
たキャリーデータをセレクタ４１ｂ〜４５ｂから上位側
に送出するようになっている。そして、加算部４５の出
力する加算結果のＭＳＢが、ＮＡＮＤゲート５３の一方
の入力端子に与えられる接続になっている。図５は、図
４中の各ＣＳＡ４１ａ〜４５ａの概要を示す構成図であ
る。各ＣＳＡ４１ａ〜４５ａは、前段からのキャリーデ
ータが“０”であると仮定し、２つの入力データの加算
を先に行う第１の部分加算回路４６と、前段からのキャ
リーデータが“１”であると仮定し、２つの入力データ
の加算を先に行う第２の部分加算回路４７と、該部分加
算回路４６，４７の計算結果を選択する部分セレクタ４
８とを備えている。そして、各部分加算回路４６，４７
は、自体で発生するキャリーデータをセレクタ４１ｂ〜
４５ｂにそれぞれ出力する構成になっている。部分セレ
クタ４８は、前段から与えられたキャリーデータが
“０”のときには、加算回路４６の加算結果を選択し、
該キャリーデータが“１”のときには加算回路４７の加
算結果を選択する機能を有している。このように構成す
ることで、実質のキャリー伝搬時間が、セレクタ４１ｂ
〜４５ｂの遅延時間に等しくなり、高速に演算結果を出
力できる。
【００２４】図４のキャリー固定回路６０は、各ＣＳＡ
４１ａ〜４５ｂ中の加算回路４６が出力するキャリーデ
ータをそれぞれ反転する５個のインバータ６１，６２，
６３，６４，６５と、２個の４入力ＡＮＤゲート６６，
６７と、１個の４入力ＮＡＮＤゲート６８とを、備えて
いる。ＡＮＤゲート６６の４個の入力端子には、インバ
ータ６４，６５の出力データと、各ＣＳＡ４４ａ，ＣＳ
Ａ４５ａ中の部分加算回路４７の出力するキャリーデー
タがそれぞれ入力される接続になっている。ＡＮＤゲー
ト６７の４個の入力端子には、インバータ６２，６３の
出力データと、各ＣＳＡ４２ａ，４３ａ中の部分加算回
路４７の出力するキャリーデータが入力される接続にな
っている。ＮＡＮＤゲート６８の４個の入力端子には、
ＡＮＤゲート６６，６７の出力データと、インバータ６
１の出力データと、ＣＳＡ４１中の部分加算回路４７の
出力するキャリーデータとが入力されるようになってい
る。ＮＡＮＤゲート６８の出力端子が、ＮＡＮＤゲート
５３の他方の入力端子に接続されている。
４１ａ〜４５ｂ中の加算回路４６が出力するキャリーデ
ータをそれぞれ反転する５個のインバータ６１，６２，
６３，６４，６５と、２個の４入力ＡＮＤゲート６６，
６７と、１個の４入力ＮＡＮＤゲート６８とを、備えて
いる。ＡＮＤゲート６６の４個の入力端子には、インバ
ータ６４，６５の出力データと、各ＣＳＡ４４ａ，ＣＳ
Ａ４５ａ中の部分加算回路４７の出力するキャリーデー
タがそれぞれ入力される接続になっている。ＡＮＤゲー
ト６７の４個の入力端子には、インバータ６２，６３の
出力データと、各ＣＳＡ４２ａ，４３ａ中の部分加算回
路４７の出力するキャリーデータが入力される接続にな
っている。ＮＡＮＤゲート６８の４個の入力端子には、
ＡＮＤゲート６６，６７の出力データと、インバータ６
１の出力データと、ＣＳＡ４１中の部分加算回路４７の
出力するキャリーデータとが入力されるようになってい
る。ＮＡＮＤゲート６８の出力端子が、ＮＡＮＤゲート
５３の他方の入力端子に接続されている。
【００２５】次に、図４の絶対値距離演算回路の動作を
説明する。データαは分割されて各ＣＳＡ４１ａ〜４５
中の加算回路４６及び加算回路４７に与えられ、データ
βの１の補数がインバータ３１によって求められ、補数
データ *βが分割されて各ＣＳＡ４１ａ〜４５中の部分
加算回路４６及び部分加算回路４７に与えられる。各Ｃ
ＳＡ４１ａ〜４５中の部分加算回路４６，４７は、前段
から確定したキャリーデータの入力をする前に、先に、
与えられたデータの加算を行う。ここで、４０ビット幅
のデータαと４０ビット幅のデータβとが等しい場合を
考える。データαとデータβとが等しい場合には、各Ｃ
ＳＡ４１ａ〜４５中の部分加算回路４６の出力するキャ
リーデータがすべて“０”であり、且つ各ＣＳＡ４１ａ
〜４５中の加算回路４７の出力するキャリーデータがす
べて“１”になる。そのため、各ＡＮＤゲート６６，６
７の出力データはそれぞれ“１”になり、ＮＡＮＤゲー
ト６８の出力データは“０”に固定される。即ち、ＮＡ
ＮＤゲート５３からＡＬＵ４０のＬＳＢに与えられるキ
ャリーデータｃは、“１”に固定される。このように、
キャリーデータｃが固定されることにより、第２の実施
形態で説明した振動が防止される。
説明する。データαは分割されて各ＣＳＡ４１ａ〜４５
中の加算回路４６及び加算回路４７に与えられ、データ
βの１の補数がインバータ３１によって求められ、補数
データ *βが分割されて各ＣＳＡ４１ａ〜４５中の部分
加算回路４６及び部分加算回路４７に与えられる。各Ｃ
ＳＡ４１ａ〜４５中の部分加算回路４６，４７は、前段
から確定したキャリーデータの入力をする前に、先に、
与えられたデータの加算を行う。ここで、４０ビット幅
のデータαと４０ビット幅のデータβとが等しい場合を
考える。データαとデータβとが等しい場合には、各Ｃ
ＳＡ４１ａ〜４５中の部分加算回路４６の出力するキャ
リーデータがすべて“０”であり、且つ各ＣＳＡ４１ａ
〜４５中の加算回路４７の出力するキャリーデータがす
べて“１”になる。そのため、各ＡＮＤゲート６６，６
７の出力データはそれぞれ“１”になり、ＮＡＮＤゲー
ト６８の出力データは“０”に固定される。即ち、ＮＡ
ＮＤゲート５３からＡＬＵ４０のＬＳＢに与えられるキ
ャリーデータｃは、“１”に固定される。このように、
キャリーデータｃが固定されることにより、第２の実施
形態で説明した振動が防止される。
【００２６】データαとデータβとが異なる場合には、
各ＣＳＡ４１ａ〜４５中の部分加算回路４６の出力する
キャリーデータがすべて“０”、且つ各ＣＳＡ４１ａ〜
４５中の加算回路４７の出力するキャリーデータがすべ
て“１”という条件が成り立たない。そのため、ＮＡＮ
Ｄゲート６８の出力データは“１”になり、ＮＡＮＤゲ
ート５３がＣＳＡ４５ａの加算結果のＭＳＢを反転した
キャリーデータｃを生成してＣＳＡ４１ａのＬＳＢに与
える。加算部４１では、キャリーデータｃに基づき、Ｃ
ＳＡ４１ａ中の部分加算回路４６，４７の加算結果を選
択すると共に、セレクタ４１ｂで確定したキャリーデー
タを選択して上位側の加算部４２に出力する。つまり、
キャリーデータｃが“０”の場合には、部分セレクタ４
８が部分加算回路４６の加算結果を選択し、セレクタ４
１ｂが部分加算回路４６から出力されたキャリーデータ
を選択する。キャリーデータｃが“１”の場合には、部
分セレクタ４８が部分加算回路４７の加算結果を選択
し、セレクタ４１ｂが部分加算回路４７から出力された
キャリーデータを選択する。各加算部４２〜４５では、
下位側の加算部４１〜４４から与えられたキャリーデー
タに基づき、加算部４１における選択と同様の選択を行
う。各加算部４１〜４５から出力された加算結果は、４
０ビット幅の加算結果としてインバータ５１及びセレク
タ５２に与えられる。セレクタ５２は、第１の実施形態
と同様の選択を行うことで、データαとデータβの間の
正しい絶対値距離を出力する。
各ＣＳＡ４１ａ〜４５中の部分加算回路４６の出力する
キャリーデータがすべて“０”、且つ各ＣＳＡ４１ａ〜
４５中の加算回路４７の出力するキャリーデータがすべ
て“１”という条件が成り立たない。そのため、ＮＡＮ
Ｄゲート６８の出力データは“１”になり、ＮＡＮＤゲ
ート５３がＣＳＡ４５ａの加算結果のＭＳＢを反転した
キャリーデータｃを生成してＣＳＡ４１ａのＬＳＢに与
える。加算部４１では、キャリーデータｃに基づき、Ｃ
ＳＡ４１ａ中の部分加算回路４６，４７の加算結果を選
択すると共に、セレクタ４１ｂで確定したキャリーデー
タを選択して上位側の加算部４２に出力する。つまり、
キャリーデータｃが“０”の場合には、部分セレクタ４
８が部分加算回路４６の加算結果を選択し、セレクタ４
１ｂが部分加算回路４６から出力されたキャリーデータ
を選択する。キャリーデータｃが“１”の場合には、部
分セレクタ４８が部分加算回路４７の加算結果を選択
し、セレクタ４１ｂが部分加算回路４７から出力された
キャリーデータを選択する。各加算部４２〜４５では、
下位側の加算部４１〜４４から与えられたキャリーデー
タに基づき、加算部４１における選択と同様の選択を行
う。各加算部４１〜４５から出力された加算結果は、４
０ビット幅の加算結果としてインバータ５１及びセレク
タ５２に与えられる。セレクタ５２は、第１の実施形態
と同様の選択を行うことで、データαとデータβの間の
正しい絶対値距離を出力する。
【００２７】以上のように、この第３の実施形態では、
ＡＬＵ４０をＣＳＡ４１ａ〜４５ａを用いて構成すると
共にキャリー固定回路６０を設け、第１の実施形態と同
様にセレクタ５２の選択で絶対値距離を出力するように
したので、振動を防止しつつ、高速に正しい絶対値距離
を求めることができる。また、ＡＬＵ４０での処理を高
速化するためにＣＳＡを採用することは一般的であり、
回路の増加はない。そのため、半加算器で構成した符号
反転回路を用いずに、絶対値距離演算回路を真実現でき
るので、回路規模を小さくできると共に無駄な消費電力
を抑制できる。なお、本発明は、上記実施形態に限定さ
れず種々の変形が可能である。例えば、第２の実施形態
では比較回路２６とＮＡＮＤゲート２３を設け、データ
αとデータβとが等しい場合に、キャリーデータを
“１”に固定するようにしているが、“０”に固定する
構成にしても振動の発生を防止できる。また、第３の実
施形態では、キャリー固定回路６０とＮＡＮＤゲート５
３とを設け、データαとデータβとが等しい場合に、キ
ャリーデータを“１”に固定するようにしているが、
“０”に固定する構成にしても振動の発生を防止でき
る。
ＡＬＵ４０をＣＳＡ４１ａ〜４５ａを用いて構成すると
共にキャリー固定回路６０を設け、第１の実施形態と同
様にセレクタ５２の選択で絶対値距離を出力するように
したので、振動を防止しつつ、高速に正しい絶対値距離
を求めることができる。また、ＡＬＵ４０での処理を高
速化するためにＣＳＡを採用することは一般的であり、
回路の増加はない。そのため、半加算器で構成した符号
反転回路を用いずに、絶対値距離演算回路を真実現でき
るので、回路規模を小さくできると共に無駄な消費電力
を抑制できる。なお、本発明は、上記実施形態に限定さ
れず種々の変形が可能である。例えば、第２の実施形態
では比較回路２６とＮＡＮＤゲート２３を設け、データ
αとデータβとが等しい場合に、キャリーデータを
“１”に固定するようにしているが、“０”に固定する
構成にしても振動の発生を防止できる。また、第３の実
施形態では、キャリー固定回路６０とＮＡＮＤゲート５
３とを設け、データαとデータβとが等しい場合に、キ
ャリーデータを“１”に固定するようにしているが、
“０”に固定する構成にしても振動の発生を防止でき
る。
【００２８】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、第１のディジタルデータの１の補数を
求める補数生成回路と、“０”または“１”のキャリー
データを入力とした加算を行う加算器と、加算器の出力
するデータのＭＳＢからキャリーデータを生成して帰還
するキャリー生成手段と、加算器の加算結果の各ビット
の値を反転するインバータと、そのＭＳＢの初期値と加
算器が最初に行った加算で得られた第１の加算結果中の
符号とに基づき、絶対値距離を選択して出力する出力デ
ータ選定回路とを設けたので、従来のように半加算器で
構成された符号反転回路を用いずに正しい絶対値距離を
演算でき、回路規模を小型化できると共に、消費電力の
無駄を抑制できる。
の発明によれば、第１のディジタルデータの１の補数を
求める補数生成回路と、“０”または“１”のキャリー
データを入力とした加算を行う加算器と、加算器の出力
するデータのＭＳＢからキャリーデータを生成して帰還
するキャリー生成手段と、加算器の加算結果の各ビット
の値を反転するインバータと、そのＭＳＢの初期値と加
算器が最初に行った加算で得られた第１の加算結果中の
符号とに基づき、絶対値距離を選択して出力する出力デ
ータ選定回路とを設けたので、従来のように半加算器で
構成された符号反転回路を用いずに正しい絶対値距離を
演算でき、回路規模を小型化できると共に、消費電力の
無駄を抑制できる。
【図１】本発明の第１の実施形態を示す絶対値距離演算
回路の概略の構成図である。
回路の概略の構成図である。
【図２】従来の絶対値距離演算回路の一例を示す構成図
である。
である。
【図３】本発明の第２の実施形態を示す絶対値距離演算
回路の構成図である。
回路の構成図である。
【図４】本発明の第３の実施形態を示す絶対値距離演算
回路の構成図である。
回路の構成図である。
【図５】図４中の各ＣＳＡ４１ａ〜４５ａの概要を示す
構成図である。
構成図である。
１１，２１，３１ インバータ（補
数生成回路） １２，２２，４０ ＡＬＵ（加算
器） １３ インバータ（キ
ャリー生成手段） １４，２４，５２ セレクタ（出力
データ選定回路） １５，２５，５１ インバータ ２３，５３ ＮＡＮＤゲート
（キャリー生成手段） ２６ 比較回路（キャ
リー固定手段） ４１〜４５ 加算部 ４１ａ〜４５ａ ＣＳＡ ４１ｂ〜４５ｂ セレクタ（キャ
リー選択手段） ４６，４７ 第１及び第２の
部分加算回路 ４８ 部分セレクタ ６０ キャリー固定回
路
数生成回路） １２，２２，４０ ＡＬＵ（加算
器） １３ インバータ（キ
ャリー生成手段） １４，２４，５２ セレクタ（出力
データ選定回路） １５，２５，５１ インバータ ２３，５３ ＮＡＮＤゲート
（キャリー生成手段） ２６ 比較回路（キャ
リー固定手段） ４１〜４５ 加算部 ４１ａ〜４５ａ ＣＳＡ ４１ｂ〜４５ｂ セレクタ（キャ
リー選択手段） ４６，４７ 第１及び第２の
部分加算回路 ４８ 部分セレクタ ６０ キャリー固定回
路
Claims (3)
- 【請求項１】 第１のディジタルデータと第２のディジ
タルデータとの間の距離を絶対値で求める絶対値距離演
算回路において、 前記第１のディジタルデータの１の補数を求める補数生
成回路と、 最下位ビットに“０”または“１”のキャリーデータを
入力して前記補数生成回路の出力データと前記第２のデ
ィジタルデータとを加算し、最上位ビットに正或は負を
“０”または“１”の符号で示す加算結果を出力する加
算器と、 前記最上位ビットの符号を反転して前記キャリーデータ
を生成し、前記加算器に帰還するキャリー生成手段と、 前記加算器の加算結果の各ビットの値を反転するインバ
ータと、 前記符号における初期値と前記加算器が最初に行った加
算で得られた第１の加算結果中の前記符号とに基づき、
該加算器の第１の加算結果、該第１の加算結果に対応し
た前記インバータの出力データ、該加算器が新たな前記
キャリーデータを用いて行った加算で得られた第２の加
算結果、または該第２の加算結果に対応した該インバー
タの出力データから前記距離の絶対値となるデータを選
択して出力する出力データ選定回路とを、 備えたことを特徴とする絶対値距離演算回路。 - 【請求項２】 前記第１のディジタルデータと第２のデ
ィジタルデータとを比較し、該第１及び第２のディジタ
ルデータが等しい場合には、前記キャリー生成手段が帰
還するキャリーデータを“０”または“１”に固定する
キャリー固定手段を設けたことを特徴とする請求項１記
載の絶対値距離演算回路。 - 【請求項３】 前記加算器は、前記第１のディジタルデ
ータの一部を構成する所定ビット幅の第１の部分データ
の１の補数と該第１の部分データに対応して前記第２の
ディジタルデータの一部を構成する所定ビット幅の第２
の部分データとを下位ビットに入力されるキャリーデー
タが“０”と仮定して加算する第１の部分加算回路と、
前記第１の部分データの１の補数と前記第２の部分デー
タとを下位ビットに入力されるキャリーデータが“１”
と仮定して加算する第２の部分加算回路と、前段側から
与えられたキャリーデータが“０”の場合には前記第１
の部分加算回路の出力データを選択し該前段側からのキ
ャリーデータが“１”の場合には前記第２の部分加算回
路の出力データを選択する部分セレクタと、前記部分セ
レクタで選択した側の第１または第２の部分加算回路の
出力するキャリーデータを選択して後段側に出力するキ
ャリー選択手段とをそれぞれ有する複数段の加算部で構
成し、 前記複数段の加算部における前記各第１の部分加算回路
の出力するキャリーデータがすべて“０”であり、かつ
前記各第２の部分加算回路の出力するキャリーデータが
すべて“１”の時には、前記キャリー生成手段が帰還す
るキャリーデータを“０”または“１”に固定するキャ
リー固定回路を設けたことを特徴とする請求項１記載の
絶対値距離演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550097A JP3482102B2 (ja) | 1997-05-26 | 1997-05-26 | 絶対値距離演算回路 |
| US09/021,985 US5983250A (en) | 1997-05-26 | 1998-02-11 | Arithmetic circuit for obtaining absolute-valued distance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550097A JP3482102B2 (ja) | 1997-05-26 | 1997-05-26 | 絶対値距離演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326182A JPH10326182A (ja) | 1998-12-08 |
| JP3482102B2 true JP3482102B2 (ja) | 2003-12-22 |
Family
ID=15153212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13550097A Expired - Lifetime JP3482102B2 (ja) | 1997-05-26 | 1997-05-26 | 絶対値距離演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5983250A (ja) |
| JP (1) | JP3482102B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101314056B1 (ko) * | 2009-07-27 | 2013-10-01 | 한국전자통신연구원 | 절대차 연산 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204138A (ja) * | 1988-02-09 | 1989-08-16 | Nec Corp | 演算回路 |
| JP3304971B2 (ja) * | 1990-07-23 | 2002-07-22 | 沖電気工業株式会社 | 絶対値演算回路 |
| JPH0764768A (ja) * | 1993-08-27 | 1995-03-10 | Oki Electric Ind Co Ltd | 絶対値累積加算装置 |
| US5563813A (en) * | 1994-06-01 | 1996-10-08 | Industrial Technology Research Institute | Area/time-efficient motion estimation micro core |
| JPH10246722A (ja) * | 1997-03-03 | 1998-09-14 | Sekisui Chem Co Ltd | プラスチック管融着接合部の検査方法 |
-
1997
- 1997-05-26 JP JP13550097A patent/JP3482102B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-11 US US09/021,985 patent/US5983250A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10326182A (ja) | 1998-12-08 |
| US5983250A (en) | 1999-11-09 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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