JP2507502B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2507502B2 JP2507502B2 JP62333416A JP33341687A JP2507502B2 JP 2507502 B2 JP2507502 B2 JP 2507502B2 JP 62333416 A JP62333416 A JP 62333416A JP 33341687 A JP33341687 A JP 33341687A JP 2507502 B2 JP2507502 B2 JP 2507502B2
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- semiconductor substrate
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/60—Capacitors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高集積化・高密度化に好適な半導体装置に
関するものである。
関するものである。
近年、半導体装置の進歩は目ざましく、高集積化・高
密度化に伴い、その中に形成される各素子パターンの微
細化が急速に進んでいる。高速で、しかも小型、大容量
の半導体装置への要求は強く、それらを実現するため
に、各素子パターンはますます微細化されることが不可
欠となつてきている。
密度化に伴い、その中に形成される各素子パターンの微
細化が急速に進んでいる。高速で、しかも小型、大容量
の半導体装置への要求は強く、それらを実現するため
に、各素子パターンはますます微細化されることが不可
欠となつてきている。
特に、メモリ素子はその代表例であり、トランジスタ
やキヤパシタ等の各素子単体はもとより、それらから構
成されるメモリセルの寸法を小さくして占有面積の低減
を図ることが必要となつており、それら実現のために各
種の構造の開発が活発に行われている。
やキヤパシタ等の各素子単体はもとより、それらから構
成されるメモリセルの寸法を小さくして占有面積の低減
を図ることが必要となつており、それら実現のために各
種の構造の開発が活発に行われている。
第６図および第７図に示すものは従来の半導体装置で
あつて、スタツクト・キヤパシタセル構造を有するメモ
リ素子の要部を示す図である。第６図はメモリセルが複
数配列された状態を示す平面図、第７図は第６図のVII-
VII線における断面図である。図において、T1はメモリ
セルを構成するMOS型電界効果トランジスタ（MOS FET:
以下、トランジスタと称す）、C1は同じくメモリセルを
構成するキヤパシタであり、この場合、中央部に上記ト
ランジスタT1が形成され、その外側部に上記キヤパシタ
C1が形成されている。中央部におけるトランジスタT
1は、半導体基板（以下、基板と称す）（１）上に形成
された薄いゲート酸化膜（3a）の上にワード線と兼用さ
れるトランスフアゲート（２）が２個配設され、これら
トランスフアゲート（２）の両側における上記基板
（１）の一主面にソース領域（4b）、ドレイン領域（4
a）となるn+領域（４）が配設されるものである。上記
トランスフアゲート（２）に挟まれる領域にドレイン領
域（4a）が拡く形成され、上記トランスフアゲート
（２）の外側部にはソース領域（4b）がそれぞれ形成さ
れる構造となつている。なお、上記基板（１），トラン
スフアゲート（２），ゲート酸化膜（3a）は、例えば、
Ｐ型のシリコン単結晶，多結晶シリコン膜，シリコン酸
化膜等で形成される。また、上記キヤパシタC1は、上記
トランジスタT1の外側部に隣接して配設される。上記キ
ヤパシタC1は、多結晶シリコン膜等よりなる電圧印加用
のキヤパシタ・セルプレート（以下、セルプレートと称
す）（７）とこの下の多結晶シリコン膜等よりなるキヤ
パシタ・ストレージノード（以下、ストレージノードと
称す）（８）とで対向電極を形成し、それら両者間にキ
ヤパシタゲート酸化膜（3b）が介在される構造を有して
いる。上記キヤパシタC1部の下面側には上記基板（１）
との間にストレージノード絶縁膜（9a）が形成され、そ
の上面側にはトランスフアゲート絶縁膜（9b）が形成さ
れて他と絶縁されるようになされているが、上記ストレ
ージノード絶縁膜（9a）の一部にストレージノードコン
タクトホール（10a）が設けられ、このコンタクトホー
ル（10a）を通して上記ストレージノード（８）が上記
ソース領域（4b）に接合され、上記キヤパシタC1が上記
トランジスタT1に接続されるものである。なお、上記キ
ヤパシタC1上にも、ワード線となる長形状のトランスフ
アゲート（13）が配設されている。ところで、上記キヤ
パシタC1の下において、上記ソース領域（4b）の外側に
は、上記ソース領域（4b）と一部が接するように形成さ
れ、上記基板（１）と同一導電型の不純物が高濃度にド
ーピングされたp+層からなるチヤネルカツト層（６）が
配設されており、このチヤネルカツト層（６）と上記ス
トレージノード絶縁膜（9a）との間には、上記基板
（１）が例えば、選択酸化されて形成された厚いシリコ
ン酸化膜よりなる分離酸化膜（５）が配設されたものと
なつている。また、中央部において、上記トランスフア
ゲート（２）を被覆するように堆積されるシリコン酸化
膜等よりなるビツト線絶縁膜（9c）に設けられたビツト
線コンタクトホール（10b）を通して、上記ビツト線絶
縁膜（9c）上に形成されたビツト線（11）が上記ドレイ
ン領域（4a）に接合されている。上記ドレイン領域（4
a）は、２つの上記トランジスタT1に兼用される。これ
らトランジスタT1，キヤパシタC1より構成されるメモリ
セルは、上記分離酸化膜（５），チヤネルカツト層
（６）によつて隣接のメモリセルとの素子分離が行われ
る構成となつている。
あつて、スタツクト・キヤパシタセル構造を有するメモ
リ素子の要部を示す図である。第６図はメモリセルが複
数配列された状態を示す平面図、第７図は第６図のVII-
VII線における断面図である。図において、T1はメモリ
セルを構成するMOS型電界効果トランジスタ（MOS FET:
以下、トランジスタと称す）、C1は同じくメモリセルを
構成するキヤパシタであり、この場合、中央部に上記ト
ランジスタT1が形成され、その外側部に上記キヤパシタ
C1が形成されている。中央部におけるトランジスタT
1は、半導体基板（以下、基板と称す）（１）上に形成
された薄いゲート酸化膜（3a）の上にワード線と兼用さ
れるトランスフアゲート（２）が２個配設され、これら
トランスフアゲート（２）の両側における上記基板
（１）の一主面にソース領域（4b）、ドレイン領域（4
a）となるn+領域（４）が配設されるものである。上記
トランスフアゲート（２）に挟まれる領域にドレイン領
域（4a）が拡く形成され、上記トランスフアゲート
（２）の外側部にはソース領域（4b）がそれぞれ形成さ
れる構造となつている。なお、上記基板（１），トラン
スフアゲート（２），ゲート酸化膜（3a）は、例えば、
Ｐ型のシリコン単結晶，多結晶シリコン膜，シリコン酸
化膜等で形成される。また、上記キヤパシタC1は、上記
トランジスタT1の外側部に隣接して配設される。上記キ
ヤパシタC1は、多結晶シリコン膜等よりなる電圧印加用
のキヤパシタ・セルプレート（以下、セルプレートと称
す）（７）とこの下の多結晶シリコン膜等よりなるキヤ
パシタ・ストレージノード（以下、ストレージノードと
称す）（８）とで対向電極を形成し、それら両者間にキ
ヤパシタゲート酸化膜（3b）が介在される構造を有して
いる。上記キヤパシタC1部の下面側には上記基板（１）
との間にストレージノード絶縁膜（9a）が形成され、そ
の上面側にはトランスフアゲート絶縁膜（9b）が形成さ
れて他と絶縁されるようになされているが、上記ストレ
ージノード絶縁膜（9a）の一部にストレージノードコン
タクトホール（10a）が設けられ、このコンタクトホー
ル（10a）を通して上記ストレージノード（８）が上記
ソース領域（4b）に接合され、上記キヤパシタC1が上記
トランジスタT1に接続されるものである。なお、上記キ
ヤパシタC1上にも、ワード線となる長形状のトランスフ
アゲート（13）が配設されている。ところで、上記キヤ
パシタC1の下において、上記ソース領域（4b）の外側に
は、上記ソース領域（4b）と一部が接するように形成さ
れ、上記基板（１）と同一導電型の不純物が高濃度にド
ーピングされたp+層からなるチヤネルカツト層（６）が
配設されており、このチヤネルカツト層（６）と上記ス
トレージノード絶縁膜（9a）との間には、上記基板
（１）が例えば、選択酸化されて形成された厚いシリコ
ン酸化膜よりなる分離酸化膜（５）が配設されたものと
なつている。また、中央部において、上記トランスフア
ゲート（２）を被覆するように堆積されるシリコン酸化
膜等よりなるビツト線絶縁膜（9c）に設けられたビツト
線コンタクトホール（10b）を通して、上記ビツト線絶
縁膜（9c）上に形成されたビツト線（11）が上記ドレイ
ン領域（4a）に接合されている。上記ドレイン領域（4
a）は、２つの上記トランジスタT1に兼用される。これ
らトランジスタT1，キヤパシタC1より構成されるメモリ
セルは、上記分離酸化膜（５），チヤネルカツト層
（６）によつて隣接のメモリセルとの素子分離が行われ
る構成となつている。
従来の半導体装置は以上のように構成され、トランジ
スタT1が基板（１）の主面上に平面的に形成され、その
ドレイン領域（4a）にビツト線（11）がビツト線コンタ
クトホール（10b）を介して接続されるものである。従
つて、さらに高集積化・高密度化が進み、各素子パター
ンがますます微細化されるにつれ、いわゆる短チヤネル
効果を生じたり、電極配線の電気的接続を良好に行うこ
とが困難となるといつた不具合が起こる。すなわち、前
者はトランスフアゲート（２）の下に形成されるチヤネ
ル長が短くなつて、チヤネル領域の電荷がゲート電圧だ
けでなく、ソース領域（4b），ドレイン領域（4a）の電
界や電位分布等の影響を大きく受けてしまい、しきい値
電圧が低下してしまつたり、上記ドレイン領域（4a）側
の空乏層がソース領域（4b）側に近づいてしまつてソー
ス・ドレイン間耐圧が低下してしまつたりする現象であ
る。また、後者は、上記ビツト線コンタクトホール（10
b）が小さくなるにつれて、ビツト線（11）が完全に埋
まらず上記ドレイン領域（4a）との接合が不完全とな
り、安定して良好な電気的接続を行うことが難しくなつ
てしまうものである。これらによつて、トランジスタT1
の電気特性の劣化を招いてしまうことになる。
スタT1が基板（１）の主面上に平面的に形成され、その
ドレイン領域（4a）にビツト線（11）がビツト線コンタ
クトホール（10b）を介して接続されるものである。従
つて、さらに高集積化・高密度化が進み、各素子パター
ンがますます微細化されるにつれ、いわゆる短チヤネル
効果を生じたり、電極配線の電気的接続を良好に行うこ
とが困難となるといつた不具合が起こる。すなわち、前
者はトランスフアゲート（２）の下に形成されるチヤネ
ル長が短くなつて、チヤネル領域の電荷がゲート電圧だ
けでなく、ソース領域（4b），ドレイン領域（4a）の電
界や電位分布等の影響を大きく受けてしまい、しきい値
電圧が低下してしまつたり、上記ドレイン領域（4a）側
の空乏層がソース領域（4b）側に近づいてしまつてソー
ス・ドレイン間耐圧が低下してしまつたりする現象であ
る。また、後者は、上記ビツト線コンタクトホール（10
b）が小さくなるにつれて、ビツト線（11）が完全に埋
まらず上記ドレイン領域（4a）との接合が不完全とな
り、安定して良好な電気的接続を行うことが難しくなつ
てしまうものである。これらによつて、トランジスタT1
の電気特性の劣化を招いてしまうことになる。
さらに、このトランジスタT1にキヤパシタC1を接続し
てメモリセルを構成し、それらを上記基板（１）の主面
上に並列形成させたものでは、メモリセルの寸法lp1が
大きなものとなり、高集積化・高密度化を進めるにつれ
て、上記ビツト線コンタクトホール（10b）と同じよう
にストレージノードコンタクトホール（10a）も寸法を
小さくしなければならず、ストレージノード（８）とソ
ース領域（4b）との電気的接続が良好に行なえなくなつ
たり、上記キヤパシタC1全体の面積が制限されて大容量
化を図ることができないものになる。
てメモリセルを構成し、それらを上記基板（１）の主面
上に並列形成させたものでは、メモリセルの寸法lp1が
大きなものとなり、高集積化・高密度化を進めるにつれ
て、上記ビツト線コンタクトホール（10b）と同じよう
にストレージノードコンタクトホール（10a）も寸法を
小さくしなければならず、ストレージノード（８）とソ
ース領域（4b）との電気的接続が良好に行なえなくなつ
たり、上記キヤパシタC1全体の面積が制限されて大容量
化を図ることができないものになる。
このように、トランジスタT1の電気特性の劣化を招い
てしまうばかりか、高集積化・高密度化が抑制されると
いう問題点を有するものであつた。
てしまうばかりか、高集積化・高密度化が抑制されると
いう問題点を有するものであつた。
この発明は上記のような問題点を解消するためになさ
れたもので、電気的接続が良好に行なえ、電気特性の優
れたトランジスタが形成され、高集積化・高密度化に好
適な半導体装置を得ることを目的とする。
れたもので、電気的接続が良好に行なえ、電気特性の優
れたトランジスタが形成され、高集積化・高密度化に好
適な半導体装置を得ることを目的とする。
この発明の第１の発明に係る半導体装置は、メモリセ
ルを構成するMOS型トランジスタを、半導体基板に形成
された溝内に形成し、かつ、このMOS型トランジスタの
溝底面部に形成されたドレイン領域とビット線との電気
的接続を、溝内にMOS型トランジスタのゲート電極と電
気的に絶縁されて半導体基板の一主面に対して垂直方向
に配置され、下端面がMOS型トランジスタのドレイン領
域に電気的に接続されるとともに上端面がビット線に電
気的に接続され、上端面の面積が下端面の面積に比較し
て大きく形成されているビット線用電極に行っているも
のである。
ルを構成するMOS型トランジスタを、半導体基板に形成
された溝内に形成し、かつ、このMOS型トランジスタの
溝底面部に形成されたドレイン領域とビット線との電気
的接続を、溝内にMOS型トランジスタのゲート電極と電
気的に絶縁されて半導体基板の一主面に対して垂直方向
に配置され、下端面がMOS型トランジスタのドレイン領
域に電気的に接続されるとともに上端面がビット線に電
気的に接続され、上端面の面積が下端面の面積に比較し
て大きく形成されているビット線用電極に行っているも
のである。
この発明の第２の発明に係る半導体装置は、第１の発
明に加えて、メモリセルを構成するキャパシタも、半導
体基板に形成された溝内に形成したものである。
明に加えて、メモリセルを構成するキャパシタも、半導
体基板に形成された溝内に形成したものである。
［作用］ この発明の第１の発明にあっては、半導体基板に形成
された溝内に形成されたMOS型トランジスタが、短チャ
ネル効果を引き起こさないチャネル長にしても、半導体
基板の主面における占有面積を低減でき、しかも、ビッ
ト線用電極が、MOS型トランジスタのドレイン領域と小
さな面積で確実に、かつ安定性良く電気的接続を行わせ
しめるとともに、ビット線と重ね合わせ余裕を大きくし
て確実に、かつ安定性良く電気的接続を行わせしめる。
された溝内に形成されたMOS型トランジスタが、短チャ
ネル効果を引き起こさないチャネル長にしても、半導体
基板の主面における占有面積を低減でき、しかも、ビッ
ト線用電極が、MOS型トランジスタのドレイン領域と小
さな面積で確実に、かつ安定性良く電気的接続を行わせ
しめるとともに、ビット線と重ね合わせ余裕を大きくし
て確実に、かつ安定性良く電気的接続を行わせしめる。
この発明の第２の発明にあっては、さらに半導体基板
に形成された溝内に形成されたキャパシタが半導体基板
の主面における占有面積を低減せしめる。
に形成された溝内に形成されたキャパシタが半導体基板
の主面における占有面積を低減せしめる。
以下、この発明の一実施例を図について説明する。な
お、従来の技術の説明と重複する部分は、適宜その説明
を省略する。第１図および第２図はこの発明の一実施例
による半導体装置を示す図で、第１図はメモリセルが複
数配列された状態の平面構造を示す図、第２図は第１図
のII-II線における断面図である。図において、T2は第
１のトランジスタ、C2は第１のキヤパシタ、（１）およ
び（11）は従来のものと同一のもの、（12）は基板
（１）に設けられた溝、（13）はこの溝（12）内の側壁
部に沿つて上記基板（１）の主面を越える高さに形成さ
れたワード線と兼用トランスフアゲートである。（14）
は酸化膜であつて、（14a）および（14b）は第１のキヤ
パシタC2および第１のトランジスタT2にそれぞれ配設さ
れる第１のキヤパシタゲート酸化膜およびトランスフア
ゲート酸化膜（以下、ゲート酸化膜と称す）、（15）は
n+領域であつて、（15a）および（15b）は上記溝（12）
の底面部の基板（１）に形成されたドレイン領域および
上記溝（12）の開口部に接する上記基板（１）の主面領
域に形成された第１のソース領域である。（16）は上記
第１のキヤパシタC2の電圧印加用の電極となる第１のセ
ルプレート、（17）はこの第１のセルプレート（16）の
対向電極となり、上記第１のキヤパシタゲート酸化膜
（14a）を挟んで上記第１のセルプレート（16）の下に
配設されて上記第１のソース領域（15b）に接続される
第１のストレージノード、（18）は一方が上記溝（12）
の底面部で上記ドレイン領域（15a）に接続され、他方
が上記ビツト線（11）に接続される電極である。（19）
は層間絶縁膜であつて、（19a），（19b），（19c）お
よび（19d）はそれぞれ上記第１のストレージノード（1
7），トランスフアゲート（13），電極（18）およびビ
ツト線（11）の各絶縁膜、（20）はコンタクトホールで
あつて、（20a），（20b）および（20c）はそれぞれ上
記第１のストレージノード絶縁膜（19a），トランスフ
アゲート絶縁膜（19b）およびビツト線絶縁膜（19d）に
設けられた各コンタクトホールである。このものは、上
記溝（12）の底面部の基板（１）にドレイン領域（15
a），上記溝（12）の開口部の基板（１）の主面部に第
１のソース領域（15b）が配設され、これら両者間にチ
ヤネル領域が形成されるべく、上記溝（12）内にトラン
スフアゲート（13）が上記溝（12）の側壁部に沿うよう
に配設され、上記溝（12）の底面部から上記基板（１）
の主面部にかけて第１のトランジスタT2が構成されるも
のである。また、上記第１のトランジスタT2には、上記
第１のソース領域（15b）を介して上記第１のキヤパシ
タC2が接続されるものである。
お、従来の技術の説明と重複する部分は、適宜その説明
を省略する。第１図および第２図はこの発明の一実施例
による半導体装置を示す図で、第１図はメモリセルが複
数配列された状態の平面構造を示す図、第２図は第１図
のII-II線における断面図である。図において、T2は第
１のトランジスタ、C2は第１のキヤパシタ、（１）およ
び（11）は従来のものと同一のもの、（12）は基板
（１）に設けられた溝、（13）はこの溝（12）内の側壁
部に沿つて上記基板（１）の主面を越える高さに形成さ
れたワード線と兼用トランスフアゲートである。（14）
は酸化膜であつて、（14a）および（14b）は第１のキヤ
パシタC2および第１のトランジスタT2にそれぞれ配設さ
れる第１のキヤパシタゲート酸化膜およびトランスフア
ゲート酸化膜（以下、ゲート酸化膜と称す）、（15）は
n+領域であつて、（15a）および（15b）は上記溝（12）
の底面部の基板（１）に形成されたドレイン領域および
上記溝（12）の開口部に接する上記基板（１）の主面領
域に形成された第１のソース領域である。（16）は上記
第１のキヤパシタC2の電圧印加用の電極となる第１のセ
ルプレート、（17）はこの第１のセルプレート（16）の
対向電極となり、上記第１のキヤパシタゲート酸化膜
（14a）を挟んで上記第１のセルプレート（16）の下に
配設されて上記第１のソース領域（15b）に接続される
第１のストレージノード、（18）は一方が上記溝（12）
の底面部で上記ドレイン領域（15a）に接続され、他方
が上記ビツト線（11）に接続される電極である。（19）
は層間絶縁膜であつて、（19a），（19b），（19c）お
よび（19d）はそれぞれ上記第１のストレージノード（1
7），トランスフアゲート（13），電極（18）およびビ
ツト線（11）の各絶縁膜、（20）はコンタクトホールで
あつて、（20a），（20b）および（20c）はそれぞれ上
記第１のストレージノード絶縁膜（19a），トランスフ
アゲート絶縁膜（19b）およびビツト線絶縁膜（19d）に
設けられた各コンタクトホールである。このものは、上
記溝（12）の底面部の基板（１）にドレイン領域（15
a），上記溝（12）の開口部の基板（１）の主面部に第
１のソース領域（15b）が配設され、これら両者間にチ
ヤネル領域が形成されるべく、上記溝（12）内にトラン
スフアゲート（13）が上記溝（12）の側壁部に沿うよう
に配設され、上記溝（12）の底面部から上記基板（１）
の主面部にかけて第１のトランジスタT2が構成されるも
のである。また、上記第１のトランジスタT2には、上記
第１のソース領域（15b）を介して上記第１のキヤパシ
タC2が接続されるものである。
次に、第３図を用いて上記のように構成される半導体
装置の製造方法を説明する。
装置の製造方法を説明する。
まず、基板（１）の一主面上に、例えばシリコン酸化
膜を形成し、リングラフイ工程によるパターニングを行
つて上記シリコン酸化膜に所定パターンを形成した後、
上記基板（１）と逆導電型の不純物をイオン注入する。
続いて、熱処理を行い、上記基板（１）に不純物を拡散
させてn+領域（15）を形成する（第３図（ａ））。
膜を形成し、リングラフイ工程によるパターニングを行
つて上記シリコン酸化膜に所定パターンを形成した後、
上記基板（１）と逆導電型の不純物をイオン注入する。
続いて、熱処理を行い、上記基板（１）に不純物を拡散
させてn+領域（15）を形成する（第３図（ａ））。
次に、上記パターン膜を除去した後、例えばシリコン
酸化膜をCVD法等により所定膜厚に形成し、リソグラフ
イ工程によるパターニングを施すことにより、上記シリ
コン酸化膜の中央部の一部を選択的に除去し、上記n+領
域（15）の主面の一部を露出させる。この後、異方性の
イオン種を用いた反応性イオンエツチング（以下、RIE
と称す）を行つて上記n+領域（15）の露出部を所定深さ
までエツチング除去し、溝（12）を形成する。この溝
（12）は、側壁部が上記基板（１）の一主面とほぼ垂直
となり、底面部がほぼ平行となつている。さらに、この
後、リングラフイ工程によつて、上記溝（12）の開口部
の両側のn+領域（15）上の膜にストレージノードコンタ
クトホール（20a）を形成する。
酸化膜をCVD法等により所定膜厚に形成し、リソグラフ
イ工程によるパターニングを施すことにより、上記シリ
コン酸化膜の中央部の一部を選択的に除去し、上記n+領
域（15）の主面の一部を露出させる。この後、異方性の
イオン種を用いた反応性イオンエツチング（以下、RIE
と称す）を行つて上記n+領域（15）の露出部を所定深さ
までエツチング除去し、溝（12）を形成する。この溝
（12）は、側壁部が上記基板（１）の一主面とほぼ垂直
となり、底面部がほぼ平行となつている。さらに、この
後、リングラフイ工程によつて、上記溝（12）の開口部
の両側のn+領域（15）上の膜にストレージノードコンタ
クトホール（20a）を形成する。
ここで、上記n+領域（15）、その上の膜は、それぞれ
第１のソース領域（15b）、第１のストレージノード絶
縁膜（19a）となるものである（第３図（ｂ））。
第１のソース領域（15b）、第１のストレージノード絶
縁膜（19a）となるものである（第３図（ｂ））。
次に、上記基板（１）上の全面に、例えばＮ型不純物
をドープした多結晶シリコン膜をCVD法等により所定膜
厚に堆積させ、リソグラフイ工程によるパターニングを
行つて上記第１のストレージノード絶縁膜（19a）上に
その一部を選択的に残存させ、第１のストレージノード
（17）を形成する。この第１のストレージノード（17）
は、上記ストレージノードコンタクトホール（20a）を
介して上記第１のソース領域（15b）と接合されてい
る。この後、全面に熱酸化等によつて薄い酸化膜（14）
を形成させ、さらに、その上の全面に不純物をドープし
た多結晶シリコン膜等をCVD法等により所定膜厚に堆積
させ、しかる後に、リングラフイ工程によるパターニン
グを行つて上記溝（12）内およびその周辺部の不要膜を
選択的に除去する。
をドープした多結晶シリコン膜をCVD法等により所定膜
厚に堆積させ、リソグラフイ工程によるパターニングを
行つて上記第１のストレージノード絶縁膜（19a）上に
その一部を選択的に残存させ、第１のストレージノード
（17）を形成する。この第１のストレージノード（17）
は、上記ストレージノードコンタクトホール（20a）を
介して上記第１のソース領域（15b）と接合されてい
る。この後、全面に熱酸化等によつて薄い酸化膜（14）
を形成させ、さらに、その上の全面に不純物をドープし
た多結晶シリコン膜等をCVD法等により所定膜厚に堆積
させ、しかる後に、リングラフイ工程によるパターニン
グを行つて上記溝（12）内およびその周辺部の不要膜を
選択的に除去する。
これにより、上記第１のストレージノード（17）を被
覆するように第１のキヤパシタゲート酸化膜（14a）
と、上記溝（12）側を除く上記第１のキヤパシタゲート
酸化膜（14a）上および第１のストレージノード絶縁膜
（19a）上に第１のセルプレート（16）とが形成され、
第１のキヤパシタC2が形成される（第３図（ｃ））。
覆するように第１のキヤパシタゲート酸化膜（14a）
と、上記溝（12）側を除く上記第１のキヤパシタゲート
酸化膜（14a）上および第１のストレージノード絶縁膜
（19a）上に第１のセルプレート（16）とが形成され、
第１のキヤパシタC2が形成される（第３図（ｃ））。
次に、全面に、例えば熱酸化によつてシリコン酸化膜
よりなる熱酸化膜（21）を上記溝（12）の内壁面で適当
な膜厚となるように形成し、続いて、その上の全面に多
結晶シリコン膜等よりなる導電膜（22）をCVD法等によ
り上記溝（12）開口部の短辺寸法の1/3程度となる膜厚
に堆積させる。なお、上記熱酸化膜（21）の膜厚は下地
の材料によつて、酸化膜・絶縁膜上では薄く、上記第１
のセルプレート（16）上では前者より厚く形成されるこ
とになる（第３図（ｄ））。
よりなる熱酸化膜（21）を上記溝（12）の内壁面で適当
な膜厚となるように形成し、続いて、その上の全面に多
結晶シリコン膜等よりなる導電膜（22）をCVD法等によ
り上記溝（12）開口部の短辺寸法の1/3程度となる膜厚
に堆積させる。なお、上記熱酸化膜（21）の膜厚は下地
の材料によつて、酸化膜・絶縁膜上では薄く、上記第１
のセルプレート（16）上では前者より厚く形成されるこ
とになる（第３図（ｄ））。
次に、リングラフイ工程によるパターニングを行つ
て、上記導電膜（22），熱酸化膜（21）の不要膜を順次
選択的に除去すると、上記熱酸化膜（21）は上記溝（1
2）の底面部から上記第１のセルプレート（16）上にか
けて残存し、また、上記導電膜（22）は上記熱酸化膜
（21）上にあつて、上記溝（21）の底面部から上記基板
（１）の主面部にわたる部分および上記第１のセルプレ
ート（16）上に残存する。
て、上記導電膜（22），熱酸化膜（21）の不要膜を順次
選択的に除去すると、上記熱酸化膜（21）は上記溝（1
2）の底面部から上記第１のセルプレート（16）上にか
けて残存し、また、上記導電膜（22）は上記熱酸化膜
（21）上にあつて、上記溝（21）の底面部から上記基板
（１）の主面部にわたる部分および上記第１のセルプレ
ート（16）上に残存する。
これにより、上記残存の導電膜（22）によつてワード
線と兼用されるトランスフアゲート（13）が形成され、
また、上記溝（12）の側壁部に沿つて残存した熱酸化膜
（21）によつてゲート酸化膜（14b）、上記第１のキヤ
パシタC2上の斜側面部から上面部に残存した熱酸化膜
（21）によつてトランスフアゲート絶縁膜（19b）がそ
れぞれ形成される。この後、上記トランスフアゲート
（13）を被覆するように全面に、例えばシリコン酸化膜
よりなる層間絶縁膜（19）をCVD法等により所定膜厚に
堆積させ、続いて、リソグラフイ工程によるパターニン
グを施すことにより、上記溝（12）の底面部上の上記層
間絶縁膜（19）を選択的に除去して上記溝（12）の底面
部の基板（１）を露出せしめるとともに、上記溝（12）
内に電極コンタクトホール（20b）を形成する。さら
に、この後、全面に、例えばＮ型不純物をドープした多
結晶シリコン膜等よりなる電極膜をCVD法等により所定
膜厚に堆積させ、しかる後に、リングラフイ工程による
パターニングによつて、上記溝（12）内とその開口部周
辺に上記電極膜の一部が選択的に残存するようになし、
上記溝（12）の低面部で上記基板（１）と接合された電
極（18）を形成する。この電極（18）は上記溝（12）内
の下側部分が幅が狭く、上記溝（12）外の上側部分が広
くなつている。次いで、熱処理を行い、上記接合部より
上記電極（18）のＮ型不純物を拡散させて、上記溝（1
2）の底面部の基板（１）にドレイン領域（15a）を形成
する。これにより、上記溝（12）の底面部から上記基板
（１）の主面部にかけて第１のトランジスタT2が構成さ
れる（第３図（ｅ））。
線と兼用されるトランスフアゲート（13）が形成され、
また、上記溝（12）の側壁部に沿つて残存した熱酸化膜
（21）によつてゲート酸化膜（14b）、上記第１のキヤ
パシタC2上の斜側面部から上面部に残存した熱酸化膜
（21）によつてトランスフアゲート絶縁膜（19b）がそ
れぞれ形成される。この後、上記トランスフアゲート
（13）を被覆するように全面に、例えばシリコン酸化膜
よりなる層間絶縁膜（19）をCVD法等により所定膜厚に
堆積させ、続いて、リソグラフイ工程によるパターニン
グを施すことにより、上記溝（12）の底面部上の上記層
間絶縁膜（19）を選択的に除去して上記溝（12）の底面
部の基板（１）を露出せしめるとともに、上記溝（12）
内に電極コンタクトホール（20b）を形成する。さら
に、この後、全面に、例えばＮ型不純物をドープした多
結晶シリコン膜等よりなる電極膜をCVD法等により所定
膜厚に堆積させ、しかる後に、リングラフイ工程による
パターニングによつて、上記溝（12）内とその開口部周
辺に上記電極膜の一部が選択的に残存するようになし、
上記溝（12）の低面部で上記基板（１）と接合された電
極（18）を形成する。この電極（18）は上記溝（12）内
の下側部分が幅が狭く、上記溝（12）外の上側部分が広
くなつている。次いで、熱処理を行い、上記接合部より
上記電極（18）のＮ型不純物を拡散させて、上記溝（1
2）の底面部の基板（１）にドレイン領域（15a）を形成
する。これにより、上記溝（12）の底面部から上記基板
（１）の主面部にかけて第１のトランジスタT2が構成さ
れる（第３図（ｅ））。
次に、上記電極（18）を被覆するように上記電極絶縁
膜（19c）上の全面に、例えばシリコン酸化膜よりなる
ビツト線絶縁膜（19d）をCVD法等により所定膜厚に堆積
させた後、リソグラフイ工程によるパターニングを施し
て上記電極（18）のほぼ中央部にビツト線コンタクトホ
ール（20c）を形成する。このコンタクトホール（20c）
の形成は、上記電極（18）の頭部部分よりはみ出さない
ように上記コンタクトホール（20c）用のパターンが重
ね合わされれば良く、上記電極（18）の頭部部分は比較
的大きく形成されるため、重ね合せ余裕を大きくでき
る。次いで、上記ビツト線コンタクトホール（20c）を
埋め込むように上記ビツト線絶縁膜（19d）上の全面
に、多結晶シリコン膜等をCVD法等により所定膜厚に形
成させ、この後、リソグラフイ工程によるパターニング
を行つて、上記ビツト線コンタクトホール（20c）を通
して上記電極（18）に接合される所要パターンのビット
線（11）を形成する。これによつて、第２図に示される
ような半導体装置が完成する。
膜（19c）上の全面に、例えばシリコン酸化膜よりなる
ビツト線絶縁膜（19d）をCVD法等により所定膜厚に堆積
させた後、リソグラフイ工程によるパターニングを施し
て上記電極（18）のほぼ中央部にビツト線コンタクトホ
ール（20c）を形成する。このコンタクトホール（20c）
の形成は、上記電極（18）の頭部部分よりはみ出さない
ように上記コンタクトホール（20c）用のパターンが重
ね合わされれば良く、上記電極（18）の頭部部分は比較
的大きく形成されるため、重ね合せ余裕を大きくでき
る。次いで、上記ビツト線コンタクトホール（20c）を
埋め込むように上記ビツト線絶縁膜（19d）上の全面
に、多結晶シリコン膜等をCVD法等により所定膜厚に形
成させ、この後、リソグラフイ工程によるパターニング
を行つて、上記ビツト線コンタクトホール（20c）を通
して上記電極（18）に接合される所要パターンのビット
線（11）を形成する。これによつて、第２図に示される
ような半導体装置が完成する。
このように、このものは基板（１）の主面部に設けら
れた溝（12）の底面部から上記基板（１）の主面部にか
けて第１のトランジスタT2が構成され、上記溝（12）の
底面部にドレイン領域（15a）が配設されてチヤネル長
が上記溝（12）の側壁に沿う方向の縦方向に形成される
ようになされているため、平面的な面積が小さくなる。
しかも、上記チヤネル長は、上記溝（12）の深さによつ
て調整可能であるため、短チヤネル効果が抑制できるこ
とになる。また、ビツト線（11）と接続される電極（1
8）は、上記溝（12）内に設けられる電極コンタクトホ
ール（20b）を通して上記ドレイン領域（15a）に接続さ
れるため、上記溝（12）内に所要の接合面積が確保する
ことができ、良好な電気的接続を行うことができる。ま
た、上記電極（18）は、その頭部部分が上記電極絶縁膜
（19c）上にあつて下側部より大きく形成可能であるた
め、パターン合せの際の重ね合せ余裕が大きくとれ、し
かも、上記ビツト線（11）が上記ビツト線コンタクトホ
ール（20c）に完全に埋め込まれるものとなる。さら
に、上記第１のトランジスタT2に第１のキヤパシタC2を
接続し、メモリセルを構成した場合には、そのセル寸法
lp2が小さくなり、微細化に有利となる。
れた溝（12）の底面部から上記基板（１）の主面部にか
けて第１のトランジスタT2が構成され、上記溝（12）の
底面部にドレイン領域（15a）が配設されてチヤネル長
が上記溝（12）の側壁に沿う方向の縦方向に形成される
ようになされているため、平面的な面積が小さくなる。
しかも、上記チヤネル長は、上記溝（12）の深さによつ
て調整可能であるため、短チヤネル効果が抑制できるこ
とになる。また、ビツト線（11）と接続される電極（1
8）は、上記溝（12）内に設けられる電極コンタクトホ
ール（20b）を通して上記ドレイン領域（15a）に接続さ
れるため、上記溝（12）内に所要の接合面積が確保する
ことができ、良好な電気的接続を行うことができる。ま
た、上記電極（18）は、その頭部部分が上記電極絶縁膜
（19c）上にあつて下側部より大きく形成可能であるた
め、パターン合せの際の重ね合せ余裕が大きくとれ、し
かも、上記ビツト線（11）が上記ビツト線コンタクトホ
ール（20c）に完全に埋め込まれるものとなる。さら
に、上記第１のトランジスタT2に第１のキヤパシタC2を
接続し、メモリセルを構成した場合には、そのセル寸法
lp2が小さくなり、微細化に有利となる。
ところで、第４図および第５図はこの発明の他の実施
例による半導体装置およびさらに他の実施例による半導
体装置を示す図であり、それぞれ、いわゆる分離併合ト
レンチ型およびノーマルトレンチ型の構造を有するもの
である。
例による半導体装置およびさらに他の実施例による半導
体装置を示す図であり、それぞれ、いわゆる分離併合ト
レンチ型およびノーマルトレンチ型の構造を有するもの
である。
第４図に示すものは、基板（１）の同一主面に第１の
溝（12a）と第２の溝（12b）とが近接して設けられ、そ
の第１の溝（12a）には第１のトランジスタT2が構成さ
れ、そして上記基板（１）の主面部から上記第２の溝
（12b）の底面部にかけて第２のキヤパシタC3が構成さ
れるものである。この第２のキヤパシタC3は、第２のセ
ルプレート（24）がＴ字状に形成され、その下面中央部
から上記第２の溝（12b）内の中央部を垂直に伸びる先
端部が、上記基板（１）の主面部から上記第２の溝（12
b）の内壁面にわたつて形成される第２のストレージノ
ード絶縁膜（23）に当接している。これら第２のセルプ
レート（24）と第２のストレージノード絶縁膜（23）と
の間には第２のストレージノード（25）と第２のキヤパ
シタゲート酸化膜（26）とがそれぞれ逆Ｌ字状に形成さ
れており、上記第２のキヤパシタゲート酸化膜（26）を
介在させて上記第２のセルプレート（24）と第２のスト
レージノード（25）とで対向電極を形成している。この
ものは、上記第２の溝（12b）内に上記第２のセルプレ
ート（24）を隔てて隣接のキヤパシタC3部が形成されて
いるが、上記第２のストレージノード絶縁膜（23）で絶
縁されるとともに、メモリセル間も分離されるようにな
されている。
溝（12a）と第２の溝（12b）とが近接して設けられ、そ
の第１の溝（12a）には第１のトランジスタT2が構成さ
れ、そして上記基板（１）の主面部から上記第２の溝
（12b）の底面部にかけて第２のキヤパシタC3が構成さ
れるものである。この第２のキヤパシタC3は、第２のセ
ルプレート（24）がＴ字状に形成され、その下面中央部
から上記第２の溝（12b）内の中央部を垂直に伸びる先
端部が、上記基板（１）の主面部から上記第２の溝（12
b）の内壁面にわたつて形成される第２のストレージノ
ード絶縁膜（23）に当接している。これら第２のセルプ
レート（24）と第２のストレージノード絶縁膜（23）と
の間には第２のストレージノード（25）と第２のキヤパ
シタゲート酸化膜（26）とがそれぞれ逆Ｌ字状に形成さ
れており、上記第２のキヤパシタゲート酸化膜（26）を
介在させて上記第２のセルプレート（24）と第２のスト
レージノード（25）とで対向電極を形成している。この
ものは、上記第２の溝（12b）内に上記第２のセルプレ
ート（24）を隔てて隣接のキヤパシタC3部が形成されて
いるが、上記第２のストレージノード絶縁膜（23）で絶
縁されるとともに、メモリセル間も分離されるようにな
されている。
第５図に示すものは、基板（１）の同一主面に第１の
溝（12a）と第２の溝（12b）とが近接して設けられ、そ
の第１の溝（12a）には第２のトランジスタT3が構成さ
れ、第２の溝（12b）には第３のキヤパシタC4が構成さ
れるものである。上記第２のトランジスタT3は、上記基
板（１）の主面から上記第２の溝（12b）の開口近傍の
側壁部にかけて横Ｌ字状に形成される第２のソース領域
（27）が配設される。この第２のソース領域（27）に上
記第２の溝（12b）の開口コーナ部の一方で接続される
上記第３のキヤパシタC4は、隣接のキヤパシタC4と共用
される第３のセルプレート（30）が並列に連結するＴ字
状に形成され、一方の下面から上記第２の溝（12b）内
に向けて中央部を垂直に伸長しており、その先端部が上
記第２の溝（12b）の底面部近傍まで達する。上記第２
の溝（12b）の内壁面には、その開口コーナ部の一方を
除いて全面に第３のストレージノード絶縁膜（28）が形
成されており、上記第３のセルプレート（30）との間に
第３のキヤパシタゲート酸化膜（31）と第３のツトレー
ジノード（29）とが形成され、上記第３のキヤパシタゲ
ート酸化膜（31）を介在させて上記第３のセルプレート
（30）と第３のストレージノード（29）とで対向電極を
形成している。このものは、隣接の第３のキヤパシタC4
間の上記第３のストレージノード絶縁膜（28）でメモリ
セル間が分離されるようになされている。
溝（12a）と第２の溝（12b）とが近接して設けられ、そ
の第１の溝（12a）には第２のトランジスタT3が構成さ
れ、第２の溝（12b）には第３のキヤパシタC4が構成さ
れるものである。上記第２のトランジスタT3は、上記基
板（１）の主面から上記第２の溝（12b）の開口近傍の
側壁部にかけて横Ｌ字状に形成される第２のソース領域
（27）が配設される。この第２のソース領域（27）に上
記第２の溝（12b）の開口コーナ部の一方で接続される
上記第３のキヤパシタC4は、隣接のキヤパシタC4と共用
される第３のセルプレート（30）が並列に連結するＴ字
状に形成され、一方の下面から上記第２の溝（12b）内
に向けて中央部を垂直に伸長しており、その先端部が上
記第２の溝（12b）の底面部近傍まで達する。上記第２
の溝（12b）の内壁面には、その開口コーナ部の一方を
除いて全面に第３のストレージノード絶縁膜（28）が形
成されており、上記第３のセルプレート（30）との間に
第３のキヤパシタゲート酸化膜（31）と第３のツトレー
ジノード（29）とが形成され、上記第３のキヤパシタゲ
ート酸化膜（31）を介在させて上記第３のセルプレート
（30）と第３のストレージノード（29）とで対向電極を
形成している。このものは、隣接の第３のキヤパシタC4
間の上記第３のストレージノード絶縁膜（28）でメモリ
セル間が分離されるようになされている。
このように、第４図および第５図に示すいずれにあつ
ても、第１の溝（12a）にトランジスタ部が構成され、
第２の溝（12b）にキヤパシタ部が構成されるものであ
り、第２図に示すものに比べてさらに大容量化が図られ
るとともに、メモリセル寸法がより小さくできて高集積
化・高密度化に対してもさらに好適なものとなる。
ても、第１の溝（12a）にトランジスタ部が構成され、
第２の溝（12b）にキヤパシタ部が構成されるものであ
り、第２図に示すものに比べてさらに大容量化が図られ
るとともに、メモリセル寸法がより小さくできて高集積
化・高密度化に対してもさらに好適なものとなる。
なお、上記実施例の説明において、第1,第２のトラン
ジスタT2，T3は溝（12），第１の溝（12a）の底面部か
ら基板（１）の主面部にかけて構成されるものを示した
が、上記溝（12），第１の溝（12a）の底面部から側壁
部にかけて構成されるものであつても良い。
ジスタT2，T3は溝（12），第１の溝（12a）の底面部か
ら基板（１）の主面部にかけて構成されるものを示した
が、上記溝（12），第１の溝（12a）の底面部から側壁
部にかけて構成されるものであつても良い。
また、トランジスタ部とキヤパシタ部とでメモリセル
が構成されるメモリ素子の場合について示し、上記トラ
ンジスタ部のドレイン領域（15a）が溝（12），第１の
溝（12a）の底面部に形成される場合のものを示した
が、これらに限定されるものではなく、トランジスタ部
とキヤパシタ部とが直接接続されない他の素子構造を有
するもの、あるいはトランジスタ部単体のみにも適用さ
れるものであり、また、上記溝（12），第１の溝（12
a）の底面部にソース領域（15b），（27）が形成される
ものであつても良く、この場合にも上記と同様の効果を
奏するものである。
が構成されるメモリ素子の場合について示し、上記トラ
ンジスタ部のドレイン領域（15a）が溝（12），第１の
溝（12a）の底面部に形成される場合のものを示した
が、これらに限定されるものではなく、トランジスタ部
とキヤパシタ部とが直接接続されない他の素子構造を有
するもの、あるいはトランジスタ部単体のみにも適用さ
れるものであり、また、上記溝（12），第１の溝（12
a）の底面部にソース領域（15b），（27）が形成される
ものであつても良く、この場合にも上記と同様の効果を
奏するものである。
以上のようにこの発明の第１の発明は、メモリセルを
構成するMOS型トランジスタを、半導体基板に形成され
た溝内に形成し、かつ、このMOS型トランジスタの溝底
面部に形成されたドレイン領域とビット線との電気的接
続を、溝内にMOS型トランジスタのゲート電極と電気的
に絶縁されて半導体基板の一主面に対して垂直方向に配
置され、下端面がMOS型トランジスタのドレイン領域に
電気的に接続されるとともに上端面がビット線に電気的
に接続され、上端面の面積が下端面の面積に比較して大
きく形成されているビット線用電極にて行ったものとし
たので、短チャネル効果を引き起こさないチャネル長を
もったMOS型トランジスタを半導体基板の主面における
占有面積を増加させず、低減した状態で形成でき、しか
も、溝の開口面積を大きくせずとも、つまり、ドレイン
領域との接続面積を小さい状態で電気的接続を確実に、
かつ安定性良く行えるとともに、ビット線と重ね合わせ
余裕を大きくして電気的接続を確実に、かつ安定性良く
行えるため、MOS型トランジスタの溝低面部に形成され
たドレイン領域とビット線との電気的接続を、小さな占
有面積で良好に行え、その結果、高集積化・高密度化に
好適な半導体装置が得られる効果を有する。
構成するMOS型トランジスタを、半導体基板に形成され
た溝内に形成し、かつ、このMOS型トランジスタの溝底
面部に形成されたドレイン領域とビット線との電気的接
続を、溝内にMOS型トランジスタのゲート電極と電気的
に絶縁されて半導体基板の一主面に対して垂直方向に配
置され、下端面がMOS型トランジスタのドレイン領域に
電気的に接続されるとともに上端面がビット線に電気的
に接続され、上端面の面積が下端面の面積に比較して大
きく形成されているビット線用電極にて行ったものとし
たので、短チャネル効果を引き起こさないチャネル長を
もったMOS型トランジスタを半導体基板の主面における
占有面積を増加させず、低減した状態で形成でき、しか
も、溝の開口面積を大きくせずとも、つまり、ドレイン
領域との接続面積を小さい状態で電気的接続を確実に、
かつ安定性良く行えるとともに、ビット線と重ね合わせ
余裕を大きくして電気的接続を確実に、かつ安定性良く
行えるため、MOS型トランジスタの溝低面部に形成され
たドレイン領域とビット線との電気的接続を、小さな占
有面積で良好に行え、その結果、高集積化・高密度化に
好適な半導体装置が得られる効果を有する。
また、この発明の第２の発明は、第１の発明に加えて、
メモリセルを構成するキャパシタを、半導体基板に形成
された溝内に形成したので、さらなる半導体基板の主面
における占有面積の低減を図れ、その結果、高集積化・
高密度化に好適な半導体装置が得られる効果を有する。
メモリセルを構成するキャパシタを、半導体基板に形成
された溝内に形成したので、さらなる半導体基板の主面
における占有面積の低減を図れ、その結果、高集積化・
高密度化に好適な半導体装置が得られる効果を有する。
第１図はこの発明の一実施例による半導体装置の平面構
造を示す図、第２図は第１図のII-II線における断面
図、第３図（ａ）〜（ｅ）は第２図に示すものの製造工
程を示す図、第４図はこの発明の他の一実施例による半
導体装置を示す断面図、第５図はこの発明のさらに他の
一実施例による半導体装置を示す断面図、第６図は従来
の半導体装置の平面構造を示す図、第７図は第６図のVI
I-VII線における断面図である。 図において、（１）は基板、（11）はビツト線、（12）
は溝、（12a）は第１の溝、（12b）は第２の溝、（13）
はトランスフアゲート、（14b）はゲート酸化膜、（1
5）はn+領域、（15a）はドレイン領域、（15b）は第１
のソース領域、（18）は電極、（20b）は電極コンタク
トホール、（20c）はビツト線コンタクトホール、（2
7）は第２のソース領域、T2およびT3は第１および第２
のトランジスタ、C2，C3およびC4は第1,第２および第３
のキヤパシタである。 なお、図中同一符号は同一、又は相当部分を示す。
造を示す図、第２図は第１図のII-II線における断面
図、第３図（ａ）〜（ｅ）は第２図に示すものの製造工
程を示す図、第４図はこの発明の他の一実施例による半
導体装置を示す断面図、第５図はこの発明のさらに他の
一実施例による半導体装置を示す断面図、第６図は従来
の半導体装置の平面構造を示す図、第７図は第６図のVI
I-VII線における断面図である。 図において、（１）は基板、（11）はビツト線、（12）
は溝、（12a）は第１の溝、（12b）は第２の溝、（13）
はトランスフアゲート、（14b）はゲート酸化膜、（1
5）はn+領域、（15a）はドレイン領域、（15b）は第１
のソース領域、（18）は電極、（20b）は電極コンタク
トホール、（20c）はビツト線コンタクトホール、（2
7）は第２のソース領域、T2およびT3は第１および第２
のトランジスタ、C2，C3およびC4は第1,第２および第３
のキヤパシタである。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (4)
- 【請求項１】一主面に溝が形成された半導体基板、 この半導体基板の溝底面部に形成されたドレイン領域
と、上記半導体基板の一主面に上記溝開口面に接して形
成されたソース領域と、上記溝内に配置され、上記ソー
ス領域とドレイン領域との間に位置する上記溝側面にお
けるチャネル領域上にゲート絶縁膜を介して形成された
ゲート電極とを有したメモリセルを構成するMOS型トラ
ンジスタ、 上記MOS型トランジスタのソース領域に電気的に接続さ
れたストレージノードと、このストレージノードに絶縁
膜を介して対向配置されたセルプレートとを有した上記
メモリセルを構成するキャパシタ、 上記半導体基板の溝内に上記MOS型トランジスタのゲー
ト電極と電気的に絶縁されて上記半導体基板の一主面に
対して垂直方向に配置され、下端面が上記MOS型トラン
ジスタのドレイン領域と電気的に接続されるとともに、
上端面の面積が上記下端面の面積に比較して大きく形成
されているビット線用電極、 このビット線用電極の上端面に電気的に接続され、上記
ビット線用電極を介して上記MOSトランジスタのドレイ
ン領域に電気的に接続されたビット線を備えた半導体装
置。 - 【請求項２】MOS型トランジスタのゲート電極の膜厚
は、溝の短辺寸法の1/3であることを特徴とする特許請
求の範囲第１項記載の半導体装置。 - 【請求項３】一主面にトランジスタ用溝とキャパシタ用
溝が形成された半導体基板、 この半導体基板のトランジスタ用溝底面部に形成された
ドレイン領域と、上記半導体基板の一主面に上記トラン
ジスタ用溝開口面に接して形成されたソース領域と、上
記トランジスタ用溝内に配置され、上記ソース領域とド
レイン領域との間に位置する上記トランジスタ用溝側面
におけるチャネル領域上にゲート絶縁膜を介して形成さ
れたゲート電極とを有したメモリセルを構成するMOS型
トランジスタ、 上記キャパシタ用溝の側面に形成され、上記MOS型トラ
ンジスタのソース領域に電気的に接続されたストレージ
ノードと、上記キャパシタ用溝内に配置され、上記スト
レージノードに絶縁膜を介して対向配置された部分を有
するセルプレートとを有した上記メモリセルを構成する
キャパシタ、 上記半導体基板のトランジスタ用溝内に上記MOS型トラ
ンジスタのゲート電極と電気的に絶縁されて上記半導体
基板の一主面に対して垂直方向に配置され、下端面が上
記MOS型トランジスタのドレイン領域と電気的に接続さ
れるとともに、上端面の面積が上記下端面の面積に比較
して大きく形成されているビット線用電極、 このビット線用電極の上端面に電気的に接続され、上記
ビット線用電極を介して上記MOSトランジスタのドレイ
ン領域に電気的に接続されたビット線を備えた半導体装
置。 - 【請求項４】トランジスタ用溝とキャパシタ用溝は、半
導体基板の一主面に近接して配置されていることを特徴
とする特許請求の範囲第３項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333416A JP2507502B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
| KR1019880017661A KR920001637B1 (ko) | 1987-12-28 | 1988-12-28 | 반도체 장치 |
| DE3844120A DE3844120C2 (de) | 1987-12-28 | 1988-12-28 | Halbleitereinrichtung mit grabenförmiger Struktur |
| US07/529,693 US5032882A (en) | 1987-12-28 | 1990-05-29 | Semiconductor device having trench type structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333416A JP2507502B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Publications (2)
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|---|---|
| JPH01173751A JPH01173751A (ja) | 1989-07-10 |
| JP2507502B2 true JP2507502B2 (ja) | 1996-06-12 |
Family
ID=18265867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333416A Expired - Lifetime JP2507502B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Country Status (4)
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| US (1) | US5032882A (ja) |
| JP (1) | JP2507502B2 (ja) |
| KR (1) | KR920001637B1 (ja) |
| DE (1) | DE3844120C2 (ja) |
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| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
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| EP0468758B1 (en) * | 1990-07-24 | 1997-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US5464780A (en) * | 1990-07-25 | 1995-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulated gate effect transistor in a substrate depression |
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| DE19519159C2 (de) * | 1995-05-24 | 1998-07-09 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
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| US7859050B2 (en) | 2007-01-22 | 2010-12-28 | Micron Technology, Inc. | Memory having a vertical access device |
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| TWI549301B (zh) * | 2014-05-27 | 2016-09-11 | 華亞科技股份有限公司 | 垂直式電晶體結構與形成垂直式電晶體結構接觸節點的方法 |
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|---|---|---|---|---|
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| JPS6126261A (ja) * | 1984-07-16 | 1986-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 縦形ｍｏｓ電界効果トランジスタの製造方法 |
| US4786953A (en) * | 1984-07-16 | 1988-11-22 | Nippon Telegraph & Telephone | Vertical MOSFET and method of manufacturing the same |
| JPS6135554A (ja) * | 1984-07-28 | 1986-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 読出し専用メモリ−およびその製造方法 |
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- 1987-12-28 JP JP62333416A patent/JP2507502B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-28 DE DE3844120A patent/DE3844120C2/de not_active Expired - Fee Related
- 1988-12-28 KR KR1019880017661A patent/KR920001637B1/ko not_active Expired
-
1990
- 1990-05-29 US US07/529,693 patent/US5032882A/en not_active Expired - Fee Related
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| US5032882A (en) | 1991-07-16 |
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