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DE19720193C2 - Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung - Google Patents

Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung

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DE19720193C2
DE19720193C2 DE19720193A DE19720193A DE19720193C2 DE 19720193 C2 DE19720193 C2 DE 19720193C2 DE 19720193 A DE19720193 A DE 19720193A DE 19720193 A DE19720193 A DE 19720193A DE 19720193 C2 DE19720193 C2 DE 19720193C2
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DE
Germany
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trench
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mos transistor
mos transistors
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Bernd Goebel
Emmerich Bertagnolli
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Polaris Innovations Ltd
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Infineon Technologies AG
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Publication date
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    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft integrierte Schaltungsanordnungen, die einzeln ansteuerbare MOS-Transistoren benötigen.
Bei der Entwicklung neuer integrierter Schaltungsanordnungen werden eine erhöhte Packungsdichte sowie eine Verkürzung der Verbindungen zwischen Bauelementen angestrebt. Die Realisierung erfolgt derzeit meist in einer planaren Siliziumtechnologie.
Eine Verkleinerung der Flächen von MOS-Transistoren läßt sich beispielsweise durch einen vertikalen statt horizontalen Kanalverlauf erzielen.
Bei einer der Rechtsvorgängerin der Anmelderin vor dem Anmeldetag der vorliegenden Anmeldung bekannten Schaltungsanordnung ist ein vertikaler MOS-Transistor vorgeschlagen worden, dessen Source- und Draingebiete lateral und in unterschiedlicher Tiefe angeordnet sind. Sein Kanal verläuft im wesentlichen senkrecht zur Oberfläche der Schaltungsanordnung entlang einer Flanke einer Vertiefung. Der MOS-Transistor ist von einer Isolationsstruktur umgeben. Die Einsparung an Fläche pro Transistor beträgt etwa 4F2 gegenüber der Fläche planarer Transistoren. Mit etwa 16F2 ist die Fläche dieses vertikalen MOS-Transistors jedoch nach wie vor groß.
In US 5 376 575 A ist die Verwendung vertikaler MOS- Transistoren für DRAM-Zellenanordnungen, d. h. Speicherzellen- Anordnungen mit dynamischem wahlfreiem Zugriff, vorgeschlagen worden. Jeder vertikale MOS-Transistor umfaßt im beschriebenen Herstellungsverfahren zwei gegenüberliegende Flanken eines in einem Substrat befindlichen Grabens. Im oberen Bereich der Flanken sind erste dotierte Gebiete vorgesehen, die als erste Source/Drain-Gebiete des MOS- Transistors wirken. Zweite dotierte Gebiete, die als zweite Source/Drain-Gebiete wirken, sind unterhalb der ersten Source/Drain-Gebiete angeordnet. Zweite Source/Drain-Gebiete von entlang des Grabens benachbarten MOS-Transistoren sind über eine Bitleitung miteinander verbunden. Oberflächen der Flanken sind mit einem Gateoxid versehen. Für den MOS- Transistor ist eine Gateelektrode vorgesehen, die gegenüberliegende Oberflächen des Gateoxids bedeckt. Im Substrat sind flache Gräben vorgesehen, die quer zu Bitleitungen verlaufen und in denen quer zu den Bitleitungen verlaufende Wortleitungen angeordnet sind. Die Wortleitungen grenzen seitlich an Gateelektroden an und sind so mit diesen verbunden. Gateelektroden von entlang einer Wortleitung benachbarten MOS-Transistoren sind über die Wortleitung miteinander verbunden. Die mit diesem Verfahren kleinste erreichbare Fläche einer Speicherzelle beträgt 6F2.
Nachteilig an vertikalen MOS-Transistoren dieser Art ist, daß sie nur für Schaltungsanordnungen verwendet werden können, in denen die Gateelektroden der MOS-Transistoren untereinander verbunden sind. Die MOS-Transistoren können nicht einzelnen angesteuert werden.
Der Erfindung liegt das Problem zugrunde, eine integrierte Schaltungsanordnung mit MOS-Transistoren anzugeben, die einzeln angesteuert werden können und eine besonders kleine Fläche einnehmen. Ferner soll ein Herstellungsverfahren für solche MOS-Transistoren angegeben werden.
Dieses Problem wird gelöst durch eine integrierte Schaltungsanordnung mit zwei vertikalen MOS-Transistoren gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß Anspruch 5. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In der erfindungsgemäßen Schaltungsanordnung grenzt ein erster MOS-Transistor an eine erste Flanke eines Grabens und ein zweiter MOS-Transistor an eine zweite, der ersten Flanke gegenüberliegenden Flanke des Grabens an. Der erste MOS- Transistor und der zweite MOS-Transistor liegen sich gegenüber. Erste Source/Drain-Gebiete der beiden MOS- Transistoren befinden sich im oberen Bereich der Flanken. Ein zweites Source-Drain-Gebiet wird von beiden MOS-Transistoren geteilt und grenzt an einen Boden des Grabens an. Die Flanken des Grabens werden mit einem Gatedielektrikum versehen. Die Gateelektroden der MOS-Transistoren sind im Graben an den Flanken des Grabens angeordnet. Die Gateelektroden können über Teile einer leitenden Schicht, die oberhalb der ersten Source/Drain-Gebiete angeordnet sind, einzeln angesteuert werden.
Ein erfindungsgemäßer MOS-Transistor läßt sich mit einer Fläche von 4F2 herstellen.
Für das Herstellungsverfahren ist es wesentlich, daß vor Erzeugung des Grabens eine leitende Schicht erzeugt wird. Über Teile der leitenden Schicht können die Gateelektroden einzeln kontaktiert werden.
Die Erfindung bietet den Vorteil, daß die MOS-Transistoren einzeln angesteuert werden können. Damit lassen sich solche MOS-Transistoren z. B. für Hochfrequenzschaltungsanordnungen oder für Inverter verwenden.
Es liegt im Rahmen der Erfindung, zur Herstellung großer Schaltungsanordnungen mit erhöhter Packungsdichte an einem Graben mehr als zwei MOS-Transistoren zu realisieren.
Es liegt im Rahmen der Erfindung, zur Herstellung großer Schaltungsanordnungen mit erhöhter Packungsdichte mehrere parallel angeordnete Gräben, an denen MOS-Transistoren realisiert sind, zu erzeugen.
Es liegt im Rahmen der Erfindung, daß vertikale Transistoren eines ersten Grabens komplementär zu vertikalen Transistoren eines zweiten Grabens sind. Es liegt im Rahmen der Erfindung durch Implantation ein dotiertes wannenförmiges erstes Gebiet, in dem der erste Graben erzeugt wird, und ein dotiertes wannenförmiges zweites Gebiet, in dem der zweite Graben erzeugt wird, zu erzeugen. In diesem Fall ist es vorteilhaft, zur Implantation des ersten Gebiets eine erste Maske zu verwenden, die anschließend als Maske zur Herstellung einer zweiten Maske dient, welche bei der Implantation des zweiten Gebiets verwendet wird.
Es ist vorteilhaft, strukturierte Schichten, die Siliziumnitrid enthalten, als Masken zu verwenden, wenn durch thermische Oxidation isolierende Strukturen erzeugt werden, da solche Masken hitzebeständig und für Oxidantien undurchlässig sind.
Im folgenden wird die Erfindung anhand der Ausführungsbeispiele, die in den Figuren dargestellt sind, näher erläutert.
Fig. 1 zeigt ein erstes Substrat, nachdem an dessen Oberfläche eine erste Maske, eine erste Photolackmaske sowie ein dotiertes erstes Gebiet erzeugt wurden.
Fig. 2 zeigt das erste Substrat, nachdem mit Hilfe der ersten Maske eine zweite Maske gebildet wurde und nachdem mit Hilfe der zweiten Maske ein dotiertes zweites Gebiet erzeugt wurde.
Fig. 3 zeigt das erste Substrat, nachdem eine erste isolierende Struktur, ein dotiertes drittes Gebiet und ein dotiertes viertes Gebiet erzeugt wurden. Die erste isolierende Struktur trennt das dritte Gebiet vom vierten Gebiet.
Fig. 4 zeigt das erste Substrat, nachdem eine erste isolierende Schicht, eine Schicht aus dotiertem Polysilizium, eine zweite isolierende Schicht sowie ein erster Graben und ein zweiter Graben erzeugt wurden. Dadurch wurden erste Source/Drain-Gebiete definiert.
Fig. 5 zeigt das erste Substrat nach der Erzeugung eines zweiten Source/Drain-Gebiets und eines dritten Source/Drain-Gebiets mit Hilfe einer zweiten isolierenden Struktur aus SiO2.
Fig. 6 zeigt das erste Substrat nach der Erzeugung einer dritten isolierenden Schicht, und nach der Erzeugung von Spacern aus dotiertem Polysilizium.
Fig. 7 zeigt das erste Substrat, nachdem aus der dritten isolierenden Schicht ein Gatedielektrikum gebildet wurde und Gateelektroden erzeugt und voneinander isoliert wurden.
Fig. 8 zeigt ein zweites Substrat, nachdem ein erster Graben, ein zweiter Graben, ein erstes Gebiet, ein zweites Gebiet, erste Source/Drain-Gebiete, ein zweites Source/Drain-Gebiet, ein drittes Source/Drain-Gebiet, eine erste isolierende Struktur, eine zweite isolierende Struktur, eine Schicht aus dotiertem Polysilizium und eine zweite isolierende Schicht analog zu Fig. 5, sowie eine Struktur aus Siliziumnitrid erzeugt wurden.
Fig. 9 zeigt das zweite Substrat, nachdem ein Gatedielektrikum erzeugt wurde.
Gemäß eines ersten Ausführungsbeispiels ist ein erstes Substrat 1 eine Halbleiterscheibe, das an einer Oberfläche O Silizium enthält. An der Oberfläche O werden durch Implantation ein n-dotiertes erstes Gebiet Ge1 und ein p- dotiertes zweites Gebiet Ge2 so erzeugt, daß sie seitlich aneinandergrenzen (s. Fig. 2). Die Dotierstoffkonzentration des ersten Gebiets Ge1 beträgt ca. 1017 cm-3. Die Dotierstoffkonzentration des zweiten Gebiets Ge2 beträgt ca. 1017 cm-3. Das erste Gebiet Ge1 und das zweite Gebiet Ge2 werden Kanalbereiche von vier noch zu erzeugenden MOS-Transistoren umfassen.
Damit zur Erhöhung der Packungsdichte das erste Gebiet Ge1 und das zweite Gebiet Ge2 seitlich aneinander angrenzen, wird vor ihrer Erzeugung auf der Oberfläche O Siliziumnitrid mit einer Dicke von ca. 150 nm abgeschieden. Mit Hilfe einer ersten Photolackmaske P1, die durch ein photolithographisches Verfahren erzeugt wird, wird Siliziumnitrid geätzt, wodurch eine zur ersten Photolackmaske P1 formgleiche erste Maske M1 entsteht, die hitzebeständiger als die erste Photolackmaske P1 ist (s. Fig. 1) Als Ätzmittel ist z. B. ein Gemisch aus O2 und SF6 geeignet. Die erste Photolackmaske P1 dient auch als Maske bei der darauffolgenden Erzeugung des ersten Gebiets Ge1 durch Implantation (s. Fig. 1). Anschließend wird die erste Photolackmaske P1 entfernt. Mit Hilfe der hitzebeständigen und gegen Oxidantien undurchlässigen ersten Maske M1 wird durch thermische Oxidation an der Oberfläche O oberhalb des ersten Gebiets Ge1 eine zweite Maske M2 gebildet (s. Fig. 2). Dadurch grenzt die erste Maske M1 an die zweite Maske M2 an. Die Dicke der zweiten Maske M2 beträgt ca. 400 nm. Anschließend wird Siliziumnitrid z. B. mit H3PO4 selektiv zu SiO2 geätzt, wodurch die erste Maske M1 entfernt wird. Durch Implantation wird das zweite Gebiet Ge2 erzeugt, wobei die zweite Maske M2 als Maske dient (s. Fig. 2). Da die erste Maske M1 an die zweite Maske M2 angrenzte, grenzt das erste Gebiet Ge1 an das zweite Gebiet Ge2 an. Anschließend wird SiO2 selektiv zu Silizium geätzt, so, daß die zweite Maske M2 entfernt wird. Als Ätzmittel ist z. B. HF geeignet.
Mit Hilfe einer dritten Maske (nicht dargestellt) aus Siliziumnitrid, die Grenzgebiete zwischen dem ersten Gebiet Ge1 und dem zweiten Gebiet Ge2 nicht bedeckt und die analog zur ersten Maske M1 mit Hilfe einer zur dritten Maske formgleichen zweiten Photolackmaske (nicht dargestellt) erzeugt wird, wird durch thermische Oxidation eine erste isolierende Struktur I1 gebildet, die Grenzgebiete zwischen dem ersten Gebiet Ge1 und dem zweiten Gebiet Ge2 umfaßt (s. Fig. 3). Anschließend wird die dritte Maske durch Ätzen entfernt. Die erste isolierende Struktur I1 wird ein noch zu erzeugendes erstes Source/Drain-Gebiet S/D1b eines zweiten MOS-Transistors, der im ersten Gebiet Ge1 realisiert wird, von einem noch zu erzeugenden ersten Source/Drain-Gebiet S/D1c eines dritten MOS-Transistors, der im zweiten Gebiet Ge2 realisiert wird, voneinander trennen.
Mit Hilfe einer dritten Photolackmaske (nicht dargestellt), die mindestens das erste Gebiet Ge1 abdeckt, wird durch Implantation an der Oberfläche O in dem zweiten Gebiet Ge2 ein drittes Gebiet Ge3 erzeugt, das n-dotiert ist (s. Fig. 3). Mit Hilfe einer vierten Photolackmaske (nicht dargestellt), die mindestens das zweite Gebiet Ge2 abdeckt, wird innerhalb des ersten Gebiets Ge1 ein viertes Gebiete Ge4 durch Implantation erzeugt, das p-dotiert ist (s. Fig. 3). Aus dem dritten Gebiet Ge3 und dem vierten Gebiete Ge4 werden die ersten Source/Drain-Gebiete S/D1a, S/D1b, S/D1c, S/D1d der vier MOS-Transistoren entstehen.
Durch z. B. thermische Oxidation wird an der Oberfläche O eine isolierende Schicht S mit einer Dicke von ca. 50 nm erzeugt (s. Fig. 4). Die isolierende Schicht S wird zur elekrischen Isolation der ersten Source/Drain-Gebiete S/D1a, S/D1b, S/D1c, S/D1d der vier MOS-Transistoren von zu erzeugenden Gateelektroden Ga1, Ga2, Ga3, Ga4 der vier MOS-Transistoren beitragen. Anschließend wird eine leitende Schicht L aus dotiertem Polysilizium abgeschieden. Die leitende Schicht L wird der Kontaktierung der zu erzeugenden Gateelektroden Ga1, Ga2, Ga3, Ga4 oberhalb der ersten Source/Drain-Gebiete S/D1a, S/D1b, S/D1c, S/D1d dienen.
Über der leitenden Schicht L wird eine vierte Maske M4 aus SiO2 mit einer Dicke von ca. 200 nm erzeugt, indem SiO2 abgeschieden und anschließend mit Hilfe einer fünften Photolackmaske (nicht dargestellt) strukturiert wird. Die vierte Maske M4 bedeckt mindestens die isolierende Struktur I1. Anschließend werden ein erster Graben G1, der die leitende Schicht L, die isolierende Schicht S und das vierte Gebiet Ge4 durchtrennt und bis in das erste Gebiet Ge1 hineinreicht und ein zweiter Graben G2, der die leitende Schicht L, die isolierende Schicht S und das dritte Gebiet Ge3 durchtrennt und bis in das zweite Gebiet Ge2 hineinreicht, erzeugt (s. Fig. 4). Dies geschieht mit Hilfe der vierten Maske M4, wobei das dotiertes Polysilizium, SiO2 und Silizium anisotrop geätzt werden. Der erste Graben G1 und der zweite Graben G2 verlaufen im wesentlichen parallel und weisen eine Tiefe von ca. 600 nm ab der Oberfläche O, eine Weite von ca. 500 nm und eine Länge von ca. 100 µm auf. Das vierte Gebiet Ge4 wird durch den ersten Graben G1 in das erste Source/Drain-Gebiet S/D1a des ersten MOS-Transistors und in das erste Source/Drain-Gebiet S/D1b des zweiten MOS- Transistors geteilt. Das dritte Gebiet Ge3 wird durch den zweiten Graben G2 in das erste Source/Drain-Gebiet S/D1c des dritten MOS-Transistors und in das erste Source/Drain-Gebiet S/D1d des vierten MOS-Transistors geteilt.
Anschließend wird SiO2 in einem TEOS-Verfahren konform abgeschieden und anisotrop rückgeätzt, wodurch eine zweite isolierende Struktur I2 erzeugt wird, die in Form von Spacern Flanken des ersten Grabens G1 und des zweiten Grabens G2 bedeckt. Mit Hilfe einer sechsten Photolackmaske (nicht dargestellt), die mindestens das zweite Gebiet Ge2 aber nicht den ersten Graben G1 bedeckt, wird am Boden des ersten Grabens G1 ein p-dotiertes zweites Source/Drain-Gebiet S/D2a/b, das zum ersten MOS-Transistor und zum zweiten MOS- Transistor gehört, durch Implantation erzeugt (s. Fig. 5). Mit Hilfe einer siebten Photolackmaske (nicht dargestellt), die mindestens das erste Gebiet Ge1 aber nicht den zweiten Graben G2 bedeckt, wird am Boden des zweiten Grabens G2 ein n- dotiertes zweites Source/Drain-Gebiet S/D2c/d, das zum dritten MOS-Transistor und zum vierten MOS-Transistor gehört, durch Implantation erzeugt (s. Fig. 5). Die zweite isolierende Struktur I2 dient dabei als Maske, wodurch die laterale Ausdehnung des p-dotierten zweiten Source/Drain-Gebiets S/D2a/b und die laterale Ausdehnung des n-dotierten zweiten Source/Drain-Gebiets S/D2c/d klein gehalten werden. Außerdem werden durch die zweite isolierende Struktur I2 die Flanken des ersten Grabens G1 und des zweiten Grabens G2 vor Implantation geschützt. Anschließend wird SiO2 selektiv zu Silizium geätzt, wodurch die zweite isolierende Struktur I2 und die vierte Maske M4 entfernt werden.
Zur Herstellung eines Gatedielektrikums Gd wird durch thermische Oxidation eine dritte isolierende Struktur I3 erzeugt (s. Fig. 6). Die dritte isolierende Struktur I3 ist an den Böden der ersten Gräben G1 und der zweiten Gräben G2 besonders dick, da hoch dotiertes Silizium bei Temperaturen kleiner als 900°C stärker oxidiert als dotiertes Polysilizium oder als schwach dotiertes Silizium. An den Flanken des ersten Grabens G1 und des zweiten Grabens G2 beträgt die Dicke der isolierenden Struktur I3 ca. 15 nm. Darüber wird dotiertes Polysilizium mit einer Dicke von ca. 50 nm abgeschieden. Das dotierte Polysilizium wird anisotrop rückgeätzt, so, daß an den Flanken des ersten Grabens G1 und des zweiten Grabens G2 nur noch Spacer Sp übrigbleiben (s. Fig. 6). Durch isotropes Ätzen von SiO2 selektiv zum dotierten Polysilizium wird die dritte isolierende Struktur I3 so strukturiert, daß sie nur noch die Böden und die Flanken des ersten Grabens G1 und des zweiten Grabens G2 bedeckt (s. Fig. 7). Die leitende Schicht L wird also freigelegt. Ein Teil der dritten isolierenden Struktur I3 an den Flanken des ersten Grabens G1 und des zweiten Grabens G2 wird bei diesem Ätzschritt durch die Spacer Sp geschützt und dient als Gatedielektrikum Gd. Ein Teil der dritten isolierenden Struktur I3 an den Böden des ersten Grabens G1 und des zweiten Grabens G2 wird das p-dotierte zweite Source/Drain- Gebiet S/D2a/b und das n-dotierte zweite Source/Drain-Cebiet S/D2c/d von zu erzeugenden Gateelektroden Ga1, Ga2, Ga3, Ga4 der vier zu erzeugenden MOS-Transistoren isolieren.
Zur Bildung der Gateelektroden Ga1, Ga2, Ga3, Ga4 wird leitendes Material abgeschieden und anisotrop rückgeätzt, so, daß die Gateelektroden Ga1, Ga2, Ga3, Ga4 in Form von Spacern an den Flanken des ersten Grabens G1 und des zweiten Grabens G2 entstehen und mit der leitenden Schicht L verbunden sind.
Mit Hilfe einer siebten Photolackmaske (nicht dargestellt), die Gebiete oberhalb der ersten Isolationsstruktur I1 nicht bedeckt, wird eine Gateelektrode Ga2 des zweiten MOS- Transistors von einer Gateelektrode Ga3 des dritten MOS- Transistors isoliert (s. Fig. 7).
Auf diese Weise entstehen die vier MOS-Transistoren. Ihre Kanäle verlaufen entlang den Flanken des ersten Grabens G1 und des zweiten Grabens G2. Es handelt sich also um vertikale Transistoren. Die Gateelektroden Ga1, Ga2, Ga3, Ga4 sind einzeln ansteuerbar.
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat 1', das an einer Oberfläche O' Silizium enthält, ein erster Graben G1', ein zweiter Graben G2', ein strukturiertes erstes Gebiet Ge1', ein strukturiertes zweites Gebiet Ge2', vier erste Source/Drain-Cebiete S/D1a', S/D1b', S/D1c', S/D1d', zwei zweite Source/Drain-Cebiete S/D2a/b' S/D2c/d, eine erste isolierende Struktur I1', eine zweite isolierende Struktur I2', eine Schicht aus dotiertem Polysilizium L' und eine vierte Maske (nicht dargestellt) analog wie im ersten Ausführungsbeispiel vorgesehen.
Durch anisotropes Ätzen von SiO2 wird die vierte Maske entfernt und die zweite isolierende Struktur I2' so weit zurückgeätzt, bis Flanken der Schicht aus dotiertem Polysilizium L' freigelegt werden. Anschließend wird Siliziumnitrid ganzflächig aufgewachsen. Siliziumnitrid wächst dabei auf dem leitenden Material dicker als auf SiO2 auf. Durch isotropes Ätzen von Siliziumnitrid bleibt nur noch auf den Flanken und auf einer Oberfläche der Schicht aus dotiertem Polysilizium L' eine Struktur N aus Siliziumnitrid bestehen (s. Fig. 8). Die zweite isolierende Struktur I2' wird durch isotropes Ätzen mit z. B. HF entfernt. Durch thermische Oxidation wird eine dritte isolierende Struktur erzeugt, wobei die Struktur N aus Siliziumnitrid die Schicht aus dotiertem Polysilizium L' schützt (s. Fig. 9). An Flanken des ersten Grabens G1' und des zweiten Grabens G2' dient die dritte isolierende Struktur als Gatedielektrikum Gd'. Dann wird die Struktur N aus Siliziumnitrid in einem Ätzschritt entfernt.
Anschließend werden analog wie im ersten Ausführungsbeispiel Gateelektroden Ga1', Ga2', Ga3', Ga4' erzeugt.
Es sind viele Variationen der Ausführungsbeispiele denkbar:
Insbesondere können die Abmessungen der beschriebenen Schichten, Gebiete und Gräben an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt auch für die vorgeschlagenen Dotierstoffkonzentrationen. Strukturen und Schichten aus SiO2 können insbesondere durch thermische Oxidation oder durch ein Abscheidungsverfahren erzeugt werden. Statt SiO2 als Material des Gatedielektrikums zu verwenden, ist auch der Einsatz anderer Dielektrika, wie z. B. Siliziumnitrid, Al2O3 oder TaO5 möglich. Das Dielektrikum kann auch aus drei Teilschichten bestehen. In diesem Fall enthalten eine untere Teilschicht und eine obere Teilschicht SiO2 und eine mittlere Teilschicht Siliziumnitrid. Polysilizium kann sowohl während als auch nach der Abscheidung dotiert werden. Statt dotiertem Polysilizium lassen sich auch z. B. Metallsilizide und/oder Metalle verwenden. Die erste isolierende Struktur läßt sich auch als mit SiO2 gefüllte Gräben realisieren.

Claims (10)

1. Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren,
bei der die Schaltungsanordnung in einem Substrat (1) aus Halbleitermaterial angeordnet ist,
bei der ein erstes Source/Drain-Gebiet (S/D1a) eines ersten MOS-Transistors im Bereich der Oberfläche (O) des Substrats (1) an eine mit einem Gatedielektrikum (Gd) versehene erste Flanke eines Grabens (G1) im Substrat (1) angrenzt,
bei der ein erstes Source/Drain-Gebiet (S/D1b) eines zweiten MOS-Transistors im Bereich der Oberfläche (O) an eine mit dem Gatedielektrikum (Gd) versehene, der ersten Flanke gegenüberliegende, zweite Flanke des Grabens (G1) angrenzt,
bei der ein Schnitt senkrecht zum Graben (G1) und senkrecht zu der Oberfläche (O) des Substrats (1) das erste Source/Drain-Gebiet (S/D1a) des ersten MOS-Transistors und das erste Source/Drain-Gebiet (S/D1b) des zweiten MOS-Transistors enthält,
bei der ein zweites Source/Drain-Gebiet (S/D2a/b) Teil des ersten MOS-Transistors und Teil des zweiten MOS-Transistors ist und an einen mit isolierendem Material versehenen Boden des Grabens (G1) angrenzt,
bei der Gateelektroden (Ga1, Ga2) der MOS-Transistoren an den mit dem Gatedielektrikum (Gd) versehenen Flanken des Grabens angeordnet sind,
bei der die Gateelektroden (Ga1, Ga2) elektrisch nicht verbunden sind,
bei der die Gateelektroden (Ga1, Ga2) über mit ihnen verbundene Teile einer leitenden Schicht (L), die oberhalb der ersten Source/Drain-Gebiete (S/D1a, S/D1b) angeordnet sind, einzeln kontaktiert sind.
2. Integrierte Schaltungsanordnung nach Anspruch 1,
bei der mehrere vertikale MOS-Transistoren entlang der ersten Flanke und der zweiten Flanke des Grabens (G1) angeordnet sind,
bei der zweite Source/Drain-Gebiete (S/D2a/b) von entlang einer Flanke benachbarter vertikaler MOS-Transistoren elektrisch verbunden sind.
3. Integrierte Schaltungsanordnung nach Anspruch 1 oder 2, bei der in mehreren parallelen Gräben (G1, G2) vertikale MOS-Transistoren realisiert sind.
4. Integrierte Schaltungsanordnung nach Anspruch 3, bei der vertikale MOS-Transistoren eines ersten Grabens (G1) komplementär zu vertikalen MOS-Transistoren eines zweiten Grabens (G2) sind.
5. Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren gemäß Anspruch 1,
bei dem in einem Substrat (1) aus Halbleitermaterial mindestens ein Graben (G1) erzeugt wird,
bei dem vor der Erzeugung des Grabens (G1) auf einer Oberfläche (O) des Substrats (1) eine isolierende Schicht (S) aus isolierendem Material gebildet wird,
bei dem über die isolierende Schicht (S) eine leitende Schicht (L) aufgebracht wird,
bei dem bei der Erzeugung des Grabens (G1) die isolierende Schicht (S) und die leitende Schicht (L) strukturiert werden,
bei dem an Flanken des Grabens (G1) ein Gatedielektrikum (Gd) gebildet wird,
bei dem ein Boden des Grabens (G1) mit isolierendem Material versehen wird,
bei dem ein erstes Source/Drain-Gebiet (S/D1a) eines ersten MOS-Transistors im Bereich der Oberfläche (O) des Substrats (1) an einer ersten Flanke des Grabens (G1) und ein erstes Source/Drain-Gebiet (S/D1b) eines zweiten MOS-Transistors im Bereich der Oberfläche (O) des Substrats (1) an einer zweite Flanke des Grabens (G1) angrenzend angeordnet werden,
bei dem ein zweites Source/Drain-Gebiet (S/D2a/b) gebildet wird, das sowohl Teil des ersten MOS-Transistor als auch Teil des zweiten MOS-Transistor ist und an den Boden des Grabens (G1) angrenzend angeordnet wird,
beidem der erste MOS-Transistor und der zweite MOS-Transistor so angeordnet werden, daß ein Schnitt senkrecht zum Graben (G1) und senkrecht zu der Oberfläche (O) das erste Source/Drain-Gebiet (S/D1a) des ersten MOS-Transistors und das erste Source/Drain-Gebiet (S/D1b) des zweiten MOS-Transistors enthält,
bei dem Gateelektroden (Ga1, Ga2) der MOS-Transistoren erzeugt werden, und zwar so, daß die Gateelektroden (Ga1, Ga2) an die mit dem Gatedielektrikum (Gd) versehenen Flanken des Grabens (G1) und an Teilen der leitenden Schicht (L) angrenzen und elektrisch nicht verbunden sind.
6. Verfahren nach Anspruch 5,
bei dem das erste Source/Drain-Gebiet (S/D1a) und das zweite Source/Drain-Gebiet (S/D2a/b) als dotierte Gebiete im Substrat (1) erzeugt werden,
bei dem das erste Source/Drain-Gebiet (S/D1a) vor der Erzeugung des Grabens (G1) durch Implantation erzeugt wird,
bei dem das zweite Source/Drain-Gebiet (S/D2a/b) nach der Erzeugung des Grabens (G1) durch Implantation erzeugt wird.
7. Verfahren nach Anspruch 5 oder 6,
bei dem mehrere vertikale MOS-Transistoren entlang der ersten Flanke und der zweiten Flanke des Grabens (G1) erzeugt werden,
bei dem zweite Source/Drain-Gebiete (S/D2a/b) von entlang einer Flanke benachbarter vertikaler MOS-Transistoren so gebildet werden, daß sie elektrisch verbunden sind,
bei dem Gateelektroden (Ga1) der entlang einer Flanke benachbarten Transistoren voneinander isoliert werden.
8. Verfahren nach Anspruch 6 oder 7,
bei dem mehrere parallele Gräben (G1, G2) erzeugt werden, in denen vertikale MOS-Transistoren gebildet werden,
bei dem Gateelektroden (Ga2, Ga3) von benachbarten Transistoren benachbarter Gräben (G1, G2) voneinander isoliert werden.
9. Verfahren nach Anspruch 8,
bei dem der erste Graben (G1) in einem dotierten wannenförmigen ersten Gebiet (Ge1) und der zweite Graben (G2) in einem dotierten wannenförmigen zweiten Gebiet (Ge2) erzeugt werden, wobei Leitfähigkeitstypen des dotierten ersten Gebiets (Ge1) und des dotierten zweiten Gebiets (Ge2) entgegengesetzt zueinander sind,
bei dem erste Source/Drain-Gebiete (S/D1a, S/D1b) und zweite Source/Drain-Gebiete (S/D2a/b) vertikaler MOS- Transistoren eines ersten Grabens (G1) von einem Leitfähigkeitstyp dotiert sind, der entgegengesetzt zu einem Leitfähigkeitstyp, von dem erste Source/Drain-Gebiete (S/D1c, S/D1d) und zweite Source/Drain-Gebiete (S/D2c/d) vertikaler Transistoren eines zweiten Grabens (G2) dotiert sind und zum Leitfähigkeitstyp des ersten dotierten Gebiets (Ge1), ist.
10. Verfahren nach Anspruch 8 oder 9,
bei dem zur Bildung der Gateelektroden (Ga1, Ga2)) leitendes Material abgeschieden wird, so, daß die leitende Schicht (L) sowie die Flanken und der Boden des Grabens (G1) bedeckt werden, und anschließend rückgeätzt wird, wodurch mit Teilen der leitenden Schicht (L) verbundene Gateelektroden (Ga1, Ga2) in Form von Spacern entstehen, und Gateelektroden (Ga1, Ga2) von sich gegenüberliegenden MOS- Transistoren des Grabens (G1) voneinander isoliert werden,
bei dem das leitende Material zur Isolation von Gateelektroden (Ga1) entlang des Grabens (G1) benachbarter Transistoren mit Hilfe einer Maske geätzt wird,
bei dem das leitende Material zur Isolation von Gateelektroden (Ga2, Ga3) benachbarter Transistoren benachbarter Gräben (G1, G2) mit Hilfe einer Maske geätzt wird.
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