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JP2020043258A - 半導体メモリおよびその製造方法 - Google Patents

半導体メモリおよびその製造方法 Download PDF

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JP2020043258A
JP2020043258A JP2018170553A JP2018170553A JP2020043258A JP 2020043258 A JP2020043258 A JP 2020043258A JP 2018170553 A JP2018170553 A JP 2018170553A JP 2018170553 A JP2018170553 A JP 2018170553A JP 2020043258 A JP2020043258 A JP 2020043258A
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JP
Japan
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controller
substrate
memory elements
daf
semiconductor memory
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JP2018170553A
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English (en)
Inventor
寶豪 譚
Bao Hao Tan
寶豪 譚
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Kioxia Corp
Original Assignee
Kioxia Corp
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Publication date
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Priority to CN201811598862.3A priority patent/CN110896057B/zh
Priority to US16/290,597 priority patent/US11011505B2/en
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Abstract

【課題】例えば、より不都合の少ない新規な構成を備えた半導体メモリおよびその製造方法を得る。【解決手段】実施形態の半導体メモリは、例えば、基板と、コントローラと、複数のメモリ素子と、カバー層と、を備えている。基板は、第一面を有する。コントローラは、第一面上に実装されている。複数のメモリ素子は、コントローラをそれぞれ部分的に覆うように第一面上に接着層を介して取り付けられている。カバー層は、基板との間にコントローラおよび複数のメモリ素子が包まれるように、少なくとも第一面および複数のメモリ素子を覆っている。【選択図】図１

Description

本実施形態は、半導体メモリおよびその製造方法に関する。
従来、複数のメモリ素子と当該メモリ素子からのデータのリードおよびメモリ素子へのデータのライトを制御するコントローラとを一体に有した半導体メモリが知られている。
特開２０１７−５４８７９号公報
この種の半導体メモリでは、より不都合の少ない新規な構成を備えた半導体メモリおよびその製造方法が得られれば、有益である。
実施形態の半導体メモリは、例えば、基板と、コントローラと、複数のメモリ素子と、カバー層と、を備えている。基板は、第一面を有する。コントローラは、第一面上に実装されている。複数のメモリ素子は、コントローラをそれぞれ部分的に覆うように第一面上に接着層を介して取り付けられている。カバー層は、基板との間にコントローラおよび複数のメモリ素子が包まれるように、少なくとも第一面および複数のメモリ素子を覆っている。
図１は、第１実施形態の半導体メモリの例示的かつ模式的な断面図である。 図２は、第１実施形態の半導体メモリの例示的かつ模式的な平面図である。 図３Ａは、実施形態の半導体メモリの製造方法における当初の一工程を示す例示的かつ模式的な断面図である。 図３Ｂは、実施形態の半導体メモリの製造方法における図３Ａよりも後の工程を示す例示的かつ模式的な断面図である。 図３Ｃは、実施形態の半導体メモリの製造方法における図３Ｂよりも後の工程を示す例示的かつ模式的な断面図である。 図３Ｄは、実施形態の半導体メモリの製造方法における図３Ｃよりも後の工程を示す例示的かつ模式的な断面図である。 図４は、第１実施形態の変形例の半導体メモリの例示的かつ模式的な平面図である。 図５は、第２実施形態の半導体メモリの例示的かつ模式的な断面図である。 図６は、第３実施形態の半導体メモリの例示的かつ模式的な断面図である。
以下、半導体メモリの例示的な実施形態が開示される。以下に示される実施形態の構成や方法（技術的特徴）、ならびに当該構成や方法によってもたらされる作用および結果（効果）は、一例である。また、以下に例示される複数の実施形態には、同様の構成が含まれている。よって、各実施形態では、同様の構成に基づく同様の作用および効果が得られる。なお、以下では、当該同様の構成要素には共通の符号が付与され、重複する説明が省略される。
また、各図には、便宜上、方向を示す矢印が記載されている。方向Ｘ、方向Ｙ、および方向Ｚは、互いに直交している。方向Ｘおよび方向Ｙは、基板１０の裏面１０ａおよび表面１０ｂに沿う方向であり、方向Ｚは、基板１０の厚さ方向である。また、以下では、便宜上、基板１０の表面１０ｂが向く方向、すなわち図１の上方が、単に上方と称され、基板１０の裏面１０ａが向く方向、すなわち図１の下方が、単に下方と称されうる。また、方向Ｘは、各図における右方向である。
［第１実施形態］
図１は、半導体メモリ１Ａの方向Ｚに沿う断面図であり、図２は、半導体メモリ１Ａの方向Ｚの反対方向に見た平面図である。
図１に示されるように、半導体メモリ１Ａは、基板１０、コントローラ２０、メモリ素子３０、およびカバー層４０を備えている。
基板１０は、回路基板であり、例えば、プリント配線板である。基板１０は、扁平な板状の形状を有し、互いに平行な裏面１０ａおよび表面１０ｂを有している。裏面１０ａおよび表面１０ｂは、いずれも方向Ｚと交差するとともに、方向Ｚと略直交している。
コントローラ２０は、メモリ素子３０からのデータのリードおよびメモリ素子３０へのデータのライトを制御する。コントローラ２０は、当該リードおよびライト以外の制御を実行してもよい。また、コントローラ２０は、扁平な直方体状の形状を有し、互いに並行な裏面２０ａおよび表面２０ｂを有している。裏面２０ａおよび表面２０ｂは、いずれも方向Ｚと交差するとともに、方向Ｚと略直交している。
コントローラ２０は、基板１０の表面１０ｂ上に実装されている。コントローラ２０は、例えば、ダイアタッチフィルム５１（ＤＡＦ５１）を介して表面１０ｂ上に接着されうる。ＤＡＦ５１は、表面１０ｂと裏面２０ａとの間に介在し、当該表面１０ｂと裏面２０ａとを接着している。ＤＡＦ５１は、接着層とも称されうる。ＤＡＦ５１は、コントローラ２０の製造工程において複数のコントローラ２０の領域を一体に有したウエハ（不図示）の裏面に設けられる。ダイシングによってウエハを切断し複数のコントローラ２０に分けることにより、ＤＡＦ５１は、各コントローラ２０の裏面２０ａに設けられる。また、コントローラ２０は、ボンディングワイヤ２１を介して基板１０の例えば配線パターンのような導体部（不図示）と、電気的に接続されている。
メモリ素子３０は、不揮発性のメモリであって、例えば、ＮＡＮＤ型フラッシュメモリである。メモリ素子３０は、扁平な直方体状の形状を有し、互いに並行な裏面３０ａおよび表面３０ｂを有している。裏面３０ａおよび表面３０ｂは、いずれも方向Ｚと交差しており、本実施形態では方向Ｚと略直交している。
二つのメモリ素子３０は、基板１０の表面１０ｂ上に実装されている。二つのメモリ素子３０は、方向Ｘに隙間をあけて並んでいる。二つのメモリ素子３０は、それぞれ別のＤＡＦ５２を介して表面１０ｂ上に接着されている。ＤＡＦ５２は、表面１０ｂと裏面３０ａとの間に介在し、当該表面１０ｂと裏面３０ａとを接着している。また、ＤＡＦ５２は、コントローラ２０の表面２０ｂと裏面３０ａとの間にも介在し、当該表面２０ｂと裏面３０ａとを接着している。ＤＡＦ５２は、メモリ素子３０の製造工程において複数のメモリ素子３０の領域を一体に有したウエハ（不図示）の裏面に設けられる。ダイシングによってウエハを切断し複数のメモリ素子３０に分けることにより、ＤＡＦ５２は、各メモリ素子３０の裏面３０ａに設けられる。また、メモリ素子３０は、それぞれ、ボンディングワイヤ３１を介して基板１０の例えば配線パターンのような導体部（不図示）と、電気的に接続されている。
メモリ素子３０およびＤＡＦ５２は、コントローラ２０を部分的に覆っている。言い換えると、メモリ素子３０およびＤＡＦ５２は、方向Ｚにおいて、コントローラ２０と部分的に重なっている。すなわち、メモリ素子３０およびＤＡＦ５２は、コントローラ２０の表面２０ｂおよび基板１０の表面１０ｂを覆っている。図１，２に示されるように、方向Ｘに沿って並ぶ二つのメモリ素子３０の列の中間位置、言い換えると二つのメモリ素子３０の間の隙間が、コントローラ２０の中央部上に重なっている。
ＤＡＦ５２は、第一部位５２ａと第二部位５２ｂとを有している。第一部位５２ａは、コントローラ２０を覆う部位、言い換えるとコントローラ２０上に位置される部位である。また、第二部位５２ｂは、コントローラ２０から外れて表面１０ｂを覆う部位、言い換えると表面１０ｂ上に位置される部位である。図１，２に示されるように、方向Ｚに見た平面視では、第二部位５２ｂは、第一部位５２ａよりも広い。よって、メモリ素子３０は、コントローラ２０上に部分的に載せられているものの、コントローラ２０上で傾き難い。
また、図１に示されるように、ＤＡＦ５２の周縁部５２ｃは、それぞれ、周囲に向けて基板１０の表面１０ｂに沿って外側に膨らんでいる。これにより、二つのＤＡＦ５２の境界部分において、それらの周縁部５２ｃの一部である辺５２ｃ１および辺５２ｃ１が、互いに隙間無く接し、コントローラ２０を覆っている。
カバー層４０は、基板１０の表面１０ｂ上に設けられ、当該基板１０を覆っている。カバー層４０および基板１０は、コントローラ２０および二つのメモリ素子３０を包んでいる。カバー層４０は、絶縁性の合成樹脂材料によって作られている。当該合成樹脂材料は、例えば、二酸化ケイ素のような無機物の混合されたエポキシ樹脂である。カバー層４０は、封止樹脂とも称されうる。
図３Ａ〜図３Ｄは、半導体メモリ１Ａの製造工程を示している。まずは、図３Ａに示されるように、基板１０の表面１０ｂ上に、コントローラ２０が実装される。コントローラ２０は、ＤＡＦ５１を介して表面１０ｂ上に接着される。また、ワイヤボンディングが施され、コントローラ２０は、ボンディングワイヤ２１を介して基板１０の導体部（不図示）と電気的に接続される。
次に、図３Ｂに示されるように、基板１０の表面１０ｂおよびコントローラ２０の表面２０ｂを覆うように、二つのメモリ素子３０がそれぞれ別のＤＡＦ５２を介して接着される。ＤＡＦ５２は、表面１０ｂおよび表面２０ｂ上に載置される。二つのＤＡＦ５２は、方向Ｘに隙間ｇをあけて配置されている。
次に、図３Ｃに示されるように、二つのメモリ素子３０の表面３０ｂが基板１０の表面１０ｂに向けて、すなわち、方向Ｚとは反対方向に押圧される。この工程により、二つのＤＡＦ５２は、それぞれ、方向Ｚの高さが低くなるように圧縮されるとともに、二つのＤＡＦ５２の周縁部５２ｃは、それぞれ、周囲に向けて基板１０の表面１０ｂに沿って外側に押し出されて膨らむ。これにより、図３Ｂでは方向Ｘに互いに隙間ｇをあけて面していた二つのＤＡＦ５２の辺５２ｃ１，５２ｃ１が互いに近寄り、図３Ｃのように接する。これにより、隙間ｇが詰まり、コントローラ２０は、全体的に、ＤＡＦ５２によって覆われることになる。図３Ｃの状態で、ＤＡＦ５１，５２は固化される。
次に、図３Ｄに示されるように、基板１０の表面１０ｂ上にカバー層４０が載せられ、カバー層４０は、基板１０の表面１０ｂおよび当該表面１０ｂ上に露出している二つのメモリ素子３０を覆う。これにより、基板１０とカバー層４０とによって、コントローラ２０および二つのメモリ素子３０が包まれる。
以上、説明したように、本実施形態では、複数のメモリ素子３０は、コントローラ２０をそれぞれ部分的に覆うように、ＤＡＦ５２（接着層）を介して基板１０の表面１０ｂ（第一面）上およびコントローラ２０の表面２０ｂ上に接着される。仮に、コントローラ２０上にその全体を覆うようにＤＡＦ５２を介してメモリ素子３０を載せた場合にあっては、コントローラ２０の表面１０ｂに対してメモリ素子３０の裏面３０ａが十分な広さを有していないため、メモリ素子３０の傾きが生じ、これにより、表面１０ｂとＤＡＦ５２との間に隙間（ボイド）のような接着不良が生じて、歩留まりの低下の一因となる虞があった。この点、本実施形態によれば、複数のメモリ素子３０は、それぞれ部分的にコントローラ２０を覆っている分、各メモリ素子３０において、ＤＡＦ５２は、表面１０ｂのより広い領域上に存在することができる。言い換えると、ＤＡＦ５２のうちコントローラ２０から外れて表面１０ｂ上に位置される第二部位５２ｂは、ＤＡＦ５２のうちコントローラ２０上に位置される第一部位５２ａよりも広い。よって、メモリ素子３０およびＤＡＦ５２は、コントローラ２０上に載せられているものの、傾き難い。すなわち、本実施形態によれば、例えば、表面１０ｂとメモリ素子３０とをＤＡＦ５２によってより精度良くあるいはより確実に接着できるという効果が得られる。
また、本実施形態によれば、複数のメモリ素子３０は、それぞれ別のＤＡＦ５２を介して表面１０ｂ上に接着されている。仮に、一つの比較的広い接着層によって複数のメモリ素子３０を接着しようとすると、製造に手間を要しコストが増大する虞がある。この点、本実施形態によれば、複数のメモリ素子３０は、それぞれ別のＤＡＦ５２を介して表面１０ｂ上に接着されるため、例えば、一つの比較的広い接着層を用いる場合に比べて製造の手間を減らしコストを抑制することができる。また、ＤＡＦ５２は、ダイシングによってウエハを切断し複数のメモリ素子３０に分ける前に、複数のメモリ素子３０にＤＡＦ５２を一括して設けることができる。すなわち、ダイシングによってＤＡＦ５２が取り付けられたウエハを切断することにより、複数のＤＡＦ５２付きのメモリ素子３０ができる。よって、本実施形態によれば、例えば、より一層製造の手間を減らしより一層コストを抑制することができる。
また、本実施形態では、二つのＤＡＦ５２が、コントローラ２０上で互いに接している。このような構成によれば、例えば、コントローラ２０上を同じ材質の複数のＤＡＦ５２によって隙間無くあるいは隙間が小さい状態で覆うことができるため、温度変化に伴う半導体メモリ１Ａの歪みをより減らすことができる。
また、本実施形態では、ＤＡＦ５２の周縁部５２ｃは、外側に向けて膨らみ、各周縁部５２ｃの辺５２ｃ１がコントローラ２０上で互いに接している。このような構成によれば、例えば、メモリ素子３０を基板１０の表面１０ｂに向けて押圧して外側に膨らませることにより、コントローラ２０上で別のＤＡＦ５２の周縁部５２ｃが互いに接した構造、すなわち別のＤＡＦ５２が互いに接した構造を、比較的容易に得ることができる。
［第１実施形態の変形例］
図４は、本変形例の半導体メモリ１Ａ１の方向Ｚの反対方向に見た平面図である。図４に示されるように、本変形例は、四つのメモリ素子３０を有している。
本変形例では、基板１０の表面１０ｂ上に、四つのメモリ素子３０が配置されている。メモリ素子３０は、それぞれ、上記第１変形例と同様に、表面１０ｂ上に実装されている。
四つのメモリ素子３０は、対角状にかつタイルのように、互いに隙間をあけて方向Ｘおよび方向Ｙに並べられ、各メモリ素子３０の一つの角部３０ｃがコントローラ２０上に位置するように配置されている。すなわち、各メモリ素子３０の角部３０ｃとコントローラ２０とは、方向Ｚに重なっている。図４の平面視では、四つのメモリ素子３０の重心（図心）と、コントローラ２０の中心とが略重なっている。
そして、本変形例でも、半導体メモリ１Ａ１は、図３Ａ〜図３Ｄと同様のプロセスで作成されている。このため、四つのＤＡＦ５２の周縁部５２ｃが基板１０の表面１０ｂに沿って外側に膨らみ、隣接する周縁部５２ｃが互いに接している。コントローラ２０上では、方向Ｘまたは方向Ｙに隣接する二つのＤＡＦ５２の周縁部５２ｃの辺５２ｃ１が互いに接するとともに、四つのＤＡＦ５２の周縁部５２ｃの角５２ｃ２が互いに接している。
このように、本変形例では、四つのＤＡＦ５２が、コントローラ２０上で互いに接している。よって本変形例によっても、例えば、コントローラ２０上を同じ材質の複数のＤＡＦ５２によって隙間無くあるいは隙間が小さい状態で覆うことができるため、温度変化に伴う半導体メモリ１Ａ１の歪みが生じ難くなる。
［第２実施形態］
図５は、本実施形態の半導体メモリ１Ｂの方向Ｚに沿う断面図である。半導体メモリ１Ｂは、第１実施形態の半導体メモリ１Ａと略同じ構成を有しており、同様の製造工程によって製造されうる。ただし、本実施形態では、図３Ｃの工程が実施されない。このため、ＤＡＦ５２の周縁部５２ｃが外側に膨らんでなく、複数のＤＡＦ５２の周縁部５２ｃは、隙間ｇをあけて互いに離間している。このような構成によれば、例えば、図３Ｃの工程が実施されない分、工程が減り、製造の所要時間をより短くすることができ、半導体メモリ１Ｂの製造のスループットが向上しやすい。
［第３実施形態］
図６は、本実施形態の半導体メモリ１Ｃの方向Ｚに沿う断面図である。本実施形態では、基板１０とメモリ素子３０との間に、ダミー基板６０が介在している。ダミー基板６０は、扁平な直方体状の形状を有し、互いに並行な裏面６０ａおよび表面６０ｂを有している。裏面６０ａおよび表面６０ｂは、いずれも方向Ｚと交差しており、本実施形態では方向Ｚと略直交している。ダミー基板６０は、導体部を有さず、未処理の（ＤＡＦ５３付きの）ウエハから切断されることにより作られる。ダミー基板６０は、介在部材や、支持部材、バランサとも称されうる。なお、ダミー基板６０および接着層の製造方法は、これには限定されない。
ダミー基板６０は、例えば、ＤＡＦ５３を介して表面１０ｂ上に接着されうる。ＤＡＦ５３は、表面１０ｂと裏面６０ａとの間に介在し、当該表面１０ｂと裏面６０ａとを接着している。また、ＤＡＦ５３は、コントローラ２０の表面２０ｂと裏面６０ａとの間にも介在し、当該表面２０ｂと裏面６０ａとを接着している。ＤＡＦ５３は、接着層とも称されうる。ＤＡＦ５３は、複数のダミー基板６０の領域を一体に有した未処理のシリコンウエハ（不図示）の裏面に設けられている。ダイシングによってウエハを切断し複数のダミー基板６０に分けることにより、ＤＡＦ５３は、各ダミー基板６０の裏面６０ａに設けられる。ＤＡＦ５３は、第一接着層の一例である。
ダミー基板６０およびＤＡＦ５３は、コントローラ２０を覆っている。言い換えると、ダミー基板６０およびＤＡＦ５３は、方向Ｚにおいて、コントローラ２０と重なっている。すなわち、ダミー基板６０およびＤＡＦ５３は、コントローラ２０の表面２０ｂおよび基板１０の表面１０ｂを覆っている。図６に示されるように、ダミー基板６０の中央部が、コントローラ２０の中央部上に重なっている。また、ダミー基板６０およびＤＡＦ５３は、コントローラ２０を跨ぐように覆っている。
ＤＡＦ５３は、第一部位５３ａと第二部位５３ｂとを有している。第一部位５３ａは、コントローラ２０を方向Ｘすなわち表面１０ｂに沿う方向に跨ぐとともに覆う部位、言い換えるとコントローラ２０上に位置される部位である。また、第二部位５３ｂは、コントローラ２０から外れて表面１０ｂを覆う部位、言い換えると表面１０ｂ上に位置される部位である。方向Ｚに見た平面視では、第二部位５３ｂは、第一部位５３ａよりも広いとともに、ダミー基板６０およびＤＡＦ５３は、コントローラ２０を跨いでいる。よって、ダミー基板６０は、コントローラ２０上に載置されているものの、傾き難い。
二つのメモリ素子３０は、ダミー基板６０の表面６０ｂ上に実装されている。本実施形態でも、二つのメモリ素子３０は、方向Ｘに隙間をあけて並んでいる。二つのメモリ素子３０は、それぞれ別のＤＡＦ５２を介して表面６０ｂ上に接着されている。ＤＡＦ５２は、表面６０ｂと裏面３０ａとの間に介在し、当該表面６０ｂと裏面３０ａとを接着している。また、メモリ素子３０は、それぞれ、ボンディングワイヤ３１を介して基板１０の例えば配線パターンのような導体部（不図示）と、電気的に接続されている。また、図６から明らかとなるように、ダミー基板６０は、表面６０ｂに沿う方向に隙間をあけて並ぶ複数のメモリ素子３０を実装できる広さを有している。ＤＡＦ５２は、第二接着層の一例である。表面６０ｂは、第二面の一例である。
以上の本実施形態では、半導体メモリ１Ｃは、ダミー基板６０（介在部材）を備えている。ダミー基板６０は、ＤＡＦ５３（第一接着層）を介して基板１０の表面１０ｂ（第一面）上およびコントローラ２０の表面２０ｂ上にに接着され、二つのメモリ素子３０は、ＤＡＦ５２（第二接着層）を介してダミー基板６０の表面６０ｂ（第二面）上に接着されている。このような構成にあっては、ＤＡＦ５３は、表面１０ｂのより広い領域上に存在することができる。言い換えると、ＤＡＦ５３のうちコントローラ２０から外れて表面１０ｂ上に位置される第二部位５３ｂは、ＤＡＦ５３のうちコントローラ２０上に位置される第一部位５３ａよりも広い。よって、ダミー基板６０およびＤＡＦ５３は、コントローラ２０上に載せられているものの、傾き難い。すなわち、本実施形態によれば、例えば、表面１０ｂとＤＡＦ５２との間をより精度良くあるいはより確実に接着できるという効果が得られる。すなわち、本実施形態によれば、例えば、表面１０ｂとメモリ素子３０とをより精度良くあるいはより確実に接着できるという効果が得られる。
以上、本発明の実施形態を例示したが、上記実施形態は一例であって、発明の範囲を限定することは意図していない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、各実施形態の構成や形状は、部分的に入れ替えて実施することも可能である。また、各構成や形状等のスペック（構造や、種類、方向、形式、大きさ、長さ、幅、厚さ、高さ、数、配置、位置、材質等）は、適宜に変更して実施することができる。例えば、メモリ素子の数や配置は、上記実施形態には限定されず、種々に設定することができる。また、複数のメモリ素子が厚さ方向に積層されてもよい。
１Ａ，１Ａ１，１Ｂ，１Ｃ…半導体メモリ、１０…基板、１０ａ…裏面、２０…コントローラ、３０…メモリ素子、４０…カバー層、５２…ＤＡＦ（接着層、第二接着層）、５２ｃ…周縁部、５３…ＤＡＦ（接着層、第一接着層）、６０…ダミー基板（介在部材）。

Claims (7)

  1. 第一面を有した基板と、
    第一面上に実装されたコントローラと、
    前記コントローラをそれぞれ部分的に覆うように前記第一面上に接着層を介して取り付けられた複数のメモリ素子と、
    前記基板との間に前記コントローラおよび前記複数のメモリ素子が包まれるように、少なくとも前記第一面および前記複数のメモリ素子を覆うカバー層と、
    を備えた、半導体メモリ。
  2. 前記複数のメモリ素子は、それぞれ、別の接着層を介して前記第一面上に取り付けられた、請求項１に記載の半導体メモリ。
  3. 前記別の接着層が、前記コントローラ上で互いに接した、請求項２に記載の半導体メモリ。
  4. 前記第一面の直交方向から見た場合の前記別の接着層の周縁部は、それぞれ外側に向けて膨らむとともに、前記コントローラ上で互いに接した、請求項３に記載の半導体メモリ。
  5. 前記別の接着層が、前記コントローラ上で互いに離間した、請求項２に記載の半導体メモリ。
  6. 前記接着層は、
    前記第一面上に介在部材を接着する第一接着層と、
    前記介在部材の前記第一面とは反対側の第二面上に複数のメモリ素子をそれぞれ接着する第二接着層と、
    を有した、請求項１に記載の半導体メモリ。
  7. 基板の第一面上にコントローラを実装し、
    前記コントローラをそれぞれ部分的に覆うように複数のメモリ素子を別の接着層を介して前記第一面上に取り付け、
    複数のメモリ素子を前記第一面に向けて押圧し、前記第一面の直交方向から見た場合の前記別の接着剤の周縁部を互いに接するように外側に膨らませ、
    前記基板との間に前記コントローラおよび前記複数のメモリ素子が包まれるように、少なくとも前記第一面および前記複数のメモリ素子をカバー層で覆う、
    半導体メモリの製造方法。
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