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JP2012129464A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP2012129464A
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JP
Japan
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control element
substrate
semiconductor device
passive component
disposed
Prior art date
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Pending
Application number
JP2010281844A
Other languages
English (en)
Inventor
Yuji Karakane
祐次 唐金
Yoshiyasu Ando
善康 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to TW100132479A priority patent/TW201230286A/zh
Priority to US13/233,716 priority patent/US20120153432A1/en
Priority to CN2011102761766A priority patent/CN102569268A/zh
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Abstract

【課題】本発明の実施形態は、小型の半導体装置およびその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、基板と、前記基板の上に配置された制御素子と、を備える。そして、前記制御素子を覆う樹脂と、前記制御素子の上に配置され、前記樹脂に接し前記制御素子により制御されるメモリ素子と、を備え、上面からみて、前記メモリ素子の直下領域内に前記制御素子が配置されていることを特徴とする。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
１つのパッケージに複数のメモリ素子と制御素子を組み込んだ半導体装置が広く普及し、半導体記憶装置の大容量化と利便性の向上が図られている。一方、これらの半導体装置の用途も拡大し、携帯端末のような小型機器にも搭載されるようになり、パッケージサイズの小型化が望まれている。
パッケージのベースとなる基板の上に、メモリ素子、制御素子および各種の受動部品を平面的にレイアウトすると、必然的にパッケージサイズは大きくなる。そこで、これらの半導体素子および部品を立体的に配置する工夫がなされている。例えば、チップサイズの大きなメモリ素子の上に制御素子を積載することができる。
しかしながら、半導体素子の立体的な配置は、様々な問題を生じる。例えば、メモリ素子の上に配置された制御素子と、基板に設けられた外部端子と、の間を電気的に接続する金属ワイヤが長くなり、高周波信号を伝送できないことがある。また、制御素子を外部端子に接続するための別の中継素子が必要となり、製造コストが高くなる場合もある。そこで、高周波特性を向上させることが可能な、小型で低コストの半導体装置が求められている。
特開２００９−８８２１７号公報
本発明の実施形態は、小型の半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、基板と、前記基板の上に配置された制御素子と、を備える。そして、前記制御素子を覆う樹脂と、前記制御素子の上に配置され、前記樹脂に接し前記制御素子により制御されるメモリ素子と、を備え、上面からみて、前記メモリ素子の直下領域内に前記制御素子が配置されていることを特徴とする。
第１の実施形態に係る半導体装置の断面を示す模式図である。 第１の実施形態に係る半導体装置の製造過程を示す模式断面図である。 図２に続く半導体装置の製造過程を示す模式断面図である。 図３に続く半導体装置の製造過程を示す模式断面図である。 図４に続く半導体装置の製造過程を示す模式断面図である。 第１の実施形態の変形例に係る半導体装置の断面を示す模式図である。 第１の実施形態の別の変形例に係る半導体装置の断面を示す模式図である。 第２の実施形態に係る半導体装置の断面を示す模式図である。 第２の実施形態の変形例に係る半導体装置の断面を示す模式図である。 第２の実施形態の別の変形例に係る半導体装置の断面を示す模式図である。 第２の実施形態の変形例に係る半導体装置の製造過程を示す模式断面図である。 第３の実施形態に係る半導体装置の断面を示す模式図である。 第４の実施形態に係る半導体装置の断面を示す模式図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１００の断面を示す模式図である。ここに例示する半導体装置１００は、所謂ＢＧＡ（Ball Grid Array）型の半導体パッケージに収容された半導体記憶装置である。
半導体装置１００は、メモリ素子５０Ａ〜５０Ｃと、制御素子２０と、受動部品３０と、を備えている。
メモリ素子５０Ａ〜５０Ｃは、例えば、ＮＡＮＤ型フラッシュメモリである。制御素子２０は、メモリコントローラであり、メモリ素子５０Ａ〜５０Ｃの動作を制御する。受動部品３０は、抵抗および容量などの回路部品である。ここで、上面から見た面積は、メモリ素子５０Ａ〜５０Ｃが最も大きい。
図１に示すように、半導体装置１００は、基板１０と、基板１０の上に配置された制御素子２０と、基板１０の上に配置された受動部品３０と、を備えている。
制御素子２０は、裏面に設けられた接着層２１を介して基板１０の表面１０ａに実装されている。そして、制御素子２０の電極パッド２３と、基板１０の表面１０ａに設けられた接続端子１７との間が、金属ワイヤ２２により電気的に接続されている。
受動部品３０は、基板１０の表面１０ａにハンダ固定され、同時に、基板１０の表面１０ａに設けられた配線（図示しない）に接続されている。
さらに、制御素子２０と受動部品３０とは、絶縁性樹脂４０に覆われている。そして、メモリ素子５０Ａは、絶縁性樹脂４０に接して制御素子２０および受動部品３０の上に配置されている。
メモリ素子５０Ａ〜５０Ｃは、図１に示すように、電極パッド５１を露出するように階段状に位置をずらして積載されている。そして、一方の端に設けられた電極パッド５１Ａ〜５１Ｃと、基板１０の表面１０ａに設けられた接続端子１８と、の間が金属ワイヤ５２により接続されている。ここで、上面から見て、メモリ素子５０Ａ〜５０Ｃの直下領域内に、制御素子２０および受動部品３０が配置されている。すなわち、半導体記憶装置を小型化することができる。
接続端子１７および１８は、基板１０の内部に形成された配線層（図示しない）を介して、基板１０の裏面１０ｂに設けられたハンダボール１５に電気的に接続されている。そして、ハンダボール１５は、外部回路に接続され、メモリ素子５０Ａ〜５０Ｃおよび制御素子２０と、外部回路と、の間を電気的に接続する。ここで、受動部品３０が基板１０上に配置されることにより、受動部品３０と外部信号が入力されるハンダボール１５との間の距離を短くすることができる。その結果、ノイズを効果的に除去することができる。
さらに、メモリ素子５０Ａ〜５０Ｃおよび制御素子２０、受動部品３０は、封止樹脂６０に覆われ、外界に対して封止されている。
次に、図２〜図５を参照して半導体装置１００の製造過程を説明する。
図２（ａ）に示すように、基板１０の表面１０ａに受動部品３０を実装する。具体的には、受動部品３０が配置される表面１０ａの所定位置にハンダペーストを印刷する。そして、受動部品３０をハンダペースト上に載置し、リフロー方式によりハンダ付けする。
基板１０には、例えば、多層配線を含むガラスエポキシ基板を用いることができる。
続いて、図２（ｂ）に示すように、基板１０の表面１０ａに制御素子２０を実装する。制御素子２０の裏面には、例えば、エポキシ樹脂など熱硬化性の樹脂を含む接着層２１が設けられており、制御素子２０を表面１０ａに圧着することができる。さらに、基板１０を加熱することにより接着層２１を硬化させ、制御素子２０を固定する。
そして、図２（ｃ）に示すように、制御素子２０の電極パッド２３と、接続端子１７と、の間を、金属ワイヤ２２により接続する。
このように、接続端子１７と電極パッド２３との間の接続に金属ワイヤ２２を用いることにより、制御素子２０の種類を任意に選択することができる。例えば、金属ワイヤを使用しない所謂フリップチップタイプの制御素子では、電極パッドの間隔と接続端子１７の間隔とを一致させる必要がある。このため、基板には、制御素子に対応する専用の基板、または、一定の規格に適合した基板が用いられる。
また、所謂フリップチップタイプの制御素子では、電極パッドのピッチと基板１０の内部に形成された配線層のピッチを合わせる必要がある。そのため、電極パッドピッチが短い制御素子は、配置することができない。特に、メモリ素子を制御する制御素子２０では、電極パッド２３のピッチが基板１０の配線層のピッチよりも短いものが用いられる。本実施形態のように、接続端子１７と電極パッド２３との間の接続に金属ワイヤ２２を用いることにより、電極パッド２３のピッチが基板１０の配線層のピッチより短い制御素子２０を配置することができる。
次に、図３（ａ）に示すように、メモリ素子５０Ａを基板１０の表面１０ａに実装する。メモリ素子５０Ａの裏面には、樹脂層４０ａが設けられている。樹脂層４０ａは、例えば、熱硬化性のエポキシ樹脂を含み、弾性率が小さく柔らかい、所謂Ｂステージの状態に設けることができる。
したがって、図３（ｂ）に示すように、メモリ素子５０Ａは、制御素子２０および受動部品３０を樹脂層４０ａに包み込んで、基板１０に実装される。この際、樹脂層４０ａが柔らかいため、制御素子２０の電極パッド２３と接続端子１７とを結ぶ金属ワイヤ２２の変形を抑制することができる。
続いて、基板１０を加熱し、制御素子２０および受動部品３０を覆った樹脂層４０ａが硬化した絶縁性樹脂４０を形成する。結果として、メモリ素子５０Ａは、制御素子２０および受動部品３０の上に、絶縁性樹脂４０に接した状態で固着される。そして、メモリ素子５０Ａの上に、メモリ素子５０Ｂおよび５０Ｃを積載することが可能となる。
樹脂層４０ａは、例えば、メモリ素子５０Ａが設けられた半導体ウェーハの裏面にＤＡＦ（Die Attach Film）を貼り付けることにより形成することができる。また、半導体ウェーハの裏面に熱硬化性の樹脂を含んだ接着剤を塗布し、乾燥させることにより形成しても良い。
樹脂層４０ａの硬化前粘度を、例えば、１〜１００００Ｐａ・ｓとし、硬化後の弾性率を、例えば、１〜１０００ＭＰａとすることができる。
次に、図４（ａ）に示すように、メモリ素子５０Ｂおよび５０Ｃを順に実装する。メモリ素子５０Ｂおよび５０Ｃの裏面には、接着層４３が設けられており、それぞれ、メモリ素子５０Ａの表面、および、メモリ素子５０Ｂの表面に貼り付けることができる。
そして、図４（ｂ）に示すように、メモリ素子５０Ａ〜５０Ｃは、それぞれの一方の端に設けられた電極パッド５１Ａ〜５１Ｃを露出させるように、階段状に積載される。
続いて、基板１０を加熱することにより接着層４３を硬化させ、階段状に積載されたメモリ素子５０Ａ〜５０Ｃを固着させる。そして、電極パッド５１Ａ〜５１Ｃと接続端子１８との間を、金属ワイヤ５２で接続する。
次に、図５に示すように、基板１０の上に封止樹脂６０を成形し、メモリ素子５０Ａ〜５０Ｃおよび制御素子２０、受動部品３０を樹脂封じする。そして、基板１０の裏面側にハンダボール１５を付設して半導体装置１００を完成させることができる。
上記の半導体装置１００では、メモリ素子５０Ａの下に制御素子２０および受動部品３０が立体的に配置される。これにより、メモリ素子のサイズに依存した最小のパッケージサイズを実現することが可能である。一方、制御素子２０の電極パッド２３と、基板１０の表面１０ａに設けられた接続端子１７と、の間をつなぐ金属ワイヤ２２を短くすることが可能であり、高周波特性の劣化を抑制することもできる。
さらに、メモリ素子５０Ａの裏面に設けられた樹脂層４０ａを用いて、制御素子２０および受動部品３０を覆う絶縁性樹脂４０を形成することができるので、半導体装置１００の組み立てを簡略化することができる。
図６は、第１の実施形態の変形例に係る半導体装置１１０の断面を示す模式図である。半導体装置１１０では、受動部品３０の電極３３と、基板１０に設けられた配線１９と、の間を金属ワイヤ３２で接続した点において、図１に示す半導体装置１００と相違する。受動部品３０の電極３３には、例えば、金属ワイヤとの密着を向上させるため、金メッキを施すことが望ましい。
このように、受動部品３０の電気的な接続手段を金属ワイヤ３２に変えることにより、高温となるリフロー工程を省くことができる。さらに、制御素子２０と同じ組立工程でワイヤボンディングを実施することができるので、製造工程を簡略化することができる。
図７は、第１の実施形態の別の変形例に係る半導体装置１２０の断面を示す模式図である。半導体装置１２０では、制御素子２０および受動部品３０を覆う絶縁性樹脂４５の上に、メモリ素子５０Ａを実装する点で、図１に示す半導体装置１００と相違する。メモリ素子５０Ａは、その上段に積載されるメモリ素子５０Ｂおよび５０Ｃと同じように、裏面に設けられた接着層４３を有し、絶縁性樹脂４５の上に貼り付けることができる。
すなわち、本変形例に係る半導体装置１２０では、制御素子２０および受動部品３０を覆う絶縁性樹脂４５を予め成形し、その上にメモリ素子５０Ａを実装する。メモリ素子５０Ａは、裏面に設けられた接着層４３を介して絶縁性樹脂４５に接している。
半導体装置１２０では、メモリ素子５０Ａの裏面に厚い樹脂層４０ａ（図３（ａ）参照）を設ける必要がなく、製造工程の簡略化を図ることができる。
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置２００の断面を示す模式図である。
図８に示すように、半導体装置２００では、基板７０の内部に受動部品３０が配置されている点で、図１に示す半導体装置１００と相違する。
基板７０は、第１ベース７１と第２ベース７５の間に、絶縁層７２と配線層７３を交互に積層した多層構造を有している。例えば、第１ベース７１と第２ベース７５は、ガラスエポキシ基板である。絶縁層７２には、エポキシ樹脂に炭素繊維などを加えて複合成形した絶縁膜を用いることができる。
また、第１ベース７１と第２ベース７５との間に複数の配線層７３が配置されている。この配線層７３には、銅箔を用いることができる。上下に位置する配線層７３の間は、バンプ７４により電気的に接続され、第２ベースの表面７５ａに設けられた配線と、第１ベースの裏面７１ｂに付設されたハンダボール１５と、の間を電気的に接続している。この配線層７３及びバンプ７４は、例えば、熱圧着により一体化されている。なお、配線層７３とバンプ７４とを用いる代わりに、基板７０に第１ベース７１と第２ベース７５との間を貫通するスルーホールを形成し、このスルーホールの中に導電体を形成して、第２ベースの表面７５ａに設けられた配線と、第１ベースの裏面７１ｂに付設されたハンダボール１５と、の間を電気的に接続しても良い。
一方、受動部品３０は、第１ベース７１と第２ベース７５との間に内蔵されている。そして、第１ベース７１の表面に設けられた配線７９と配線層７３とを介して、第２ベース７５の表面に設けられた配線に接続されている。そして、第１ベース７１と第２ベース７５との間に、配線層７３、バンプ７４及び受動部品３０を覆うように絶縁層７２が配置され熱圧着により一体化されている。
図８に示すように、第２ベース７５の上には、制御素子２０が実装されている。制御素子２０の電極パッド２３は、第２ベース７５ａ上に配置された接続端子１７に金属ワイヤ２２を介して電気的に接続されている。制御素子２０は絶縁性樹脂４０に覆われ、絶縁性樹脂４０に接してメモリ素子５０Ａが配置されている。そして、メモリ素子５０Ａの上には、メモリ素子５０Ｂおよび５０Ｃが積載されている。
本実施形態に係る半導体装置２００でも、メモリ素子５０Ａは、制御素子２０および受動部品３０の上に配置され、パッケージサイズの小型化を図ることができる。そして、制御素子２０の電極パッド２３と、第２ベースの表面７５ａに設けられた配線の一部である接続端子１７と、の間は、短い金属ワイヤ２２で接続され、高周波特性の劣化を抑制することができる。また、制御素子２０の電極パッド２３が基板７７の最上層に位置する第２ベース７５ａに電気的に接続されることにより、メモリ素子５０Ａと制御素子２０の配線距離を短くすることができる。その結果、半導体装置２００の動作を高速にすることができる。
さらに、受動部品３０が、基板７０に内蔵されているため、半導体装置２００の組立工程を簡略化することが可能であり、製造コストを低減することができる。また、受動部品３０が第１ベース７１上に配置されることにより、受動部品３０と外部信号が入力されるハンダボール１５の距離を短くすることができる。その結果、ノイズを効果的に除去することができる。
また、図８に示す制御素子２０も基板７０に内蔵させることが可能であり、さらに、組立工程を簡略化することも可能である。
しかしながら、能動素子である制御素子２０を基板７０に内蔵させることは、半導体装置２００の歩留りを低下させ製造コストを高くする要因となる場合がある。例えば、制御素子２０が基板７０の製造過程で故障すると、その不具合は、メモリ素子５０Ａ〜５０Ｃを実装した後に行われる製品検査まで確認できない。したがって、メモリ素子５０Ａ〜５０Ｃおよびその実装コストが無駄になる恐れがある。
さらに、基板７０の製造過程において、配線の形成に電界メッキ法を使用すると、制御素子２０に電流を流し故障させる恐れがある。そこで、電界メッキ法に代えて、無電界メッキ法を用いる必要があるが、無電界メッキ法は高コストであり、基板７０の製造コストが高くなるという問題も生じる。
これに対し、本実施形態に係る半導体装置２００では、受動部品３０を基板７０に内蔵し、制御素子２０は基板７０の上に実装する。このため、基板７０の配線は、電界メッキ法を用いて形成することが可能である。そして、受動部品３０が基板７０の製造過程で故障することは殆ど無く、歩留りを低下させる恐れもない。
図９は、第２の実施形態の変形例に係る半導体装置２１０の断面を示す模式図である。半導体装置２１０では、図８に示す半導体装置２００と同じように、受動部品３０が基板７５の内部に配置されている。一方、基板７７に設けられた凹部８０の底面８１に制御素子２０が配置されている点で半導体装置２００と相違する。
図９に示すように、制御素子２０は、凹部８０を埋め込んだ絶縁性樹脂４０により覆われている。また、制御素子２０の電極パッド２３は第２ベース７５の接続端子１７に金属ワイヤ２２で接続されている。そして、メモリ素子５０Ａは、基板７７に内蔵された受動部品３０および制御素子２０の上に配置され、絶縁性樹脂４０に接して実装されている。絶縁性樹脂４０は、図３（ａ）に示すように、メモリ素子５０Ａの裏面に樹脂層４０ａを設けることにより形成することができる。
第２の実施形態の変形例に係る半導体装置２１０は、第２の実施形態と同様の効果を有する。すなわち、制御素子２０の電極パッド２３が基板７７の最上層に位置する第２ベース７５ａに電気的に接続されることにより、メモリ素子５０Ａと制御素子２０の配線距離を短くすることができる。その結果、半導体装置２００の動作を高速にすることができる。さらに、半導体装置２１０では、制御素子２０が基板７７の凹部に配置されるため、図８に示す半導体装置２００に比べてパッケージの厚さを薄くすることができる。
図１０は、第２の実施形態の別の変形例に係る半導体装置２２０の断面を示す模式図である。半導体装置２２０は、受動部品３０が基板７７に内蔵され、基板７７に設けられた凹部８０に制御素子２０が配置されている点で、図９に示す半導体装置２１０と共通する。
一方、半導体装置２２０では、凹部８０の内部は、絶縁性樹脂４５で埋め込まれ、制御素子２０が絶縁性樹脂４５に覆われている。そして、メモリ素子５０Ａが、絶縁性樹脂４５に接して実装されている点で、半導体装置２１０と相違する。メモリ素子５０Ａは、裏面に設けられた接着層４７を有し、接着層４７を介して絶縁性樹脂４５の上に貼り付けられる。
図１１は、半導体装置２２０の製造過程の一部を示す模式断面図である。
まず、受動部品８０を内蔵した基板７５を準備する。その後、第１ベース７１の上面を露出する凹部８０を形成する。
図１１（ａ）に示すように、基板７５に設けられた凹部８０の底面８１（第１ベース７１の上面）に制御素子２０を実装する。制御素子２０の裏面には、例えば、熱硬化性樹脂を含んだ接着層２１が設けられており、凹部８０の底面８１に圧着させることができる。そして、基板７５を加熱し接着層２１を硬化させることにより、制御素子２０を凹部８０の底面８１に固着させることができる。
次に、制御素子２０の電極パッド２３と、基板７７の表面７７ａに設けられた接続端子１７とを、金属ワイヤ２２を用いて接続する。なお、第２の実施形態の変形例においては、この後図３乃至図５の工程を経ることによって製造することが出来る。その後、凹部８０の内部に絶縁性樹脂４５を充填する。絶縁性樹脂４５には、例えば、熱硬化性のエポキシ樹脂を用いることができる。エポキシ樹脂は、γ−ブチロラクトン等の溶媒に拡散された粘度の低いものを用いることができる。これにより、金属ワイヤ２２の変形およびボイド等を発生を抑制することができ、凹部８０の内部を均一に充填することができる。
続いて、基板７７を加熱して溶媒を蒸散させ、さらに、エポキシ樹脂を硬化させる。
次に、図１１（ｂ）に示すように、制御素子２０および受動部品３０の上に、メモリ素子５０Ａを実装する。
メモリ素子５０Ａの裏面には、例えば、Ｂステージの接着層４７が設けられており、絶縁性樹脂４５の表面に密着させて貼り付けることができる。接着層４７は、例えば、熱硬化性樹脂を塗布して形成することができる。また、ＤＡＦを貼り付けても良い。
さらに、図１０に示すように、メモリ素子５０Ｂおよび５０Ｃを積載することができる。メモリ素子５０Ｂおよび５０の裏面に設けられた接着層４３と、メモリ素子５０Ａに設けられた接着層４７は、同じものでも良いし、接着層４７を接着層４３よりも厚くしても良い。
第２の実施形態の変形例の別の例に係る半導体装置２２０は第２の実施形態と同様の効果を有する。さらに、前述したように、制御素子２０を覆う絶縁性樹脂４５の充填時の粘度を低くして制御素子２０の金属ワイヤ２２の変形を抑制し、凹部８０の内部におけるボイドの発生を抑制することができる。
そして、凹部８０を埋め込む絶縁性樹脂４５と、メモリ素子５０Ａを貼り付ける接着層４７とは、別に設けられる。したがって、図９に示す半導体装置２１０のように、メモリ素子５０Ａの裏面に設けた樹脂層を用いて凹部８０を埋め込む必要がなく、薄い接着層４７とすることができる。これにより、上段に積載されるメモリ素子５０Ｂおよび５０Ｃと同じ接着層を用いることができるので、メモリ素子５０Ａの製造過程を簡略化することができる。
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置３００の断面を示す模式図である。半導体装置３００は、受動部品３０が形成されていない点が第１の実施形態と異なっている。このような実施形態においても、第１の実施形態と同様の効果が得られる。
（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置４００の断面を示す模式図である。半導体装置３００は、受動部品３０が形成されていない点が第２の実施形態と異なっている。このような実施形態においても、第２の実施形態と同様の効果が得られる。
以上、第１および第４の実施形態に係る半導体装置について説明したが、実施形態は、これに限定される訳ではない。例えば、半導体装置に搭載されるメモリ素子の数は、３つに限定される訳ではなく、３つ以上のメモリ素子を積載しても良いし、３つ以下でも良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０、７０、７５、７７・・・基板、 １０ａ、７５ａ、７７ａ・・・表面、 １０ｂ、７１ｂ・・・裏面、 １５・・・ハンダボール、 １７、１８・・・接続端子、 １９、７９・・・配線、 ２０・・・制御素子、 ２１、４３、４７・・・接着層、 ２２、３２、５２・・・金属ワイヤ、 ２３、５１Ａ〜５１Ｃ・・・電極パッド、 ３０・・・受動部品、 ３３・・・電極、 ４０、４５・・・絶縁性樹脂、 ４０ａ・・・樹脂層、 ５０Ａ〜５０Ｃ・・・メモリ素子、 ６０・・・封止樹脂、 ７１・・・第１ベース、 ７２・・・絶縁層、 ７３・・・配線層、 ７４・・・バンプ、 ７５・・・第２ベース、 ８０・・・凹部、 ８１・・・底面、 １００、１１０、１２０、２００、２１０、２２０・・・半導体装置

Claims (7)

  1. 基板と、
    前記基板の上に配置された制御素子と、
    前記制御素子を覆う樹脂と、
    前記制御素子の上に配置され、前記樹脂に接し、前記制御素子により制御されるメモリ素子と、
    を備え、
    上面からみて、前記メモリ素子の直下領域内に前記制御素子が配置されていることを特徴とする半導体装置。
  2. 前記基板の上または前記基板の内部に配置された受動部品をさらに有し、
    前記メモリ素子の直下領域内に前記受動部品が配置されていることを特徴とする請求項１記載の半導体装置。
  3. 前記制御素子は、前記基板に設けられた凹部の底面に配置されたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記受動部品は、前記基板の内部に配置されたことを特徴とする請求項３記載の半導体装置。
  5. 前記受動部品は、前記基板の上に配置され、
    前記樹脂は、前記制御素子および前記受動部品を覆うことを特徴とする請求項２記載の半導体装置。
  6. 基板と、前記基板の上に配置された制御素子と、前記基板の上または前記基板の内部に配置された受動部品と、前記制御素子および前記受動部品の上に配置され前記制御素子により制御されるメモリ素子と、を有する半導体装置の製造方法であって、
    前記メモリ素子の裏面に設けられた樹脂層により、前記制御素子を覆うことを特徴とする半導体装置の製造方法。
  7. 基板と、前記基板の上に配置された制御素子と、前記基板の上または前記基板の内部に配置された受動部品と、前記制御素子および前記受動部品の上に配置され前記制御素子により制御されるメモリ素子と、を有する半導体装置の製造方法であって、
    前記制御素子を樹脂で覆う工程と、
    前記メモリ素子の裏面に設けられた接着層を介して、前記樹脂の表面にメモリ素子を貼り付ける工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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