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JP2016219520A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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勝則 傳藤
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昌一 片岡
幹司 石橋
Kanji Ishibashi
幹司 石橋
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Abstract

【課題】ＱＦＮ製品のリードの底面と側面に形成された凹部の表面とにめっき層を形成する。【解決手段】通常の回転刃２４よりも厚い回転刃２１を使用して、ＱＦＮ基板１が有するリードフレーム２のタイバーにおいて全厚さのうち所定の厚さ部分を切削して切削溝２２を形成する。次に、電気めっき処理により、リードフレーム２の底面と切削溝２２の表面とにめっき層２３を形成する。次に、通常の厚さを有する回転刃２４を使用して、切削溝２２におけるリードフレーム２の残りの厚さ部分と封止樹脂８の全厚さ部分とを一括して切削する。ＱＦＮ基板１を２段階に分けて、タイバーを全て除去するように切削することにより、ＱＦＮ製品２６を製造する。ＱＦＮ製品２６において、リード５の底面とリード５の側面に形成された凹部２７の表面とにめっき層２３を安定して形成できる。【選択図】図３

Description

本発明は、被切断物を個片化することによって製造されたＱＦＮ（Quad Flat Non-leaded Package）と呼ばれる半導体装置及びその製造方法に関するものである。
プリント基板やリードフレームなどからなる基板を格子状の複数の領域に仮想的に区画して、それぞれの領域にチップ状の素子（例えば、半導体チップ）を装着した後、基板全体を樹脂封止したものを封止済基板という。回転刃などを使用した切断機構によって封止済基板を切断し、それぞれの領域単位に個片化したものが製品になる。
従来から、切断装置を使用して封止済基板の所定領域を回転刃などの切断機構によって切断している。まず、切断用テーブルに取り付けられた切断用治具の上に封止済基板を載置する。次に、封止済基板をアライメント（位置合わせ）する。アライメントすることによって、複数の領域を区切る仮想的な切断線の位置を設定する。次に、封止済基板を載置した切断用テーブルと切断機構とを相対的に移動させる。切削水を封止済基板の切断箇所に噴射するとともに、切断機構によって封止済基板に設定された切断線に沿って封止済基板を切断する。封止済基板を切断することによって個片化された製品（半導体装置）が製造される。
近年、携帯電話やパソコンなどの電子機器は小型化、多機能化が進展し、高密度に実装することができる実装技術が強く要求されている。高密度実装技術の一つとして、銅（Ｃｕ）や４２アロイ（Ｆｅ−Ｎｉ）などの金属からなるリ−ドフレームを用いて製造されるＱＦＮと呼ばれる半導体装置が注目されている。リ−ドフレームの所定領域（ダイパッド）に搭載された複数の半導体チップを一括して樹脂封止し、切断線に沿って切断することによってＱＦＮが製造される。以下、ＱＦＮを製造するためにリ−ドフレームに搭載された複数の半導体チップを一括して樹脂封止した封止済基板をＱＦＮ基板といい、ＱＦＮ基板を個片化することによって製造された製品をＱＦＮ製品という。
ＱＦＮ製品は、製品の外部に電気的接続用のリードを持たないノンリード型の製品である。製品の外部にリードを持たないので、製品の実装面積を小さくすることができる。個片化されたＱＦＮ製品においては、ダイパッドの底面及び各リードの底面はめっき処理がされた当初の状態をそのまま維持している。しかしながら、回転刃によって切断された各リードの側面は、めっき処理がされていない元の金属が露出した状態になる。ＱＦＮ製品をプリント基板（ＰＣＢ：Printed Circuit Board ）にはんだ接続する場合には、めっき処理がされていないリードの側面にはんだが付着しにくい。したがって、車載分野など信頼性が厳しい用途においては、はんだ付けによる実装強度や信頼性に課題を有する。
パッケージのアセンブリ中におけるリセスの残骸の蓄積を防止する半導体デバイスパッケージとして、「（略）、複数のリードを有するパッケージ本体に封止された半導体デバイスであって、各リードはパッケージ外に露出した部分を有する半導体デバイスと、各リードの角のリセスであって、各リセスは、ほぼ凹面の構造を有し、濡れ性の材料によって少なくとも部分的に充填される、リセスと、を備える」半導体デバイスパッケージが提案されている（例えば、特許文献１の段落〔００２３〕、図７、図８参照）。
特開２０１４−１１４５７号公報
この従来技術によれば、リードフレーム１１２に形成された凹部１３０に、濡れ性の材料２００、又は、除去可能な材料３００を充填する。しかしながら、リードフレーム１１２に形成された凹部１３０は幅が狭くかつ深さが浅いので、濡れ性の材料２００、又は、除去可能な材料３００を、凹部１３０に均一に充填することは技術的に非常に難しい。
本発明は上記の課題を解決するもので、半導体装置が有する外部との接続用端子であるリードの底面及び側面に形成された凹部の表面にめっき層を形成することによって、半導体装置を実装する際にはんだ付けによる実装強度を大きくする半導体装置及びその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明に係る半導体装置は、ダイパッドと、ダイパッドから離間しダイパッドの周囲に配置された複数のリードと、ダイパッドの天面に装着された機能素子とを備え、少なくともダイパッドと複数のリードと機能素子とが封止樹脂によって樹脂封止された半導体装置であって、複数のリードの側面における厚さ方向の一部分においてダイパッドの底面の側から形成された凹部と、ダイパッドの底面と複数のリードの底面と凹部における複数のリードの表面とに形成されためっき層とを備え、複数のリードの側面における厚さ方向の残りの部分と封止樹脂の側面とが同一面に存在することを特徴とする。
本発明に係る半導体装置は、上述の半導体装置において、めっき層は少なくともはんだめっき層又は金属めっき層を含むことを特徴とする。
本発明に係る半導体装置は、上述の半導体装置において、半導体装置はＱＦＮであることを特徴とする。
本発明に係る半導体装置は、上述の半導体装置において、めっき層がはんだを介して回路基板の外部端子に接続されることによって、半導体装置が回路基板に実装されることを特徴とする。
本発明に係る半導体装置は、上述の半導体装置において、凹部は、第１の厚さを有する円板状の第１の回転刃を使用して形成され、複数のリードの側面における厚さ方向の残りの部分と封止樹脂の側面とは、第１の厚さよりも小さくタイバーの幅よりも大きい第２の厚さを有する円板状の第２の回転刃を使用して切削されることによって形成されたことを特徴とする。
本発明に係る半導体装置は、上述の半導体装置において、複数のリードの側面における厚さ方向の一部分において、第１の回転刃の外縁における被切断物から出ていく部分が出ていく時点において切削溝の形成に寄与しないことによって、凹部が形成されたことを特徴とする。
本発明に係る半導体装置は、上述の半導体装置において、めっき層が電気めっきによって形成されることを特徴とする。
本発明に係る半導体装置は、上述の半導体装置において、めっき層が無電解めっきによって形成されることを特徴とする。
上記の課題を解決するために、本発明に係る半導体装置の製造方法は、行列（matrix）状に配列されたダイパッドとダイパッドの周囲に配置された複数のリードと複数のリードをそれぞれ連結するタイバーとを有するリードフレームを準備する工程と、ダイパッドの天面に機能素子を装着する工程と、少なくともダイパッドと複数のリードとタイバーと機能素子とを樹脂封止することによってリードフレームと封止樹脂とを含む被切断物を形成する工程と、切断機構を使用して被切断物を切断する工程とを備え、被切断物を切断して個片化することによって複数の半導体装置を製造する半導体装置の製造方法であって、切断する工程は、第１の厚さを有する円板状の第１の回転刃を使用して、タイバーに沿ってダイパッドの底面の側からリードフレームの全厚さのうち一部分を切削することによって切削溝を形成する工程と、被切断物をめっき処理することによって、少なくともダイパッドの底面と複数のリードの底面と切削溝における前記複数のリードの表面とにめっき層を形成する工程と、第１の厚さよりも小さくタイバーの幅よりも大きい第２の厚さを有する円板状の第２の回転刃を使用して、切削溝に沿ってリードフレームの全厚さのうち残りの部分と封止樹脂とを一括して切削する工程とを備え、リードフレームの全厚さのうち残りの部分と封止樹脂とを一括して切削することによって複数の半導体装置が製造されることを特徴とする。
本発明に係る半導体装置の製造方法は、上述の半導体装置の製造方法において、めっき層を形成する工程においては、めっき層に少なくともはんだめっき層又は金属めっき層を含めることを特徴とする。
本発明に係る半導体装置の製造方法は、上述の半導体装置の製造方法において、切削溝を形成する工程においては、少なくともリードフレームに含まれる端部の部材の一部に切削溝を形成しない部分を残し、切削溝を形成する工程においては、第１の回転刃の外縁における被切断物から出ていく部分が出ていく時点において切削溝の形成に寄与しないことを特徴とする。
本発明に係る半導体装置の製造方法は、上述の半導体装置の製造方法において、切削溝を形成する工程においては、切断機構に第１の回転刃を取り付けて使用し、一括して切削する工程においては、切断機構に第２の回転刃を取り付けて使用することを特徴とする。
本発明に係る半導体装置の製造方法は、上述の半導体装置の製造方法において、切断機構として第１の切断機構と第２の切断機構とを準備する工程と、第１の切断機構に第１の回転刃を取り付ける工程と、第２の切断機構に第２の回転刃を取り付ける工程とを備えることを特徴とする。
本発明に係る半導体装置の製造方法は、上述の半導体装置の製造方法において、半導体装置はＱＦＮであることを特徴とする。
本発明に係る半導体装置の製造方法は、上述の半導体装置の製造方法において、めっき層を形成する工程においては、電気めっきを使用することを特徴とする。
本発明に係る半導体装置の製造方法は、上述の半導体装置の製造方法において、めっき層を形成する工程においては、無電解めっきを使用することを特徴とする。
本発明によれば、行列（matrix）状に配列されたダイパッドと、ダイパッドの周囲に配置された複数のリードと、ダイパッドの天面に装着された機能素子とを有するリードフレームを樹脂封止することによって、リードフレームと封止樹脂とを含む被切断物を形成する。被切断物を２段階に分けて切削することによって半導体装置を製造する。１段階目の切削において、複数のリードの全厚さのうち一部分を切削することによって切削溝を形成する。半導体装置において、切削溝が形成されることによって複数のリードの側面には凹部が形成され、リードの底面とリードの側面に形成された凹部の表面とにめっき層が形成される。半導体装置を回路基板に実装する際に、リードの側面の一部分に形成されためっき層にはんだが付着することによって、リードとはんだとが接続される接続面積が大きくなる。したがって、半導体装置の実装強度（はんだを介した半導体装置と回路基板とのはんだ付けの接合強度）を大きくすることができる。
図１（ａ）は、本発明に係る製造方法によって切削されるＱＦＮ基板の平面図、図１（ｂ）は、Ａ−Ａ線断面図である。 図２（ａ）は、図１に示されたＱＦＮ基板を切削する際に使用される切断用治具の平面図、図２（ｂ）は、Ｂ−Ｂ線断面図である。 図３（ａ）〜（ｄ）は、本発明に係る製造方法によってＱＦＮ基板を切削する過程を示す概略断面図である。 図４（ａ）は、図１に示されたＱＦＮ基板が個片化されて製造されたＱＦＮ製品の下面図、図４（ｂ）は、その要部断面図、図４（ｃ）は、図４（ｂ）に示されたリード部分の拡大図である。 図５（ａ）は、プリント基板にＱＦＮ製品を実装する前の状態を示す概略断面図、図５（ｂ）は、プリント基板にＱＦＮ製品を実装した後の状態を示す概略断面図である。 図６（ａ）、（ｂ）は、ＱＦＮ基板に切削溝が形成された状態をそれぞれ示す平面図である。 図７（ａ）、（ｂ）は、複数のブロックからなる封止樹脂を有するＱＦＮ基板に切削溝が形成された状態をそれぞれ示す平面図である。 本発明に係る半導体装置を製造する際に使用される切断装置の構成を示す平面図である。
図３に示されるように、通常の回転刃２４よりも厚い回転刃２１を使用して、ＱＦＮ基板１が有するリードフレーム２のタイバー６において全厚さのうち所定の厚さ部分を切削して切削溝２２を形成する。次に、電気めっき処理により、リードフレーム２の底面と切削溝２２におけるリードフレーム２の表面とにめっき層２３を形成する。次に、通常の厚さを有する回転刃２４を使用して、ＱＦＮ基板１のタイバー６における残りの厚さ部分と封止樹脂８の全厚さ部分とを一括して切削する。ＱＦＮ基板１を２段階に分けて、タイバー６を全て除去するように切削することにより、ＱＦＮ製品２６を製造する。ＱＦＮ製品２６において、リード５の底面とリード５の側面に形成された凹部２７の表面とにめっき層２３を安定して形成できる。
本発明に係る半導体装置の実施例１について、図１〜図５を参照して説明する。本出願書類におけるいずれの図についても、わかりやすくするために、適宜省略し又は誇張して模式的に描かれている。同一の構成要素については、同一の符号を付して説明を適宜省略する。
図１（ａ）に示されるように、ＱＦＮ基板１は、最終的に切削されて個片化される被切断物である。ＱＦＮ基板１はリードフレーム２を有する。リードフレーム２には、半導体チップ（機能素子）３がそれぞれ搭載される半導体チップ搭載部（ダイパッド）４が行列（matrix）状に配列される。リードフレーム２は、銅（Ｃｕ）や４２アロイ（Ｆｅ−Ｎｉ）などの金属からなる。リードフレーム２の表面には、鉛フリーの金属めっき層又は鉛フリーのはんだめっき層（図示なし）が予め形成されていることが多い。各ダイパッド４の周囲には外部との接続用端子となる多数のリード５が配置される。図１（ａ）においては、半導体チップ３の電極（図示なし）に接続されるリード５が、ダイパッド４の周囲の各辺にそれぞれ４個配置された場合を示す。各ダイパッド４の周囲に配置された多数のリード５は、リードフレーム２において格子状に配列された金属枠であるタイバー６にそれぞれつながっている。タイバー６は０．２ｍｍ程度の幅を有する格子状に配列された金属枠である。
通常使用されるＱＦＮ基板においては、リードフレームの表面に鉛フリーのめっき層が形成されている場合が多いが、実施例１においては、リードフレーム２の表面にめっき層が形成されていない実施形態を示す。
図１（ｂ）に示されるように、各ダイパッド４の天面にはそれぞれ半導体チップ３が搭載される。リードフレーム２において、半導体チップ３が搭載される側の面を天面、半導体チップ３が搭載されない側の面を底面という（ＱＦＮ基板１においても同じ）。各半導体チップ３に設けられた複数の電極（図示なし）は、金線又は銅線からなるボンディングワイヤ７を介して、ダイパッド４の周囲に配置されたそれぞれのリード５に電気的に接続される。リードフレーム２のダイパッド４に搭載されたすべての半導体チップ３及びボンディングワイヤ７は、封止樹脂８によって一括して樹脂封止される。ＱＦＮ基板１は、リードフレーム２と封止樹脂８とを含む被切断物である。
図１（ａ）においては、長手方向（図では上下方向）に沿って４個、短手方向（図では左右方向）に沿って３個、合計１２個のダイパッド４が配列されたリードフレーム２が示される。図１（ａ）に示されるように、ＱＦＮ基板１において、長手方向に沿って伸びるタイバー６の中心線上に長手方向に沿って伸びる複数の切断線９が設定される。同様に、短手方向に沿って伸びるタイバー６の中心線上に短手方向に沿って伸びる複数の切断線１０が設定される。複数の切断線９と複数の切断線１０とは、ＱＦＮ基板１において仮想的に設定された格子状の切断線である。
図１（ｂ）に示されるように、切断線９及び切断線１０におけるＱＦＮ基板１の切断部の構造は、金属からなるタイバー６の上に封止樹脂８が形成された多層構造体（２層構造体）である。したがって、タイバー６と封止樹脂８とが積層された多層構造体を切削することによって、ＱＦＮ基板１が個片化される。複数の切断線９と複数の切断線１０とによって囲まれた複数の領域１１が、それぞれ個片化されたＱＦＮ製品に対応する。
図２に示されるように、切断用テーブル１２は、切断装置においてＱＦＮ基板１を切削して個片化するためのテーブルである。切断用テーブル１２には、製品に対応した切断用治具１３が取り付けられる。切断用治具１３は、金属プレート１４と金属プレート１４の上に固定された樹脂シート１５とを備える。樹脂シート１５には、機械的な衝撃を緩和するために適度な柔軟性が求められる。樹脂シート１５は、例えば、シリコーン系樹脂やフッ素系樹脂などによって形成されることが好ましい。切断装置の運用コストを低減するために、切断用テーブル１２は複数の製品に対して共通化され、切断用治具１３が製品の大きさや数に対応して取り替えられる。生産量がある程度多い場合には、粘着シートを使用する場合に比べて、切断用治具１３を使用するほうが運用コストを抑制することができる。
切断用治具１３の樹脂シート１５には、ＱＦＮ基板１における複数の領域１１をそれぞれ吸着して保持する複数の台地状の突起部１６が設けられる。図２（ａ）においては、長手方向に沿って６個、短手方向に沿って３個、合計１８個の突起部１６が設けられる。切断用治具１３には、複数の突起部１６の表面から樹脂シート１５と金属プレート１４とを貫通する複数の吸着孔１７がそれぞれ設けられる。複数の吸着孔１７は、切断用テーブル１２に設けられた空間１８にそれぞれつながる。切断用テーブル１２の空間１８は外部に設けられる吸引機構（図示なし）に接続される。ＱＦＮ基板１における複数の領域１１は、それぞれ対応する吸着孔１７によって切断用治具１３に吸着される。
図２（ａ）に示されるように、例えば、図１に示したＱＦＮ基板１の長手方向に沿って伸びる切断線９に対応するように、長手方向に沿って伸びる複数の切断溝１９が設けられる。同様に、短手方向に沿って伸びる切断線１０に対応するように、短手方向に沿って伸びる複数の切断溝２０が設けられる。複数の切断溝１９は樹脂シート１５（切断用治具１３）の長手方向に沿って伸び、短手方向に沿って並んで形成される。複数の切断溝２０は樹脂シート１５（切断用治具１３）の短手方向に沿って伸び、長手方向に沿って並んで形成される。
図２（ｂ）に示されるように、ＱＦＮ基板１におけるリードフレーム２の側の面（底面）を上にして、ＱＦＮ基板１が切断用テーブル１２に載置される。ＱＦＮ基板１を切断用テーブル１２に載置した状態において、ＱＦＮ基板１の各領域１１は、切断用テーブル１２の上に固定された吸着治具１３の突起部１６の上にそれぞれ載置される。したがって、ＱＦＮ基板１の長手方向に沿って伸びる複数の切断線９は、吸着治具１３の長手方向に沿って伸びる複数の切断溝１９の上に配置される。同様に、ＱＦＮ基板１の短手方向に沿って伸びる複数の切断線１０は、吸着治具１３の短手方向に沿って伸びる複数の切断溝２０の上に配置される。切断用テーブル１２の所定位置にＱＦＮ基板１を載置した状態で、切断用治具１３に設けられた各吸着孔１７によってＱＦＮ基板１の各領域１１がそれぞれ吸着される。切断用治具１３が各領域１１をそれぞれ吸着することによって、ＱＦＮ基板１が切断用テーブル１２に固定される。
図３を参照して、本発明に係る製造方法によってＱＦＮ基板１を切削して個片化する工程を説明する。まず、図３（ａ）に示されるように、切断装置において、ＱＦＮ基板１が有するリードフレーム２の側の面を上にして、切断装置に設けられた切断用テーブル１２（図２（ｂ）参照）にＱＦＮ基板１を載置する。切断用テーブル１２には切断用治具１３が取り付けられている。ＱＦＮ基板１に設定された切断線は、吸着治具１３に形成された切断溝の上に配置される。この状態で、ＱＦＮ基板１を切断用テーブル１２に吸着して固定する。
次に、図３（ｂ）に示されるように、切断機構（図示なし）に設けられた回転刃２１を使用して、ＱＦＮ基板１が有するリードフレーム２の全厚さのうち所定の厚さ部分を切削する。例えば、回転刃２１を、３０，０００〜４０，０００ｒｐｍ程度でもって高速回転させる。ＱＦＮ基板１の外側において、ＱＦＮ基板１が有するリードフレーム２の所定の深さ位置まで、回転刃２１の下端を下降させる。回転刃２１をＸ方向に移動させることにより、ＱＦＮ基板１の長手方向に沿って伸びる切断線９の位置に回転刃２１を合わせる。この段階では、回転刃２１はＱＦＮ基板１に接触しない。
次に、移動機構（図示なし）を使用して、切断用テーブル１２（図２（ｂ）参照）に載置されたＱＦＮ基板１をＹ方向に移動させる。これにより、高速回転している回転刃２１が、ＱＦＮ基板１に接触する。高速回転している回転刃２１によって、ＱＦＮ基板１の長手方向に沿って伸びる切断線９に沿って、リードフレーム２の全厚さのうち所定の厚さ部分を切削する。このことによって、ＱＦＮ基板１の長手方向に沿って伸びる切断線９に沿って、切削溝２２が形成される。ＱＦＮ基板１に設定された切断線に沿ってリードフレーム２の全厚さのうち１／２〜２／３程度の厚さ部分を切削することによって、切削溝２２を形成することが好ましい。
後述するように、ＱＦＮ基板１において、リードフレーム２の金属が露出している部分に電気めっき処理を施す。したがって、リードフレーム２の全面にわたって電気を導通させるためにリードフレーム２に一定の厚さ部分を残しておく必要がある。リードフレーム２を切削する工程においては、通常使用する回転刃の厚さよりも厚い回転刃２１を使用して切削溝２２を形成する。例えば、切断装置において、通常０．３ｍｍの厚さの回転刃を使用している場合であれば、０．４〜０．５ｍｍ程度の厚さを有する回転刃２１を使用することが好ましい。言い換えれば、切削溝２２の幅を通常の切断する幅よりも広くしておくことが好ましい。
図３においては、まず、ＱＦＮ基板１の長手方向に沿って伸びる複数の切断線９に沿ってリードフレーム２に複数の切削溝２２を形成する。次に、ＱＦＮ基板１を９０度回転させ、ＱＦＮ基板１の短手方向に沿って伸びる複数の切断線１０に沿ってリードフレーム２に複数の切削溝２２を形成する。このことにより、ＱＦＮ基板１が有するリードフレーム２において、格子状に切削された切削溝２２が形成される。
次に、図３（ｃ）に示されるように、切断装置からＱＦＮ基板１を取り出す。例えば、電気めっき処理装置を使用して、ＱＦＮ基板１に電気めっき処理を施す。このことによって、ＱＦＮ基板１が有するリードフレーム２において、金属が露出している部分（露出部）にめっき層２３が形成される。具体的には、ＱＦＮ基板１において、ダイパッド４の底面、各リード５の底面、及び、複数の切断線に沿って形成された複数の切削溝２２の表面にめっき層２３が形成される。図３においては、ＱＦＮ基板１が有するリードフレーム２の側の面（底面）を上にしているので、ダイパッド４の底面及び各リード５の底面が上に向いている。
電気めっき処理としては、鉛フリーのはんだめっき処理を施すことが好ましい。例えば、錫―銅（Ｓｎ−Ｃｕ）系、錫―銀（Ｓｎ−Ａｇ）系、錫−ビスマス（Ｓｎ−Ｂｉ）系などのはんだめっき処理が施される。リードフレーム２に含まれる格子状のタイバー６は、全厚さが切削されずに一定の厚さ部分が残っている。リードフレーム２は格子状のタイバー６によって全面にわたってつながっているので、リードフレーム２の全面における露出部に電気めっき処理を施すことができる。本実施例においては、この工程によって、リードフレーム２の露出部にめっき層２３が形成される。したがって、リードフレーム２を準備する工程においては、鉛フリーのめっき層を予め形成していなくてもよい。これに限らず、リードフレーム２に鉛フリーの金属めっき層又ははんだめっき層を予め形成しておいてもよい。
次に、図３（ｄ）に示されるように、電気めっき処理が完了したＱＦＮ基板１を再度切断装置に投入する。切断装置において、ＱＦＮ基板１を切断用テーブル１２（図２（ｂ）参照）に載置する。切断機構（図示なし）に設けられた回転刃２４を使用して、ＱＦＮ基板１が有するリードフレーム２の残りの厚さ部分と封止樹脂８の全厚さ部分とを一括して切削する。例えば、回転刃２４を、３０，０００〜４０，０００ｒｐｍ程度でもって高速回転させる。ＱＦＮ基板１の外側において、ＱＦＮ基板１が有する封止樹脂８の天面（図３においては下側の面）よりも下の位置まで、回転刃２４の下端を下降させる。回転刃２４をＸ方向に移動させることにより、ＱＦＮ基板１の長手方向に沿って伸びる切断溝２２の位置に回転刃２４を合わせる。この段階では、回転刃２４はＱＦＮ基板１に接触しない。
次に、移動機構（図示なし）を使用して、切断用テーブル１２に載置されたＱＦＮ基板１をＹ方向に移動させる。これにより、高速回転している回転刃２４が、ＱＦＮ基板１に接触する。高速回転している回転刃２４によって、ＱＦＮ基板１の長手方向に沿って伸びる切削溝２２に沿って、リードフレーム２の残りの厚さ部分と封止樹脂８の全厚さ部分とを一括して切削する。このことによって、ＱＦＮ基板１の全厚さに相当する部分が切削された切削跡２５が、ＱＦＮ基板１の長手方向に沿って形成される。
次に、ＱＦＮ基板１の長手方向に沿って伸びる複数の切削溝２２に沿って、複数の切削跡２５を形成する。ＱＦＮ基板１を９０度回転させ、ＱＦＮ基板１の短手方向に沿って伸びる複数の切削溝２２沿って複数の切削跡２５を形成する。このことにより、ＱＦＮ基板１には、格子状に切削された切削跡２５が形成される。複数の切削跡２５によって囲まれた領域がＱＦＮ製品２６に相当する。
本実施例においては、厚さの異なる２種類の回転刃２１、２４を使用してＱＦＮ基板１を２段階に分けて切削する。回転刃２４は通常の厚さを有する回転刃であり、回転刃２１は回転刃２４よりも厚い厚さを有する回転刃である。回転刃２４の厚さは、切削溝２２の幅よりは小さく、タイバー６の幅よりは大きい。したがって、回転刃２４を使用してＱＦＮ基板１を切削溝２２に沿って切削しても、切削溝２２の側面に形成されためっき層２３が回転刃２４によって削られることがない。加えて、タイバー６はすべて除去される。したがって、ＱＦＮ製品２６の各リード５は、めっき層２３が形成された凹部２７を各リード５の側面に有する構造を備える。ＱＦＮ製品２６において、リード５の底面とリード５の側面に形成された凹部２７の表面とは、連続しためっき層２３を有する。
図４に示されるように、ＱＦＮ基板１を切削して個片化することによって、ＱＦＮ製品２６が製造される。ＱＦＮ基板１は、タイバー６の幅よりも厚さの厚い回転刃２４を使用して切削される。タイバー６の幅よりも回転刃２４の厚さが厚いので、回転刃２４によってタイバー６が全幅にわたって切削される。ＱＦＮ基板１の切削が完了した後には、タイバー６は完全に除去される。したがって、図４（ａ）、（ｂ）に示されるように、個片化されたＱＦＮ製品２６の各リード５は、タイバー６からそれぞれ分離されて電気的に独立した端子になる。電気的に独立した端子である各リード５は、ボンディングワイヤ７を介して半導体チップ３に形成された電極（図示なし）にそれぞれ接続されている。ＱＦＮ製品２６は、平面視した場合に製品の外部に電気的接続用のリードを持たないノンリード型の製品である。
図４（ｃ）に示されるように、ＱＦＮ製品２６において、各リード５の側面にはそれぞれ凹部２７が形成されている。各リード５は、金属からなる底面５ａと側面５ｂと突出面５ｃと突出側面５ｄとを有している。リード５の底面５ａと側面５ｂと突出面５ｃとには、めっき層２３が連続して形成されている。リード５の突出側面５ｄにおいては、めっき層が形成されておらず、元の金属が露出している。リード５の突出側面５ｄと封止樹脂８の側面とは同一面（図４（ｃ）おける鉛直面）に存在する。
本実施例においては、ＱＦＮ製品２６のリード５の底面５ａと側面５ｂと突出面５ｃとにめっき層２３を連続して形成するので、外部との電気的接続用の端子であるリード５におけるめっき形成領域が大きくなる。したがって、ＱＦＮ製品２６をはんだ接続した際のはんだぬれ性を向上させることができる。はんだぬれ性が向上するので、はんだフィレットの形状を良好にしてＱＦＮ製品２６をプリント基板に実装する際の実装強度を大きくすることができる。
図５（ａ）に示されるように、ＱＦＮ製品２６は、例えば、プリント基板（ＰＣＢ）２８などにはんだによって接続されて使用される。ＱＦＮ製品２６は、封止樹脂８の側を上にダイパッド４の側を下にしてプリント基板２８に実装される。プリント基板２８には、ＱＦＮ製品２６のダイパッド４に対応する位置に第１のランド（放熱部として機能する外部端子）２９が形成される。各リード５に対応する位置に第２のランド（外部端子）３０がそれぞれ形成される。第１のランド２９及び第２のランド３０の上には、クリームはんだ３１Ａがスクリーン印刷などによって塗布される。
図５（ｂ）に示されるように、ＱＦＮ製品２６のダイパッド４が第１のランド２９の上に、ＱＦＮ製品２６の各リード５が第２のランド３０の上にそれぞれ位置合わせされた状態で、ＱＦＮ製品２６がプリント基板２８の上に載置される。この状態で、プリント基板２８とＱＦＮ製品２６とをリフロー炉に入れて熱処理する。クリームはんだ３１Ａが熱により溶けることによって、ダイパッド４と第１のランド２９とが接続され、各リード５と第２のランド３０とがそれぞれ接続される。クリームはんだ３１Ａが冷却され固まったはんだ３１ＢになることによってＱＦＮ製品２６がプリント基板２８に実装される。
ＱＦＮ製品２６において、リード５の底面５ａと側面５ｂと突出面５ｃとにはめっき層２３が形成されている（図４（ｃ）参照）。プリント基板２８の第２のランド３０に塗布されたクリームはんだ３１Ａが、ＱＦＮ製品２６のリード５に形成されためっき層２３と接触する面積が増える。したがって、固まったはんだ３１Ｂによって接続される面積が増えるので、実装強度を大きくすることができる。更に、リード５の側面５ｂにもクリームはんだ３１Ａがせり上がるので、はんだぬれ性が向上する。したがって、はんだフィレットの形状が良好な形状になるので、はんだ接続の信頼性を向上させることができる。加えて、はんだ接続の寿命を長くすることができる。更に、車載用途などのように環境が厳しい状況にあっても（例えば、高温、低温、高湿、振動など）、はんだ不良が発生しにくいので、ＱＦＮ製品２６の信頼性が向上する。
本実施例によれば、まず、切断装置を使用して、ＱＦＮ基板１が有するリードフレーム２の全厚さのうち所定の厚さ部分を切削する。通常の回転刃２４よりも厚さの厚い回転刃２１を使用して、リードフレーム２に切削溝２２を形成する。次に、電気めっき処理装置を使用して、ＱＦＮ基板１に電気めっき処理を施すことによって、リードフレーム２の底面と切削溝２２の表面とにめっき層２３を形成する。次に、再度切断装置を使用して、ＱＦＮ基板１が有するリードフレーム２の残りの厚さ部分と封止樹脂８の全厚さ部分とを一括して切削する。通常の厚さの有する回転刃２４を使用してＱＦＮ基板１を個片化することによって、ＱＦＮ製品２６を製造する。このような簡単な製造方法によって、ＱＦＮ製品２６において、リード５の底面とリード５の側面に形成された凹部２７の表面とにめっき層２３を安定して形成することができる。
本実施例によれば、ＱＦＮ製品２６において、リード５の底面とリード５の側面に形成された凹部２７の表面とに、同じ工程によってめっき層２３を安定して形成することができる。したがって、ＱＦＮ製品２６の電極となるリード５に形成されるめっき形成領域の面積を大きくすることができる。ＱＦＮ製品２６をプリント基板２８に実装する際に、ＱＦＮ製品２６のリード５とクリームはんだ３１Ａとが接触するめっき形成領域を大きくすることができる。したがって、リード５と固まったはんだ３１Ｂとを接続する接続面積が大きくなるので、ＱＦＮ製品２６の実装強度を大きくすることができる。
本実施例によれば、ＱＦＮ製品２６において、リード５の底面とリード５の側面に形成された凹部２７の表面とに、同じ工程によってめっき層２３を安定して形成することができる。ＱＦＮ製品２６をプリント基板２８に実装する際に、リード５の側面にもクリームはんだ３１Ａがせり上がるので、はんだぬれ性が向上する。はんだフィレットの形状が良好な形状になるので、はんだ接続の信頼性を向上させることができる。加えて、はんだ接続の寿命を長くすることができる。更に、車載用途などのように環境が厳しい状況にあっても、はんだ不良が発生しにくいので、ＱＦＮ製品２６の信頼性が向上する。
本実施例によれば、切断装置を使用して、ＱＦＮ基板１を２段階に分けて切削することによってＱＦＮ製品２６を製造する。ＱＦＮ基板１を切削する際には、同じ切断用治具１３を使用して切削することができる。粘着テープを使用して切削する方法を採用していないので、処理するＱＦＮ基板１の数が増えれば増えるほど材料コストを抑制することができる。材料コストを削減することによって、ＱＦＮ製品２６の製造コストを下げることが可能になる。
図６、図７を参照して、本発明に係るＱＦＮ基板１に電気めっき処理をする方法についてそれぞれ説明する。図６に示されるＱＦＮ基板１は、長手方向に沿って９個、短手方向に沿って３個のダイパッド４が配列されたＱＦＮ基板である。図６、図７とも、リードについては図示を省略している。
図６（ａ）は、例えば、平面視して封止樹脂８が形成されている領域（図において破線で囲まれる領域）の部分に、切削溝２２（図において実線で示す部分）を形成する。したがって、リードフレーム２に含まれる端材部分３２ａ、３２ｂ、３２ｃ、３２ｄ（図において網掛けで示す部分）には切削溝２２は形成されていない。この場合には、ＱＦＮ基板１の内側における各切断線（実際に切削される部分）の一方の端において、回転刃２１をダウンカット（下向き削り）の状態にして、回転刃２１を使用してリードフレーム２を切削し始める。言い換えれば、回転刃２１の外縁がリードフレーム２の上面に入り込む部分（入りの部分）がリードフレーム２の切削に寄与する状態にして、回転刃２１を使用してリードフレーム２を切削し始める。リードフレーム２の長手方向に沿って伸びる切断線９及び短手方向に沿って伸びる切断線１０に沿って、回転刃２１をダウンカット状態にしてリードフレーム２を切削する。これにより、リードフレーム２の長手方向及び短手方向にそれぞれ沿って、それぞれ複数本の切削溝２２を形成する。
リードフレーム２を切削し始める時点における回転刃２１の位置を、次のように設定する。リードフレーム２を切削し終わった回転刃２１の外縁がリードフレーム２の上面を含む面よりも上方に出る部分（出の部分）が、リードフレーム２の外側（外部）に位置するように、回転刃２１の位置を設定する。各切断線の一方の端から他方の端まで切削溝２２を形成する過程においては、回転刃２１における出の部分はリードフレーム２に接触しない。言い換えれば、回転刃２１における出の部分はリードフレーム２の切削にまったく寄与しない。したがって、本実施例によれば、回転刃２１をアップカット（上向き削り）の状態にしてリードフレーム２を切削する場合に比較して、ばりの発生を防止できる。言い換えれば、本実施例によれば、回転刃２１における出の部分がリードフレーム２の切削に寄与する場合に比較して、ばりの発生を防止できる。
電気めっき法は、電解溶液中に２個の電極（アノード、カソード）を設け、それら２個の電極間に電圧を印加してカソードに金属皮膜（めっき層）を形成するものである。図６（ａ）においては、リードフレーム２の端材部分３２ａ、３２ｂ、３２ｃ、３２ｄに切削溝２２を形成していない。したがって、電気めっき法において、カソード側の端子クリップがリードフレーム２の端材部分３２ａ、３２ｂ、３２ｃ、３２ｄのうちいずれかの端材部分を安定してつかむことができる。更に、カソード側の端子クリップが、リードフレーム２の端材部分３２ａ、３２ｂ、３２ｃ、３２ｄの４箇所をすべてつかむようにすることができるので、リードフレーム２に流れる電流分布を均一にすることができる。したがって、めっき層２３の膜厚のばらつきを抑制するという効果を奏する。
図６（ｂ）は、リードフレーム２の一方の長辺における端材部分３２ａ（図において網掛けで示す部分）のみに切削溝２２を形成しない場合である。この場合であれば、実施例１に示したように、ＱＦＮ基板１の外側において、回転刃２１の下端をリードフレーム２の所定の深さ位置まで下降させた状態で、リードフレーム２を切削し始める。リードフレーム２を切削し始める時点における回転刃２１の位置を、図６（ａ）に示された場合と同様の位置に設定する。図６（ｂ）に示された場合においても、ダウンカットの状態になった回転刃２１がリードフレーム２を切削するので、ばりの発生を防止するという効果が得られる。
図７（ａ）に示されるＱＦＮ基板１は、リードフレーム２の上に３つのブロックに分割された封止樹脂８ａ、８ｂ、８ｃが形成されたＱＦＮ基板である。リードフレーム２を切削し始める時点における回転刃２１の位置を、図６（ａ）に示された場合と同様の位置に設定する。ダウンカットの状態になった回転刃２１がリードフレーム２を切削するので、ばりの発生を防止するという効果が得られる。加えて、図６に示される場合と同様に、平面視して封止樹脂８ａ、８ｂ、８ｃが形成されている領域（図において破線で囲まれる領域）の部分に、切削溝２２（図において実線で示す部分）を形成する。したがって、リードフレーム２に含まれる端材部分３２ａ、３２ｂ、３２ｃ、３２ｄ、及び、封止樹脂８ａと８ｂとの間の領域３３ａ、及び、封止樹脂８ｂと８ｃとの間の領域３３ｂには切削溝２２を形成していない。封止樹脂間の領域３３ａ、３３ｂを設けているので、リードフレーム２に流れる電流分布をいっそう均一にしてめっき層２３の膜厚のばらつきを抑制することができる。
図７（ｂ）は、図６（ｂ）と同様に、リードフレーム２の一方の長辺における端材部分３２ａ（図において網掛けで示す部分）のみに切削溝２２を形成しない場合を示す。リードフレーム２を切削し始める時点における回転刃２１の位置を、図６（ａ）に示された場合と同様の位置に設定する。この場合も、図６（ｂ）に示される場合と同様に、ダウンカットの状態になった回転刃２１がリードフレーム２を切削するので、ばりの発生を防止するという効果が得られる。
なお、図６、図７においては、リードフレーム２に含まれるすべての端材部分３２ａ、３２ｂ、３２ｃ、３２ｄ、又は、一部の端材部分３２ａに切削溝２２を形成しないようにした。これに限らず、リードフレーム２に含まれるすべての端材部分３２ａ、３２ｂ、３２ｃ、３２ｄに切削溝２２を形成してもよい。この場合においても、リードフレーム２の厚さ方向における一部分が残っているので、リードフレーム２のすべての部分が電気的に導通する。したがって、リードフレーム２に電気めっき処理を施すことができる。
本発明に係る半導体装置を製造する際に使用される切断装置について、図８を参照して説明する。図８に示されるように、切断装置３４Ａは、例えば、被切断物であるＱＦＮ基板１を複数のＱＦＮ製品２６に個片化する装置である。切断装置３４Ａは、受け入れ部Ａと切断部Ｂと払い出し部Ｃとを、それぞれ構成要素として備える。各構成要素（受け入れ部Ａ、切断部Ｂ、払い出し部Ｃ）は、それぞれ他の構成要素に対して着脱可能かつ交換可能である。
受け入れ部Ａにはプレステージ３５が設けられる。前工程の装置である樹脂封止装置から、ＱＦＮ基板１が受け入れられる。ＱＦＮ基板１は、封止樹脂８の側を下にしてプレステージ３５に配置される。受け入れ部Ａには、切断装置３４Ａの動作や切断条件などを設定して制御する制御部ＣＴＬが設けられる。
図８に示される切断装置３４Ａは、シングルカットテーブル方式の切断装置である。したがって、切断部Ｂには、１個の切断用テーブル１２が設けられる。切断用テーブル１２は、移動機構３６によって図のＹ方向に移動可能であり、かつ、回転機構３７によってθ方向に回動可能である。切断用テーブル１２には切断用治具１３（図２参照）が取り付けられ、切断用治具１３の上にＱＦＮ基板１が載置されて吸着される。
切断部Ｂには、切断機構としてスピンドル３８が設けられる。切断装置３４Ａは、１個のスピンドル３８が設けられるシングルスピンドル構成の切断装置である。スピンドル３８は、独立してＸ方向とＺ方向とに移動可能である。切断装置３４Ａにおいては、スピンドル３８に回転刃２１（図３（ｂ）参照）が取り付けられる。回転刃２１は通常使用する回転刃よりも厚い厚さを有する回転刃である。スピンドル３８には、高速回転する回転刃２１によって発生する摩擦熱を抑えるために切削水を噴射する切削水用ノズル（図示なし）が設けられる。切断用テーブル１２とスピンドル３８とを相対的に移動させることによって、ＱＦＮ基板１が有するリードフレーム２（図３（ｂ）参照）の全厚さのうち所定の厚さ部分を切削する。回転刃２１は、Ｙ方向とＺ方向とを含む面内において回転することによってＱＦＮ基板１を切削する。
払い出し部Ｃには検査用テーブル３９が設けられる。検査用テーブル３９には、リードフレーム２の所定の厚さ部分が切削されたＱＦＮ基板１が載置される。切断装置３４Ａにおいては、検査用のカメラ（図示なし）によって切削溝２２（図３（ｂ）参照）の状態が検査される。検査されたＱＦＮ基板１は、次工程（例えば、電気めっき処理装置４０）に移送される。
電気めっき処理装置４０において、ＱＦＮ基板１が電気めっき処理される。このことにより、ＱＦＮ基板１が有するリードフレーム２の底面と切削溝２２の表面とにめっき層２３（図３（ｃ）参照）が形成される。電気めっき処理されたＱＦＮ基板１は、次工程（例えば、切断装置３４Ｂ）に移送される。
切断装置３４Ｂは、切断装置３４Ａと全く同じ構成の装置である。切断装置３４Ｂと切断装置３４Ａとの違いは、スピンドル３８に取り付けられる回転刃の厚さが異なるだけである。それ以外の構成や動作は同じなので説明を省略する。
切断装置３４Ｂの切断部Ｂにおいては、切断用テーブル１２の上にリードフレーム２の所定の厚さ部分が切削されたＱＦＮ基板１が載置されて吸着される。切断装置３４Ｂにおいては、スピンドル３８に通常の厚さを有する回転刃２４（図３（ｄ）参照）が取り付けられる。切断用テーブル１２とスピンドル３８とを相対的に移動させることによって、ＱＦＮ基板１が有するリードフレーム２の残りの厚さ部分と封止樹脂８の全厚さ部分とを一括して切削する。ＱＦＮ基板１を２段階に分けて切削することによって、ＱＦＮ製品２６（図３（ｄ）参照）が製造される。
切断装置３４Ｂの払い出し部Ｃにおいては、検査用テーブル３９にＱＦＮ基板１を切削して個片化された複数のＱＦＮ製品２６からなる集合体、すなわち、切削済のＱＦＮ基板４１が載置される。複数のＱＦＮ製品２６は、検査用のカメラ（図示なし）によって検査され、良品と不良品とに選別される。良品はトレイ（図示なし）に収容される。
本実施例においては、まず、切断装置３４Ａを使用してＱＦＮ基板１が有するリードフレーム２に切削溝２２を形成した。次に、切断装置３４Ｂを使用してＱＦＮ基板１を切削して個片化した。つまり、２台の切断装置３４Ａ、３４Ｂを使用することによって、ＱＦＮ製品２６を製造した。これに限らず、１台の切断装置を使用してＱＦＮ製品２６を製造することができる。この場合には、スピンドル３８に取り付ける回転刃を通常の厚さの回転刃２４と通常の厚さよりも厚さの厚い回転刃２１とを使い分ける。このことによって、１台の切断装置を使用して、ＱＦＮ基板１を個片化してＱＦＮ製品２６を製造できる。
本実施例においては、シングルカットテーブル方式であって、シングルスピンドル構成の製造装置３４Ａ、３４Ｂを説明した。これに限らず、シングルカットテーブル方式であって、ツインスピンドル構成の切断装置や、ツインカットテーブル方式であって、ツインスピンドル構成の切断装置などにおいても、本発明を適用できる。ツインスピンドル構成の切断装置においては、１つのスピンドルに回転刃２１と取り付け、他のスピンドルに回転刃２４を取り付けてもよい。
切断装置として、切断装置３４Ａと切断装置３４Ｂと電気めっき処理装置４０とをそれぞれモジュール化して、これら３個のモジュールを互いに着脱できるように構成してもよい。この構成によれば、第１に、切断装置３４Ａと切断装置３４Ｂとにそれぞれ相当する２個のモジュール（切断モジュール）を有する１台の切断装置に、事後的に電気めっき処理装置４０に相当するモジュール（めっきモジュール）を追加できる。第２に、１台の切断装置を製造する際に、２個の切断モジュールの間に１個のめっきモジュールを配置するという構成と、切断装置の端に位置する１個の切断モジュールの隣に１個のめっきモジュールを配置するという構成とを、選択できる。１個のめっきモジュールを配置する位置を選択できることは、切断装置に対して事後的に１個のめっきモジュールを追加する場合においても同様である。
２個の切断モジュールと１個のめっきモジュールとを互いに着脱できるように構成すれば、ＱＦＮ基板１に対する切削溝２２の形成、めっき層２３の形成、個片化によるＱＦＮ製品２６の製造という各工程を順次行う１台の切断装置が得られる。この切断装置は、２個の切断モジュールと１個のめっきモジュールとに共通する１個の搬送機構を備えることが好ましい。その搬送機構は、原材料であるＱＦＮ基板１の搬送、切削溝２２付のＱＦＮ基板１（中間品）の搬送、製品であるＱＦＮ製品２６の搬送という各動作を行う。
各実施例においては、まず、ＱＦＮ基板１の長手方向に沿って伸びる複数の切断線９に沿ってリードフレーム２に複数の切削溝２２を形成し、次に、ＱＦＮ基板１の短手方向に沿って伸びる複数の切断線１０に沿って複数の切削溝２２を形成した。これに限らず、まず、ＱＦＮ基板１の短手方向に沿って伸びる複数の切断線１０に沿ってリードフレーム２に複数の切削溝２２を形成し、次に、ＱＦＮ基板１の長手方向に沿って伸びる複数の切断線９に沿って複数の切削溝２２を形成してもよい。
各実施例においては、被切断物として、長手方向と短手方向とを持つ矩形の形状を有するＱＦＮ基板１を切削する場合を示した。これに限らず、正方形の形状を有するＱＦＮ基板を切削する場合にも本発明を適用できる。
各実施例においては、ＱＦＮ基板１が有するリードフレーム２の全厚さのうち所定の厚さ部分を切削することによってリードフレーム２に切削溝２２を形成し、電気めっき処理を施すことによって、リードフレーム２の底面と切削溝２２の表面とにめっき層２３を形成した。これに限らず、ＱＦＮ基板１が有するリードフレーム２の全厚さ部分と封止樹脂８の一部分とを切削することによってＱＦＮ基板１に切削溝２２を形成し、無電解めっき処理を施すことによって、リードフレーム２の底面とリードフレーム２が有する切削溝２２の側面とにめっき層２３を形成することもできる。
機能素子としては、ＩＣ（Integrated Circuit )、トランジスタ、ダイオードなどの半導体素子の他に、センサ、フィルタ、アクチュエータ、発振子などが含まれる。１個のダイパッドに複数個の機能素子が搭載されてもよい。
本発明は、上述した各実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で、必要に応じて、任意にかつ適宜に組み合わせ、変更し、又は選択して採用できるものである。
１ ＱＦＮ基板（被切断物）
２ リードフレーム
３ 半導体チップ（機能素子）
４ ダイパッド
４ａ 底面
５ リード
５ａ 底面
５ｂ 側面
５ｃ 突出面
５ｄ 突出側面
６ タイバー
７ ボンディングワイヤ
８ 封止樹脂
９、１０ 切断線
１１ 領域
１２ 切断用テーブル
１３ 切断用治具
１４ 金属プレート
１５ 樹脂シート
１６ 突起部
１７ 吸着孔
１８ 空間
１９、２０ 切断溝
２１ 回転刃（第１の回転刃）
２２ 切削溝
２３ めっき層
２４ 回転刃（第２の回転刃）
２５ 切削跡
２６ ＱＦＮ製品（半導体装置）
２７ 凹部
２８ プリント基板（回路基板）
２９ 第１のランド（外部端子）
３０ 第２のランド（外部端子）
３１Ａ クリームはんだ（はんだ）
３１Ｂ 固まったはんだ（はんだ）
３２ａ、３２ｂ、３２ｃ、３２ｄ 端材部分（端部の部材）
３３ａ、３３ｂ 領域
３４Ａ、３４Ｂ 切断装置
３５ プレステージ
３６ 移動機構
３７ 回転機構
３８ スピンドル（切断機構、第１の切断機構、第２の切断機構）
３９ 検査用テーブル
４０ 電気めっき処理装置
４１ 切削済のＱＦＮ基板
Ａ 受け入れ部
Ｂ 切断部
Ｃ 払い出し部
ＣＴＬ 制御部

Claims (16)

  1. ダイパッドと、前記ダイパッドから離間し前記ダイパッドの周囲に配置された複数のリードと、前記ダイパッドの天面に装着された機能素子とを備え、少なくとも前記ダイパッドと前記複数のリードと前記機能素子とが封止樹脂によって樹脂封止された半導体装置であって、
    前記複数のリードの側面における厚さ方向の一部分において前記ダイパッドの底面の側から形成された凹部と、
    前記ダイパッドの底面と前記複数のリードの底面と前記凹部における前記複数のリードの表面とに形成されためっき層とを備え、
    前記複数のリードの側面における前記厚さ方向の残りの部分と前記封止樹脂の側面とが同一面に存在することを特徴とする半導体装置。
  2. 請求項１に記載された半導体装置において、
    前記めっき層は少なくともはんだめっき層又は金属めっき層を含むことを特徴とする半導体装置。
  3. 請求項２に記載された半導体装置において、
    前記半導体装置はＱＦＮであることを特徴とする半導体装置。
  4. 請求項３に記載された半導体装置において、
    前記めっき層がはんだを介して回路基板の外部端子に接続されることによって、前記半導体装置が前記回路基板に実装されることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１つに記載された半導体装置において、
    前記凹部は、第１の厚さを有する円板状の第１の回転刃を使用して形成され、
    前記複数のリードの側面における前記厚さ方向の残りの部分と前記封止樹脂の側面とは、前記第１の厚さよりも小さく前記タイバーの幅よりも大きい第２の厚さを有する円板状の第２の回転刃を使用して切削されることによって形成されたことを特徴とする半導体装置。
  6. 請求項５に記載された半導体装置において、
    前記複数のリードの側面における前記厚さ方向の一部分において、前記第１の回転刃の外縁における前記被切断物から出ていく部分が前記出ていく時点において前記切削溝の形成に寄与しないことによって、前記凹部が形成されたことを特徴とする半導体装置。
  7. 請求項１〜４のうちいずれか１つに記載された半導体装置において、
    前記めっき層が電気めっきによって形成されることを特徴とする半導体装置。
  8. 請求項１〜４のうちいずれか１つに記載された半導体装置において、
    前記めっき層が無電解めっきによって形成されることを特徴とする半導体装置。
  9. 行列（matrix）状に配列されたダイパッドと前記ダイパッドの周囲に配置された複数のリードと前記複数のリードをそれぞれ連結するタイバーとを有するリードフレームを準備する工程と、前記ダイパッドの天面に機能素子を装着する工程と、少なくとも前記ダイパッドと前記複数のリードと前記タイバーと前記機能素子とを樹脂封止することによって前記リードフレームと封止樹脂とを含む被切断物を形成する工程と、切断機構を使用して前記被切断物を切断する工程とを備え、前記被切断物を切断して個片化することによって複数の半導体装置を製造する半導体装置の製造方法であって、
    前記切断する工程は、第１の厚さを有する円板状の第１の回転刃を使用して、前記タイバーに沿って前記ダイパッドの底面の側から前記リードフレームの全厚さのうち一部分を切削することによって切削溝を形成する工程と、
    前記被切断物をめっき処理することによって、少なくとも前記ダイパッドの底面と前記複数のリードの底面と前記切削溝における前記複数のリードの表面とにめっき層を形成する工程と、
    前記第１の厚さよりも小さく前記タイバーの幅よりも大きい第２の厚さを有する円板状の第２の回転刃を使用して、前記切削溝に沿って前記リードフレームの全厚さのうち残りの部分と前記封止樹脂とを一括して切削する工程とを備え、
    前記リードフレームの全厚さのうち残りの部分と前記封止樹脂とを一括して切削することによって前記複数の半導体装置が製造されることを特徴とする半導体装置の製造方法。
  10. 請求項９に記載された半導体装置の製造方法において、
    前記めっき層を形成する工程においては、前記めっき層に少なくともはんだめっき層又は金属めっき層を含めることを特徴とする半導体装置の製造方法。
  11. 請求項９に記載された半導体装置の製造方法において、
    前記切削溝を形成する工程においては、少なくとも前記リードフレームに含まれる端部の部材の一部に前記切削溝を形成しない部分を残し、
    前記切削溝を形成する工程においては、前記第１の回転刃の外縁における前記被切断物から出ていく部分が前記出ていく時点において前記切削溝の形成に寄与しないことを特徴とする半導体装置の製造方法。
  12. 請求項９〜１１のいずれか１つに記載された半導体装置の製造方法において、
    前記切削溝を形成する工程においては、前記切断機構に前記第１の回転刃を取り付けて使用し、
    前記一括して切削する工程においては、前記切断機構に前記第２の回転刃を取り付けて使用することを特徴とする半導体装置の製造方法。
  13. 請求項９〜１１のいずれか１つに記載された半導体装置の製造方法において、
    前記切断機構として第１の切断機構と第２の切断機構とを準備する工程と、
    前記第１の切断機構に前記第１の回転刃を取り付ける工程と、
    前記第２の切断機構に前記第２の回転刃を取り付ける工程とを備えることを特徴とする半導体装置の製造方法。
  14. 請求項９〜１１のいずれか１つに記載された半導体装置の製造方法において、
    前記半導体装置はＱＦＮであることを特徴とする半導体装置の製造方法。
  15. 請求項９〜１１のいずれか１つに記載された半導体装置の製造方法において、
    前記めっき層を形成する工程においては、電気めっきを使用することを特徴とする半導体装置の製造方法。
  16. 請求項９〜１１のいずれか１つに記載された半導体装置の製造方法において、
    前記めっき層を形成する工程においては、無電解めっきを使用することを特徴とする半導体装置の製造方法。
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KR1020160056980A KR101803183B1 (ko) 2015-05-18 2016-05-10 반도체 장치 및 그 제조 방법
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057587A (ja) * 2017-09-20 2019-04-11 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2019102697A (ja) * 2017-12-05 2019-06-24 エイブリック株式会社 半導体装置およびその製造方法
CN110943064A (zh) * 2018-09-21 2020-03-31 新光电气工业株式会社 引线框架及其制造方法
JP2021057561A (ja) * 2019-09-26 2021-04-08 ローム株式会社 端子、半導体装置、およびこれらの製造方法
JP2022091907A (ja) * 2018-03-16 2022-06-21 ローム株式会社 半導体装置
JP2022531059A (ja) * 2019-03-08 2022-07-06 シリコニックス インコーポレイテッド 側壁メッキ層を有する半導体パッケージ
JP2022145046A (ja) * 2021-03-19 2022-10-03 株式会社東芝 半導体装置
JP7545957B2 (ja) 2019-12-24 2024-09-05 ヴィシャイ ジェネラル セミコンダクター，エルエルシー 導電性膜を備えた側壁メッキ用パッケージ方法
US12224232B2 (en) 2019-03-08 2025-02-11 Siliconix Incorporated Semiconductor package having side wall plating
JP7656508B2 (ja) 2021-07-14 2025-04-03 株式会社ディスコ 加工方法及び切削装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6800745B2 (ja) * 2016-12-28 2020-12-16 株式会社ディスコ 半導体パッケージの製造方法
CN108109972B (zh) * 2017-12-29 2020-03-06 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN108206170B (zh) * 2017-12-29 2020-03-06 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN108198804B (zh) * 2017-12-29 2020-03-06 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺
CN108198790B (zh) * 2017-12-29 2020-03-06 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺
CN108198797B (zh) * 2017-12-29 2020-03-06 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN108198761B (zh) * 2017-12-29 2020-06-09 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN109243988A (zh) * 2018-09-14 2019-01-18 上海凯虹科技电子有限公司 封装体及其封装方法
JP6827495B2 (ja) * 2019-05-16 2021-02-10 Ｔｏｗａ株式会社 半導体装置の製造方法
CN112713090B (zh) * 2019-10-24 2023-01-24 珠海格力电器股份有限公司 一种qfn器件的制备方法及qfn器件
CN111163595A (zh) * 2020-01-03 2020-05-15 珠海格力电器股份有限公司 一种芯片封装方法
CN113192852B (zh) * 2021-04-29 2023-12-15 长沙新雷半导体科技有限公司 一种芯片的封装方法
CN116246986A (zh) * 2023-05-10 2023-06-09 南京睿芯峰电子科技有限公司 具有外露引线框架的封装件及其制作方法
TWI865041B (zh) * 2023-09-14 2024-12-01 世界先進積體電路股份有限公司 封裝結構及其製造方法
CN117133746B (zh) * 2023-10-26 2024-01-30 成都电科星拓科技有限公司 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2005038927A (ja) * 2003-07-16 2005-02-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008112961A (ja) * 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2008186891A (ja) * 2007-01-29 2008-08-14 Denso Corp モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造
JP2013069814A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp 半導体装置の製造方法
JP2013197426A (ja) * 2012-03-22 2013-09-30 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200610124A (en) * 2004-09-03 2006-03-16 Advanced Semiconductor Eng Lead frame and matrix of lead frame type package
JP2006286694A (ja) * 2005-03-31 2006-10-19 Murata Mfg Co Ltd ダイシング装置およびダイシング方法
US20090230524A1 (en) * 2008-03-14 2009-09-17 Pao-Huei Chang Chien Semiconductor chip package having ground and power regions and manufacturing methods thereof
KR20090113463A (ko) * 2008-04-28 2009-11-02 한미반도체 주식회사 반도체 제조장비의 인라인 쏘잉 시스템
JP5215980B2 (ja) * 2009-10-30 2013-06-19 株式会社三井ハイテック 半導体装置の製造方法
TW201241970A (en) * 2011-04-08 2012-10-16 Advanced Semiconductor Eng Semiconductor package with recesses in the edged leadas
JP2014007287A (ja) * 2012-06-25 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法
KR101464605B1 (ko) * 2012-12-07 2014-11-24 시그네틱스 주식회사 솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그의 제조방법
JP6218511B2 (ja) * 2013-09-02 2017-10-25 Ｔｏｗａ株式会社 切断装置及び切断方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2005038927A (ja) * 2003-07-16 2005-02-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008112961A (ja) * 2006-10-04 2008-05-15 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2008186891A (ja) * 2007-01-29 2008-08-14 Denso Corp モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造
JP2013069814A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp 半導体装置の製造方法
JP2013197426A (ja) * 2012-03-22 2013-09-30 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057587A (ja) * 2017-09-20 2019-04-11 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2019102697A (ja) * 2017-12-05 2019-06-24 エイブリック株式会社 半導体装置およびその製造方法
JP7033445B2 (ja) 2017-12-05 2022-03-10 エイブリック株式会社 半導体装置およびその製造方法
JP2022091907A (ja) * 2018-03-16 2022-06-21 ローム株式会社 半導体装置
JP7524244B2 (ja) 2018-03-16 2024-07-29 ローム株式会社 半導体装置
CN110943064A (zh) * 2018-09-21 2020-03-31 新光电气工业株式会社 引线框架及其制造方法
JP7473560B2 (ja) 2019-03-08 2024-04-23 シリコニックス インコーポレイテッド 側壁メッキ層を有する半導体パッケージ
US12224232B2 (en) 2019-03-08 2025-02-11 Siliconix Incorporated Semiconductor package having side wall plating
JP2022531059A (ja) * 2019-03-08 2022-07-06 シリコニックス インコーポレイテッド 側壁メッキ層を有する半導体パッケージ
US12211704B2 (en) 2019-03-08 2025-01-28 Siliconix Incorporated Semiconductor package having side wall plating
JP7326115B2 (ja) 2019-09-26 2023-08-15 ローム株式会社 端子、半導体装置、およびこれらの製造方法
JP2021057561A (ja) * 2019-09-26 2021-04-08 ローム株式会社 端子、半導体装置、およびこれらの製造方法
JP7545957B2 (ja) 2019-12-24 2024-09-05 ヴィシャイ ジェネラル セミコンダクター，エルエルシー 導電性膜を備えた側壁メッキ用パッケージ方法
JP7451455B2 (ja) 2021-03-19 2024-03-18 株式会社東芝 半導体装置
JP2022145046A (ja) * 2021-03-19 2022-10-03 株式会社東芝 半導体装置
JP7656508B2 (ja) 2021-07-14 2025-04-03 株式会社ディスコ 加工方法及び切削装置

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