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JP2014508409A - 半導体素子及び関連する形成方法 - Google Patents

半導体素子及び関連する形成方法 Download PDF

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JP2014508409A
JP2014508409A JP2013552812A JP2013552812A JP2014508409A JP 2014508409 A JP2014508409 A JP 2014508409A JP 2013552812 A JP2013552812 A JP 2013552812A JP 2013552812 A JP2013552812 A JP 2013552812A JP 2014508409 A JP2014508409 A JP 2014508409A
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チェン、チンチャン
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Abstract

半導体素子構造、及び関連する形成方法が提供される。例示的な半導体素子構造（１００）は、トレンチゲート構造（１１４）と、横型ゲート構造（１１８）と、第１導電型を有するボディ領域（１２４）と、第２導電型を有するドレイン領域（１２５）及び第１及び第２ソース領域（１２８，１３０）と、を含む。第１及び第２ソース領域（１２８，１３０）は、ボディ領域（１２４）内に形成される。ドレイン領域（１２５）は、ボディ領域（１２４）に隣接し、そして第１ソース領域（１２８）は、トレンチゲート構造（１１４）に隣接し、第１ソース領域（１２８）とドレイン領域（１２５）との間に配置されるボディ領域（１２４）の第１構成部分は、トレンチゲート構造（１１４）に隣接する。ボディ領域（１２４）の第２構成部分は、第２ソース領域（１３０）とドレイン領域（１２５）との間に配置され、そして横型ゲート構造（１１８）は、ボディ領域（１２４）の第２構成部分の下に配置される。

Description

本明細書において記載される主題の実施形態は概して、半導体素子及び半導体素子を形成する方法に関するものであり、特に主題の実施形態は、横型ゲート構造を含むトレンチ電界効果トランジスタ構造を形成する方法に関するものである。
トランジスタサイズを小さくしようとする試みは従来より、半導体製造産業において、高い優先度で行なわれてきた。トレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は広く用いられて、横型ＭＯＳＦＥＴ素子よりもチップサイズを小さくした所望のトランジスタ機能を実現している。
従来より、トレンＭＯＳＦＥＴの必要サイズは、所望のオン状態抵抗により決定されていた。ごく最近では、トレンチＭＯＳＦＥＴの必要サイズは、所望のエネルギー（または、電流）耐量及び／又は所望の熱安定性により決定される。
図１〜１２は、例示的な実施形態による半導体素子構造１００を形成する方法を示している。以下に更に詳細に説明するように、半導体素子構造１００は、トレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び縦型拡散金属酸化膜半導体（ＶＤＭＯＳ）からなるハイブリッド構造である。別の表現をすると、半導体素子構造１００は、共通のドレイン領域及びボディ領域を共有するトレンチＭＯＳＦＥＴ構造及びＶＤＭＯＳ構造を含む。「ＭＯＳ」とは正しくは、金属ゲート電極及びゲート絶縁酸化膜を有する素子を指すが、主題は、導電性ゲート電極（金属材料または他の導電性材料の何れでもよい）を含む任意の半導体素子に利用することができ、この導電性ゲート電極は、ゲート絶縁膜（酸化膜または他の絶縁膜の何れでもよい）に対して配置され、当該ゲート絶縁膜が今度は、半導体基板に対して配置されて電界効果トランジスタを実現し、そして主題は、金属ゲート電極及びゲート絶縁酸化膜に限定されてはならない。更に、主題は、Ｎ型（または、Ｎチャネル）素子に関連して本明細書において説明することができるが、主題は、Ｎ型素子に限定されるものではなく、かつＰ型（または、Ｐチャネル）素子についても同様にして実現することができる。ＭＯＳ素子を形成する種々の工程は公知であるので、簡潔性を期すために、多くの従来の工程を本明細書では簡単に説明するか、または公知のプロセス詳細を提供することなく、全て省略する。
主題に関するより一層完全な理解は、詳細な説明及び請求項を、以下の図に関連付けて考察しながら参照することにより得られ、これらの図では、同様の参照番号は同様の構成要素を、これらの図全体を通じて指している。
本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の上面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の１つ以上の実施形態による半導体素子構造、及び半導体素子構造を形成する例示的な方法の断面図。 本発明の別の実施形態による半導体素子構造の断面図。
以下の詳細な説明は、本質的に単なる例示に過ぎず、そして主題の実施形態、またはこのような実施形態の用途及び用法を限定しようとするものではない。本明細書において使用されるように、「ｅｘｅｍｐｌａｒｙ」という単語は、「一例として、一つの事例として、または一つの例示として利用される」ことを意味する。本明細書において例示として記載される任意の実施形態は必ずしも、他の実施形態よりも好ましい、または有利であると解釈される必要はない。更に、前出の技術分野、背景技術、発明の概要、または以下の詳細な説明に提示される何れの明示的な理論によっても、または暗黙の理論によっても拘束されるものではない。
図１を参照するに、図示の形成プロセスは、適切な半導体材料基板１０２を提供し、そして空洞領域１０４（別の表記法として、本明細書ではトレンチと表記される）を半導体材料１０２内に形成することにより始まる。例示的な実施形態では、半導体材料１０２は、半導体産業において通常使用されているようなシリコン材料（例えば、比較的純度の高いシリコン、またはゲルマニウム、炭素などのような他の元素を混入したシリコン）として実現されるが、他の半導体材料を別の実施形態において用いることができることを理解されたい。従って、これには限定されないが、便宜上、半導体材料１０２は、本明細書では、別の表記法として、シリコン材料（ｓｉｌｉｃｏｎ ｍａｔｅｒｉａｌ）と表記される。例示的な実施形態では、シリコン材料１０２には、導電型決定不純物のイオンをドープして、素子構造１００の電極領域または端子領域（例えば、ドレイン領域）を設ける。例えば、Ｎチャネル素子の場合、シリコン材料１０２には、約１．０ｘ１０１６／ｃｍ３のドーパント濃度を有するリンイオン（または、イオン化リン）のようなＮ型イオンをドープすることができる。１つの実施形態によれば、ドープトシリコン材料１０２は、シリコン材料を半導体基板（例えば、バルクシリコン基板、シリコンオンインシュレータ基板など）にエピタキシャル成長させ、そしてシリコン材料１０２をエピタキシャル成長させるために使用される反応ガスにリンイオンを加えて、シリコン材料１０２にその場ドーピングすることにより形成される。
例示的な実施形態では、トレンチ１０４は、マスク材料層を、シリコン材料１０２を覆うように形成し、マスク材料をパターニングして、シリコン材料１０２の除去対象部分を露出させ、そしてシリコン材料１０２の露出部分を、残りのマスク材料をエッチングマスクとして用いて選択的に除去することにより形成される。図示の実施形態では、酸化膜材料のような誘電体材料層１０６を、シリコン材料１０２を覆うように形成し、そしてマスク材料層１０８を、誘電体材料１０６を覆うように形成する。マスク材料層１０８は、窒化膜材料（例えば、窒化シリコン、酸窒化シリコンなど）のような硬質のマスク材料を、誘電体材料層１０６を覆うように、誘電体材料層１０６の形状に忠実に沿って堆積させる（誘電体材料層１０６にコンフォーマルに堆積させる）ことにより形成することができるので、次にエッチングマスクとして用いられるときに下地のシリコン材料１０２の選択エッチングが可能となる。これには限定されないが、便宜上、マスク材料１０８は以後、パッド窒化膜と表記することができる。例示的な実施形態では、パッド窒化膜１０８をパターニングして、トレンチ１０４用の除去対象のシリコン材料１０２の構成部分を、残りのシリコン材料１０２をマスクしながら露出させ、そして異方性エッチャントを利用して、誘電体材料１０６及びシリコン材料１０２の露出（または、未保護）部分を除去することにより、トレンチ１０４を形成する。例えば、シリコン材料１０２の露出部分は、フッ化炭素系のプラズマ化学種のような異方性エッチャント化学種を用いるプラズマ反応性イオンエッチング（ＲＩＥ）により、異方性エッチングすることができ、このフッ化炭素系のプラズマ化学種は、シリコン材料１０２をパッド窒化膜１０８に対して高い選択性でエッチングする。１つ以上の実施形態によれば、トレンチ１０４は、シリコン材料１０２の表面を基準にして約１〜２マイクロメートル（または、ミクロン）の範囲の深さまでエッチングして形成される。シリコン材料１０２内のトレンチ１０４は、次に当該シリコン材料１０２内に形成されるトレンチゲート構造の寸法及び／又は形状を画成するが、これについては、図３に関連して以下に更に詳細に説明する。
１つ以上の実施形態によれば、トレンチ１０４を形成した後、形成プロセスを進めて、犠牲酸化膜層をトレンチ１０４内に形成し、そして犠牲酸化膜層を除去して、トレンチ１０４の底面及び側壁面の粗さを低減し、そしてトレンチ１０４のコーナー部に丸みを付けて、不均一な電界がトレンチ１０４のコーナー部に生じるのを防止する。例えば、犠牲酸化膜層は、図１の素子構造１００を高温の酸化雰囲気に曝し、この酸化雰囲気でシリコン材料１０２の露出表面１０５，１０７への酸化膜材料の成長を促進することにより、トレンチ１０４の底面１０７及び側壁面１０５に熱成長させることができる。例示的な実施形態では、犠牲酸化膜層は、約３０ナノメートル（ｎｍ）〜約１００ｎｍの範囲の厚さに形成される。実際、酸化プロセス中、酸化膜材料は、露出誘電体材料１０６及び／又はパッド窒化膜１０８の上に成長する可能性もあるが、シリコン材料１０２の酸化速度は、誘電体材料１０６及び／又はパッド窒化膜１０８の酸化速度よりも十分速いので、誘電体材料１０６及び／又はパッド窒化膜１０８の上に形成される酸化膜材料の量は無視することができる。次に、犠牲酸化膜層をトレンチ１０４の底面１０５及び側壁面１０７から、酸化膜材料をパッド窒化膜１０８に対して高い選択性でエッチングする等方性エッチャント化学種を用いて完全に除去することにより、誘電体材料１０６及びパッド窒化膜１０８が、犠牲酸化膜層を除去した後もほぼそのまま残るようにする（誘電体材料１０６及び／又はパッド窒化膜１０８は部分的にエッチングされる可能性はあるが）。図１に示すように、犠牲酸化膜層を形成し、そして次にエッチングすると、底面１０７及び側壁面１０５が交差する箇所、及びシリコン材料１０２の側壁面１０５及び上面が交差する箇所を含むトレンチ１０４のコーナー部及び周縁部に丸みが付いて、トレンチ１０４に次の段階で形成されるトレンチゲート構造のゲート誘電体材料の均一性が向上し、そしてトレンチ１０４のコーナー部における最大電界が小さくなる。
次に、図２を参照するに、例示的な実施形態では、形成プロセスを進めて、誘電体材料層１１０をトレンチ１０４内に形成する。誘電体材料１１０は、以下に更に詳細に説明するように、トレンチ１０４内に形成されるトレンチゲート構造のゲート絶縁膜として機能する。例示的な実施形態では、誘電体材料層１１０は、二酸化シリコンのような酸化膜材料を、トレンチ１０４の露出底面１０５及び側壁面１０７に、素子構造１００を約８００℃〜約１０００℃の範囲の温度の酸化雰囲気に曝して、トレンチ１０４内のシリコン材料１０２の露出面１０５，１０７への酸化膜材料の選択成長を促進して熱成長させることにより形成される。これには限定されないが、便宜上、誘電体材料１１０は、別の表記法として、本明細書では酸化膜材料と表記される。例示的な実施形態では、酸化膜材料１１０を約７０ｎｍの厚さに成長させる。実際、酸化プロセス中、酸化膜材料は、誘電体材料１０６及び／又はパッド窒化膜１０８の上に成長する可能性もあるが、シリコン材料１０２の酸化速度は、誘電体材料１０６及び／又はパッド窒化膜１０８の酸化速度よりも十分速いので、誘電体材料１０６及び／又はパッド窒化膜１０８の上に形成される酸化膜材料の量は、トレンチ１０４内に成長する酸化膜材料１１０と比較すると無視することができる。幾つかの別の実施形態では、誘電体材料１１０は、高ｋ誘電体材料として実現することができるか、そして／または誘電体材料１１０はトレンチ１０４内に、上に説明した熱酸化プロセスの代わりに、堆積プロセスを用いて形成することができることに留意されたい。
次に、図３を参照するに、例示的な実施形態では、形成プロセスを進めて、導電性材料層１１２をトレンチ１０４内に形成することにより、素子構造１００のトレンチゲート構造１１４を形成する。この点に関して、導電性材料１１２は、トレンチゲート構造１１４の導電性ゲート電極材料として機能する。例示的な実施形態では、導電性材料１１２は多結晶シリコン材料として実現され、この多結晶シリコン材料は、化学気相堆積（ＣＶＤ）法により約７００℃〜約１０００℃の範囲の温度で、シリコン材料１０２の表面を基準にしてトレンチ１０４の深さ以上の厚さに、図２の素子構造１００を覆うようにコンフォーマルに堆積させる。これには限定されないが、便宜上、トレンチ１０４内の導電性材料層１１２は、別の表記法として、第１ポリシリコン材料（ｆｉｒｓｔ ｐｏｌｙｓｉｌｉｃｏｎ ｍａｔｅｒｉａｌ）と表記することができる。例示的な実施形態では、第１ポリシリコン材料１１２は、ドープトシリコン材料１０２と同じ導電型を有する不純物ドープ元素を、第１ポリシリコン材料１１２を形成するために使用される反応ガスに加えることにより、その場ドーピングされる。本明細書において記載される例示的なＮチャネル素子の場合、６．５ｘ１０２０／ｃｍ３のドーパント濃度を有する砒素イオンのようなＮ型不純物ドープ元素を、第１ポリシリコン材料１１２を形成するために使用される反応ガスに加える。
ポリシリコン材料１１２を、図２の素子構造１００を覆うようにコンフォーマルに堆積させた後、形成プロセスを進めて、トレンチ１０４内に形成されない余分なポリシリコン材料１１２を全て除去する。この点に関して、１つの実施形態によれば、余分なポリシリコン材料１１２は、エッチバック平坦化を施し、異方性エッチャントを用いるＲＩＥを行なってポリシリコン材料１１２を、パッド窒化膜１０８の上面が露出するまで除去することにより除去される。幾つかの実施形態では、異方性エッチングを継続し、パッド窒化膜１０８の或る部分、または全ての部分を除去して、トレンチ１０４内のポリシリコン材料１１２の高さを、シリコン材料１０２の表面により一層揃った高さにまで低くすることができる。余分なポリシリコン材料１１２のエッチバックを行なった後、残っている全てのパッド窒化膜１０８を、熱リン酸エッチング処理または別の公知のエッチング処理を施すことにより除去して、図３の素子構造１００を実現する。トレンチ１０４内に残っているポリシリコン材料１１２は、本明細書において記載される例示的なＮ型ハイブリッドトレンチＶＤＭＯＳ素子構造１００のＮ＋トレンチゲート構造１１４として機能する。別の実施形態では、上に説明したエッチバックプロセスの代わりに、化学的機械平坦化（ＣＭＰ）法を用いて、ポリシリコン材料１１２を化学スラリーで所定の時間を掛けて研磨して、ＣＭＰを、パッド窒化膜１０８及び／又はシリコン材料１０２の上面が露出するときに停止させることができる。
次に、図４〜６を参照するに、例示的な実施形態では、ポリシリコン材料１１２をトレンチ１０４内に形成した後、形成プロセスを進めて、第２導電性材料層１１６を図３の素子構造１００を覆うように形成し、そして第２導電性材料１１６の複数の構成部分を選択的に除去して、横型ゲート構造１１８をシリコン材料１０２の上に画成する。この点に関して、第２導電性材料１１６は、横型ゲート構造１１８の導電性ゲート電極材料として機能し、そして第２導電性材料１１６の複数の構成部分を選択的に除去した後に残る下地部分の誘電体材料１０６は、横型ゲート構造１１８のゲート絶縁膜として機能する。例示的な実施形態では、導電性材料１１６は、無添加多結晶シリコン材料として実現され、この無添加多結晶シリコン材料は、ＣＶＤを約７００℃〜約１０００℃の範囲の温度で実施することにより、図３の素子構造１００を覆うようにコンフォーマルに、約５００ｎｍ〜約８００ｎｍの範囲の厚さに堆積させると、結果的に図４の素子構造１００が得られる。このようにして、幾つかの実施形態では、第２導電性材料１１６を、第１ポリシリコン材料１１２をエッチバックした後にシリコン材料１０２の表面よりも下方のトレンチ１０４内に残る虞のある全ての未充填空間に充填する。これには限定されないが、便宜上、導電性材料１１６は別の表記法として、第２ポリシリコン材料と表記することにより、当該導電性材料１１６をトレンチゲート構造１１４に使用される第１ポリシリコン材料１１２から区別することができる。
次に、図５を参照するに、第２ポリシリコン材料１１６をコンフォーマルに堆積させた後、形成プロセスを進めて、トレンチ１０４及びシリコン材料１０２の上の第２ポリシリコン材料１１６の複数の構成部分を選択的に除去して、横型ゲート構造１１８をシリコン材料１０２の上に画成する。例えば、マスク材料（例えば、フォトレジスト材料、窒化膜材料など）層を、第２ポリシリコン材料１１６を覆うように形成することができ、そしてマスク材料の複数の構成部分を選択的に除去して（例えば、フォトリソグラフィ法または適切なエッチャント化学種を用いて）、エッチングマスクを画成することができ、このエッチングマスクは、トレンチゲート構造１１４の上の第２ポリシリコン材料１１６のこれらの構成部分を露出させ、かつトレンチ１０４及び／又はトレンチゲート構造１１４に隣接するシリコン材料１０２の領域、すなわちトレンチゲート構造１１４と、続いて形成される横型ゲート構造１１８との間のシリコン材料１０２の領域を露出させる。以下に更に詳細に説明するように、トレンチゲート構造１１４と横型ゲート構造１１８との間のシリコン材料１０２の当該領域は、続いて不純物ドープされて、素子構造１００のボディ領域を形成する。第２ポリシリコン材料１１６のこれらの露出部分は、エッチングマスクを用い、異方性エッチャントを用いるＲＩＥを行なって、横型ゲート構造１１８を形成するための第２ポリシリコン材料１１６のマスクされるこれらの部分をそのままの状態で残しながら、第２ポリシリコン材料１１６のこれらの露出部分を除去することにより、選択的に除去される。例示的な実施形態では、第２ポリシリコン材料１１６は、シリコン材料１０２のマスクされないこれらの部分の表面が露出するまでエッチングされる。この点に関して、第２ポリシリコン材料１１６をエッチングするために使用されるエッチャント化学種またはエッチング条件によって、誘電体材料１０６の全ての露出部分をエッチングすることができる。
図６は、第２ポリシリコン材料１１６をエッチングした後の図５の素子構造１００の上面図を示している。図５〜６に示すように、横型ゲート構造１１８の幅は、トレンチゲート構造１１４の幅と略平行であり、そしてゲート構造１１４，１１８は、素子構造１００のボディ領域を設けるために続いて不純物ドープされるシリコン材料１０２の領域を挟んで離間している。図６に示すように、例示的な実施形態では、横型ゲート構造１１８を形成するために使用されるエッチングマスクをパターニングして、シリコン材料１０２の幅を超えて延在するトレンチゲート構造１１４の構成部分の上に堆積する第２ポリシリコン材料１１６の構成部分１２０をマスクする。従って、第２ポリシリコン材料１１６をマスクする部分１２０は、エッチング後にそのままの状態で残って、横型ゲート構造１１８を形成し、そして当該マスクする部分１２０は、２つのゲート構造１１４と１１８との間で、ゲート構造１１４，１１８の幅と直角な（または、直交する）方向に延在して、トレンチゲート構造１１４と横型ゲート構造１１８との間の電気的接続を可能にしている。例示的な実施形態では、当該構成部分１２０は、アクセスすることができるか、またはそれ以外に、外部素子に接続することができる素子構造１００のゲート端子（または、ゲート給電部）として機能するか、または従来のように上層金属配線層として機能する。図６に示すように、第２ポリシリコン材料１１６の構成部分１２０は、連続しているか、またはそれ以外に、横型ゲート構造１１８、及びトレンチゲート構造１１４の延長部分の第１ポリシリコン材料１１２の両方に接触している。このように、トレンチゲート構造１１４及び横型ゲート構造１１８が電気的に接続され、そして略同一の電位を有するので、組み合わされて、以下に更に詳細に説明するように、ハイブリッドトレンチＶＤＭＯＳ素子構造１００の共通ゲート電極として機能する。
次に、図７を参照するに、例示的な実施形態では、横型ゲート構造１１８を形成した後、形成プロセスを進めて、酸化膜材料のような誘電体材料層１２２を、トレンチゲート構造１１４、横型ゲート構造１１８、及びシリコン材料１０２を覆うように形成する。例示的な実施形態では、酸化膜材料層１２２を、シリコン材料１０２及びポリシリコン材料１１２，１１６の露出表面に、図６の素子構造１００を、約８００℃〜約１０００℃の範囲の温度の酸化雰囲気に曝して、露出シリコンへの酸化膜材料の選択成長を促進することにより、約１０ｎｍ〜約３０ｎｍの範囲の厚さに熱成長させる。酸化膜材料１２２は、素子構造１００全体に亘って略均一な厚さを有するので、後続のイオン注入処理工程を行なって、より一層均一なドーパントプロファイルを実現することができる。別の実施形態では、酸化膜材料１２２は、トレンチゲート構造１１４、横型ゲート構造１１８、及びシリコン材料１０２を覆うように、上に説明した熱酸化プロセスの代わりに堆積プロセスを実施することにより堆積させることができる。
次に、図８を参照するに、例示的な実施形態では、形成プロセスを進めて、ボディ領域１２４を、トレンチゲート構造１１４と横型ゲート構造１１８との間のシリコン材料１０２の領域に、シリコン材料１０２及び第１ポリシリコン材料１１２の導電型とは逆の導電型決定不純物種のイオンを注入する（矢印１２６で示す）ことにより形成する。例えば、例示的なＮチャネル素子の場合、ボディ領域１２４を、ボロンイオン（または、イオン化ボロン）のようなＰ型イオンを、約１ｘ１０１３／ｃｍ３〜約２ｘ１０１３／ｃｍ３の範囲のドーパント濃度で、かつ約４０ｋｅＶ〜約１００ｋｅＶの範囲のエネルギー量で注入することにより形成して、トレンチ１０４の深さよりも僅かに浅い深さを有するボディ領域１２４を設けることができる。イオン１２６をイオン注入した後、形成プロセスを進めて、高温アニールプロセスを加えて、注入イオンを押し込み、そしてボディ領域１２４を活性化させる。例示的な実施形態では、素子構造１００は、アニール炉を用いて約６００℃〜約１１００℃の範囲の温度に、約８０分〜１６０分の時間を掛けて加熱して、ボディ領域１２４を活性化させることができる。例示的な実施形態では、注入イオンは、縦方向に拡散して、トレンチゲート構造１１４に隣接するボディ領域１２４の構成部分の深さを、シリコン材料１０２の表面を基準とするトレンチ１０４の深さよりも約０．１〜０．２マイクロメートルだけ浅い深さとすることができる。更に、注入イオンは、横方向に拡散して、ボディ領域１２４が、図８に示すように、横方向に延びて横型ゲート構造１１８の下に入り込むようになる。ボディ領域１２４が、Ｎ型素子構造１００のボディ領域のＰボディ部分として機能するのに対し、シリコン材料１０２のうちのＰボディ領域１２４の形成時に不純物ドープされない残りの部分１２５（例えば、シリコン材料１０２のうちのイオン１２６が拡散して入り込むことがない部分）は、Ｎ型素子構造１００のＮ＋ドレイン領域として機能する。幾つかの実施形態では、ゲート構造１１４，１１８は、イオン１２６をボディ領域１２４に注入する前にマスクされるようにすることができる。しかしながら、イオン１２６のドーパント濃度が、第１ポリシリコン材料１１２及び後続のイオン注入工程におけるドーパント濃度よりも相対的に低いので、イオン１２６を、ゲート構造１１４，１１８をマスクしない状態で注入することができ、素子構造１００の性能に悪影響を及ぼすことがない。また、更に他の実施形態では、サイドウォ−ルスペーサを、横型ゲート構造１１８の周りに従来のように形成して、横型ゲート構造１１８下のボディ領域１２４のゲート長方向のエクステンション領域を制御することができる。
次に、図９を参照するに、例示的な実施形態では、ボディ領域１２４を形成した後、形成プロセスを進めて、電極領域または端子領域（例えば、ソース領域）をボディ領域１２４内に、ボディ領域１２４の導電型とは逆の導電型決定不純物種のイオンを注入する（矢印１３２で示す）ことにより形成する。例示的な実施形態では、ソース領域１２８，１３０をボディ領域１２４内に、図８の素子構造１００を注入マスク１３４（例えば、フォトレジストなど）でマスクすることにより形成し、この注入マスク１３４は、ボディ領域１２４の中心（または、内側）部分をマスクし、かつゲート構造１１４，１１８に隣接するボディ領域１２４の構成部分を露出されたままの状態とする。次に、ソース領域１２８，１３０を、ボディ領域１２４の導電型とは逆の導電型決定不純物種のイオン１３２を、注入マスク１３４を用いて注入することにより形成する。図示のように、ソース領域１２８，１３０の注入深さは、シリコン材料１０２の表面を基準とするボディ領域１２４の深さよりも浅いので、トレンチ１０４に隣接するボディ領域１２４の構成部分は、ソース領域１２８の下に配置され、かつトレンチ１０４に隣接するドレイン領域１２５の構成部分の上に配置される。１つの実施形態によれば、Ｎチャネル素子の場合、Ｎ＋ソース領域１２８，１３０を、リンイオン（または、イオン化リン）を約１．５ｘ１０１５／ｃｍ３のドーパント濃度で、かつ約４０ｋｅＶ〜約１００ｋｅＶの範囲のエネルギー量で注入し、かつ砒素イオン（または、イオン化砒素）を約６ｘ１０１５／ｃｍ３のドーパント濃度で、かつ約６０ｋｅＶ〜約１２０ｋｅＶの範囲のエネルギー量で注入してイオン注入工程を同時に施すことにより形成する。例示的な実施形態では、ゲート構造１１４，１１８はマスクされず、かつイオン１３２を露出ポリシリコン材料１１２，１１６に、ソース領域１２８，１３０の形成時に注入することにより不純物ドープされる。イオン１３２を注入した後、形成プロセスを進めて、マスク１３４を除去し、そして高温アニールプロセスを加えて、注入イオンを押し込み、そしてソース領域１２８，１３０を活性化させる。例示的な実施形態では、素子構造１００を、アニール炉を用いて約１０００℃の温度に、約３０分の時間を掛けて加熱して、ソース領域１２８，１３０を活性化させる。
次に、図１０を参照するに、ソース領域１２８，１３０を形成した後、形成プロセスを進めて、エンハンスメント領域１３６，１３８，１４０をボディ領域１２４内に、ボディ領域１２４と同一の導電型決定不純物種のイオンを注入する（矢印１４２で示す）ことにより形成する。この点に関して、領域１２４，１３６，１３８，１４０は合体して素子構造１００のボディ領域となる。例示的な実施形態では、ボディエンハンスメント領域１３６，１３８，１４０は、素子構造１００を注入マスク１４４でマスクすることにより形成され、この注入マスク１４４は、ゲート構造１１４，１１８、及びソース領域１２８，１３０をマスクし、かつソース領域１２８と１３０との間に配置されるシリコン材料１０２及び／又はボディ領域１２４の中心（または、内側）部分を露出されたままの状態にする。次に、ボディエンハンスメント領域１３６，１３８，１４０を、連続注入を行なって形成することにより所望のドーパントプロファイルを実現する。この点に関して、例示的な実施形態では、深いイオン注入を行なって、深いボディエンハンスメント領域１３６を形成し、続いて中エネルギーイオン注入を行なって、中間ボディエンハンスメント領域１３８を形成し、続いて浅いイオン注入を行なって、浅いボディエンハンスメント領域１４０を形成する。イオン１４２を注入した後、形成プロセスを進めて、マスク１４４を除去し、そして高温アニールプロセスを加えて、注入イオンを押し込み、そしてボディエンハンスメント領域１３６，１３８，１４０を活性化させる。例示的な実施形態では、高速熱アニール処理を行なって、素子構造１００を、約５００℃〜約１０００℃の範囲の温度に加熱する。
本明細書において記載される例示的なＮチャネル素子の場合、ボディエンハンスメント領域１３６，１３８，１４０は、Ｐ型イオンを注入することにより形成されて、ボディエンハンスメント領域１３６，１３８，１４０が、Ｎチャネル素子のＰ＋ボディ領域として機能するようになる。例示的な実施形態では、深いボディエンハンスメント領域１３６を、Ｐ型イオン（例えば、ボロンイオン）を、約１ｘ１０１３／ｃｍ３のドーパント濃度で、かつ約１６０ｋｅＶ〜約２６０ｋｅＶの範囲のエネルギー量で注入することにより形成する。深いボディエンハンスメント領域１３６を形成した後、中間ボディエンハンスメント領域１３８を、Ｐ型イオンを、約２ｘ１０１５／ｃｍ３のドーパント濃度で、かつ約８０ｋｅＶのエネルギー量で注入することにより形成する。中間ボディエンハンスメント領域１３８を形成した後、浅いボディエンハンスメント領域１４０を、Ｐ型イオンを、約１．２ｘ１０１５／ｃｍ３のドーパント濃で、かつ約２０ｋｅＶ〜約５０ｋｅＶの範囲のエネルギー量で注入することにより形成する。これらのイオン注入工程におけるエネルギー量が異なっているので、注入イオンがアニール中に拡散した後、図１０に示すように、シリコン材料１０２の表面を基準として、深いボディエンハンスメント領域１３６の深さは、Ｐボディ領域１２４の深さよりも浅く、中間ボディエンハンスメント領域１３８の深さは、深いボディエンハンスメント領域１３６の深さよりも浅く、そして浅いボディエンハンスメント領域１４０の深さは、中間ボディエンハンスメント領域１３８の深さよりも浅い。これらの注入工程が連続して行なわれるので、浅いボディエンハンスメント領域１４０は、最高のドーパント濃度を有し、中間ボディエンハンスメント領域１３８は、浅いボディエンハンスメント領域１４０よりも低いドーパント濃度を有し、深いボディエンハンスメント領域１３６は、中間ボディエンハンスメント領域１３８よりも低いドーパント濃度を有し、そしてＰボディ領域１２４は、深いボディエンハンスメント領域１３６よりも低いドーパント濃度を有する。素子構造１００のボディのドーパント濃度を高くする他に、ボディエンハンスメント領域１３６，１３８，１４０によって、寄生バイポーラトランジスタの形成を防止することができ、そして素子構造１００のエネルギー耐量を高めることができる。
次に、図１１を参照するに、ボディエンハンスメント領域１３６，１３８，１４０を形成した後、形成プロセスを進めて、誘電体材料層１４６を、ゲート構造１１４，１１８、ソース領域１２８，１３０、及びボディ領域１２４，１３６，１３８，１４０を覆うように形成する。例示的な実施形態では、誘電体材料層１４６を、二酸化シリコンのような酸化膜材料を、約７００℃〜１０００℃の範囲の温度で、約５００ｎｍの厚さに、ゲート構造１１４，１１８、ソース領域１２８，１３０、及びボディ領域１２４，１３６，１３８，１４０を覆うようにコンフォーマルに堆積させることにより形成して、図１１に示す素子構造１００を実現する。誘電体材料１４６は、ゲート構造１１４，１１８を、図１２に関連して説明するように、後続の段階で形成される導電層から電気的に絶縁する層内誘電体層として機能する。
次に、図１２を参照するに、例示的な実施形態では、誘電体材料層１４６を形成した後、形成プロセスを進めて、少なくともソース領域１２８，１３０の構成部分の上の、そしてソース領域１２８と１３０との間に配置されるボディ領域１２４，１３６，１３８，１４０の構成部分の上の誘電体材料１４６の構成部分を選択的に除去する。この点に関して、マスク材料を塗布して、ゲート構造１１４，１１８の上の誘電体材料１４６のこれらの構成部分をマスクし、そしてパターニングして、少なくともソース領域１２８，１３０の構成部分の上の、そしてソース領域１２８と１３０との間に配置されるボディ領域１２４，１３６，１３８，１４０の構成部分の上の誘電体材料１４６の構成部分を露出させることができる。次に、誘電体材料１４６の露出部分を、マスク材料に対して選択性を示す異方性エッチャント化学種を用いるＲＩＥを行なうことにより除去する。このようにして、図１２に示すように、ゲート構造１１４，１１８の上の誘電体材料１４６の構成部分がそのままの状態を保持するのに対し、少なくともソース領域１２８，１３０の構成部分の上の、そしてソース領域１２８と１３０との間のボディ領域１２４，１３６，１３８，１４０の構成部分の上の誘電体材料１４６の構成部分は除去される。
例示的な実施形態では、誘電体材料１４６の構成部分を選択的に除去した後、形成プロセスを進めて、１つ以上の導電性材料層１４８，１５０を、ソース領域１２８，１３０及びボディ領域１２４，１３６，１３８，１４０の露出部分の上に形成することにより、図１２の素子構造１００が得られる。例示的な実施形態では、第１導電性材料層１４８を、窒化チタンのような導電性金属材料を、約４００℃〜１０００℃の範囲の温度で、約１０ｎｍ〜約１００ｎｍの厚さに、残りの誘電体材料１４６の上に、そしてソース領域１２８，１３０及びボディ領域１２４，１３６，１３８，１４０の露出部分の上にコンフォーマルに堆積させることにより形成する。導電性材料１４８は、ソース領域１２８，１３０、及びボディ領域１２４，１３６，１３８，１４０に接触することにより、素子構造１００のソース領域１２８，１３０とボディ領域１２４，１３６，１３８，１４０との間の電気的接続を可能にする。このようにして、ソース領域１２８，１３０、及びボディ領域１２４，１３６，１３８，１４０は同一電位を有する。
例示的な実施形態では、第１導電性材料層１４８を形成した後、第２導電性材料層１５０を、銅材料のような別の導電性金属材料を、約４００℃〜１０００℃の範囲の温度で、約０．４ミクロンの厚さに、導電性金属材料１４８の上にコンフォーマルに堆積させることにより形成する。このようにして、導電性材料層１５０は、ソース領域１２８，１３０、及びボディ領域１２４，１３６，１３８，１４０に、下地の導電性金属材料１４８を介して電気的に接続されると同時に、ゲート構造１１４，１１８から誘電体材料１４６を挟んで分離されるか、またはそれ以外に絶縁される。例示的な実施形態では、導電性材料層１５０は、アクセスすることができるか、またはそれ以外に、外部素子に接続することができる素子構造１００のソース端子として機能するか、または従来のように上層金属配線層として機能する。この点に関して、導電性金属材料１５０が、素子構造１００の金属コンタクトとなるのに対し、導電性材料１４８は、導電性金属材料１５０とソース領域１２８，１３０、及びボディ領域１２４，１３６，１３８，１４０との間の接触を向上させる薄いバッファ層となる。
図１２を参照し続けると、完成後のハイブリッドトレンチＶＤＭＯＳ素子構造１００は、トレンチトランジスタ構造（または、トレンチＭＯＳＦＥＴ）と、そしてＶＤＭＯＳトランジスタ構造と、を含む。トレンチトランジスタ構造は、トレンチゲート構造１１４（例えば、酸化膜材料１１０及び第１ポリシリコン材料１１２）と、トレンチゲート構造１１４及び／又はトレンチ１０４に隣接するソース領域１２８と、トレンチゲート構造１１４及び／又はトレンチ１０４に隣接するドレイン領域１２５の構成部分と、そしてトレンチゲート構造１１４及び／又はトレンチ１０４に隣接し、かつソース領域１２８とトレンチゲート構造１１４及び／又はトレンチ１０４に隣接するドレイン領域１２５の構成部分との間に垂直方向に配置されるボディ領域１２４，１３６，１３８，１４０の構成部分と、により構成される。ＶＤＭＯＳトランジスタ構造は、横型ゲート構造１１８（例えば、誘電体材料１０６及び第２ポリシリコン材料１１６）と、横型ゲート構造１１８に隣接し、かつ横型ゲート構造１１８の下に位置するドレイン領域１２５の構成部分と、横型ゲート構造１１８に隣接し、かつ横型ゲート構造１１８の下に位置するボディ領域１２４，１３６，１３８，１４０の構成部分と、そして横型ゲート構造１１８に隣接するソース領域１３０（例えば、横型ゲート構造１１８に隣接し、かつ横型ゲート構造１１８の下に位置するボディ領域１２４，１３６，１３８，１４０の構成部分に隣接するソース領域１３０）と、により構成される。この点に関して、ドレイン領域１２５及びボディ領域１２４，１３６，１３８，１４０は、トレンチトランジスタ構造及びＶＤＭＯＳトランジスタ構造により共有される。
トレンチゲート構造１１４と横型ゲート構造１１８との間が電気的に接続されるので、ハイブリッドトレンチＶＤＭＯＳ素子構造１００の閾値電圧を上回る電圧がゲート構造１１４，１１８に（例えば、構成部分１２０に）印加されると、トレンチゲート構造１１４に沿って（例えば、トレンチ側壁面１０５に沿って）、Ｎ＋ドレイン領域１２５とＮ＋ソース領域１２８との間のボディ領域１２４，１３６，１３８，１４０の構成部分の内部を垂直方向に延びる第１導電性チャネルが形成され、そして横型ゲート構造１１８に沿って、Ｎ＋ドレイン領域１２５とＮ＋ソース領域１３０との間のボディ領域１２４，１３６，１３８，１４０の構成部分の内部を水平方向（または、横方向）に延びる第２導電性チャネルが形成される。このようにして、ハイブリッドトレンチＶＤＭＯＳ素子構造１００を流れる合計電流は、２つの導電性チャネルに分かれて流れることにより、素子構造１００が消費するエネルギーを垂直方向及び水平方向に放散させることができる。従って、電流が、異なる方向を向いた２つの導電性チャネルに分かれて流れるようにして、エネルギーを多数の方向に分散させることにより、ハイブリッドトレンチＶＤＭＯＳ素子構造１００は、より均一な熱分布を実現し、かつハイブリッドトレンチＶＤＭＯＳ素子構造１００のチップサイズを、従来のトレンチＭＯＳＦＥＴよりも小さくすることができるので、同じ電流耐量及び／又はエネルギー耐量を実現することができる。別の表現をすると、所望の電流耐量及び／又はエネルギー耐量要求を満たすために、ハイブリッドトレンチＶＤＭＯＳ素子構造１００は、従来のトレンチＭＯＳＦＥＴよりも小さい面積で済ませることができる。トレンチゲート構造１１４の誘電体材料１１０及び／又は導電性材料１１２の特性（例えば、厚さ、誘電率など）は、ハイブリッドトレンチＶＤＭＯＳ素子構造１００のトレンチトランジスタ部分の性能を最適化するように、横型ゲート構造１１８の誘電体材料１０６及び／又は導電性材料１１６の特性（例えば、厚さ、誘電率など）とは独立して選択することができ、横型ゲート構造１１８の誘電体材料１０６及び／又は導電性材料１１６の特性が今度は、性能を最適化するように独立して選択することができ、そして／または誘電体材料１０６の誘電率は、ハイブリッドトレンチＶＤＭＯＳ素子構造１００のＶＤＭＯＳトランジスタ部分の性能を最適化するように選択することができる。
次に、図１３を参照するに、１つ以上の実施形態によれば、図１〜１２に関連して上に説明した形成プロセスを実施して、一対のトレンチゲート構造２１４と、そしてこれらのトレンチゲート構造２１４の間に配置される単一の横型ゲート構造２１８と、を有する半導体素子構造２００を形成することができる。この点に関して、導電性材料２１２及び誘電体材料２１０により構成されるトレンチゲート構造２１４は、第１導電型を有する半導体材料領域２０２の両側に形成されるトレンチ２０４内に形成することができる。これらのトレンチゲート構造２１４を形成した後、導電性材料２１６及び誘電体材料２０６を備える横型ゲート構造２１８を半導体材料２０２の上に形成し、この場合、横型ゲート構造２１８が、これらのトレンチゲート構造２１４の間の半導体材料２０２の上に配置されて、横型ゲート構造２１８とこれらのトレンチゲート構造２１４との間の半導体材料２０２の構成部分が露出されたままの状態で残る。上に説明したように、横型ゲート構造２１８を形成した後、誘電体材料層２２２を、ゲート構造２１４，２１８、及び半導体材料２０２の上に形成し、そして深いボディ領域２２４を各トレンチゲート構造２１４に隣接して、第２導電型を有するイオンを、横型ゲート構造２１８とこれらのトレンチゲート構造２１４との間の半導体材料２０２のこれらの構成部分に注入することにより形成する。この点に関して、横型ゲート構造２１８は、これらのトレンチゲート構造２１４の間の半導体材料２０２の内側（中心）部分をマスクする。上に説明したように、注入イオンは横方向に拡散して、これらのボディ領域２２４が横方向に延びて横型ゲート構造２１８の下に入り込むようになる。これらのボディ領域２２４を形成した後、これらのボディ領域２２４の内側（中心）部分の上に位置し、かつこれらのトレンチゲート構造２１４及び横型ゲート構造２１８に隣接するこれらのボディ領域２２４の構成部分を露出させるマスクを形成し、そして第１導電型のイオンを、これらのボディ領域２２４の露出部分に、マスク及び横型ゲート構造２１８を注入マスクとして使用して注入することにより、トレンチトランジスタソース領域群２２８を、これらのトレンチゲート構造２１４に隣接するこれらのボディ領域２２４内に形成し、そしてＶＤＭＯＳトランジスタソース領域群２３０を、横型ゲート構造２１８に隣接するこれらのボディ領域２２４内に形成する。ソース領域２２８，２３０を形成した後、ソース領域２２８，２３０、及びゲート構造２１４，２１８をマスクし、そしてボディ領域２２４と同じ導電型を有するイオンを、ソース領域２２８と２３０との間のこれらのボディ領域２２４の露出内側（または、中心）部分に注入して、ボディエンハンスメント領域２３６，２３８，２４０を形成する。図示のように、これらのソース領域２２８はソース領域群２３０から、ボディ領域２２４，２３６，２３８，２４０の内側（または、中心）部分を挟んで分離される。ボディエンハンスメント領域２３６，２３８，２４０を形成した後、誘電体材料２４６をゲート構造２１４，２１８の上に、これらのゲート構造２１４と２１８との間のソース領域２２８，２３０の構成部分、及びボディ領域２２４，２３６，２３８，２４０の内側（または、中心）部分が露出したままの状態で残るように形成し、そして導電性材料２４８，２５０を、ソース領域２２８，２３０の露出部分、及びボディ領域２２４，２３６，２３８，２４０の露出部分の上に形成する。導電性材料２４８，２５０をソース領域２２８，２３０、及びボディ領域２２４，２３６，２３８，２４０に電気的に接続すると同時に、ゲート構造２１４，２１８から誘電体材料２４６を挟んで分離するか、またはそれ以外に絶縁し、そして上に説明したように、最上層の導電性材料２５０は、アクセスすることができるか、またはそれ以外に、外部素子に接続することができる素子構造２００のソース端子として機能するか、または従来のように上層金属配線層として機能する。
トレンチゲート構造２１４の導電性材料２１２と横型ゲート構造２１８の導電性材料２１６との間が電気的に接続されるので、半導体素子構造２００の閾値電圧を超える電圧がゲート構造２１４，２１８に印加されると、一対の導電性チャネルが、トレンチゲート構造２１４に沿って、これらのトレンチゲート構造２１４に隣接するボディ領域２２４，２３６，２３８，２４０のこれらの構成部分の間で、かつドレイン領域２２５とこれらのソース領域２２８との間で垂直方向に延びるように形成される。更に、一対の導電性チャネルが、横型ゲート構造２１８の下に位置するドレイン領域２２５の構成部分とこれらのソース領域２３０との間のボディ領域２２４，２３６，２３８，２４０のこれらの構成部分の内部の横型ゲート構造２１８の下を水平方向（または、横方向）に延びるように形成される。このようにして、素子構造２００を流れる電流は、より大きな領域に分かれて流れることにより、素子構造２００が消費するエネルギーをより大きな領域に亘って放散することができる。従って、電流を、垂直方向及び水平方向に分散させることにより、熱を垂直方向及び水平方向に放散させ、そして素子構造２００は、より均一な熱分布を実現し、これによって今度は、素子構造２００のチップサイズ（または、チップ面積）を、従来のトレンチＭＯＳＦＥＴよりも小さくすることができることにより、同じ電流耐量及び／又はエネルギー耐量を実現することができる。
結論として、本発明の例示的な実施形態に従って構成される装置及び方法は、以下の通りである：
半導体素子構造に関する装置が提供される。例示的な実施形態では、前記半導体素子構造は、トレンチゲート構造と、横型ゲート構造と、第１導電型を有する半導体材料からなるボディ領域と、第２導電型を有する半導体材料からなる第１ソース領域と、前記第２導電型を有する半導体材料からなる第２ソース領域と、そして前記第２導電型を有する半導体材料からなるドレイン領域と、を含む。前記第１ソース領域は、前記トレンチゲート構造に隣接する前記ボディ領域内に形成され、前記第２ソース領域は前記ボディ領域内に形成され、そして前記ドレイン領域は前記ボディ領域に隣接する。前記第１ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第１構成部分は、前記トレンチゲート構造に隣接し、そして前記横型ゲート構造は、前記第２ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第２構成部分の上に位置する。１つの実施形態では、前記ドレイン領域の第１構成部分は、前記トレンチゲート構造に隣接し、そして前記ボディ領域の前記第１構成部分は、前記ドレイン領域の前記第１構成部分の上に位置する。別の実施形態では、前記第１ソース領域は、前記ボディ領域の前記第１構成部分の上に位置し、そして前記ボディ領域の前記第１構成部分は、前記ドレイン領域の前記第１構成部分と前記第１ソース領域との間に配置される。別の実施形態では、前記ドレイン領域の第２構成部分は前記横型ゲート構造に隣接し、前記横型ゲート構造は、前記ドレイン領域の前記第２構成部分の上に位置し、そして前記ボディ領域の前記第２構成部分は、前記ドレイン領域の前記第２構成部分と前記第２ソース領域との間に配置される。１つの実施形態では、前記トレンチゲート構造及び前記横型ゲート構造は、電気的に接続されて前記半導体素子構造のゲート端子となり、電位が前記ゲート端子に印加されると、垂直方向導電性チャネルが、前記ドレイン領域の前記第１構成部分と前記第１ソース領域との間の前記ボディ領域の前記第１構成部分に形成され、そして水平方向導電性チャネルが、前記ドレイン領域の前記第２構成部分と前記第２ソース領域との間の前記ボディ領域の前記第２構成部分に形成される。別の実施形態では、前記ボディ領域の第３構成部分は、前記第１構成部分と前記第２構成部分との間に配置される。更に別の実施形態では、前記第２ソース領域は前記横型ゲート構造に隣接する。
別の実施形態では、半導体素子構造を形成する方法が提供される。前記方法は、空洞領域を、第１導電型を有する第１半導体材料領域に形成する工程と、第１ゲート構造を前記空洞領域に形成する工程と、第２ゲート構造を前記第１領域の上に形成する工程と、第２導電型を有する第２半導体材料領域を、前記第１半導体材料領域内に形成する工程と、前記第１導電型を有する第３半導体材料領域を、前記第１ゲート構造に隣接する前記第２領域内に形成する工程と、そして前記第１導電型を有する第４半導体材料領域を、前記第２領域内に形成する工程と、を含む。前記第２領域の第１構成部分は、前記第１ゲート構造に隣接し、そして前記第２領域の第２構成部分は、前記第２ゲート構造の下に位置し、前記第３領域は、前記第２領域の前記第１構成部分の上に位置し、そして前記第４領域は、前記第２領域の前記第２構成部分に隣接する。１つの実施形態によれば、前記第１領域は、前記第１導電型を有するソース／ドレイン領域を含み、前記第２領域を形成する前記工程では、前記第２導電型を有するボディ領域を前記ソース／ドレイン領域内に形成し、前記第３領域を形成する前記工程では、前記第１導電型を有する第１ソース／ドレイン領域を、前記第１ゲート構造に隣接する前記ボディ領域内に形成し、そして前記第４領域を形成する前記工程では、前記第１導電型を有する第２ソース／ドレイン領域を前記ボディ領域内に形成する。別の実施形態では、前記第２ゲート構造を形成する前記工程では、導電性材料層を前記第１領域の上に形成し、そして前記導電性材料層の構成部分を除去して、前記第１領域の第１構成部分を露出させ、前記第１構成部分は前記第１ゲート構造に隣接する。１つの別の実施形態では、前記第２領域を形成する前記工程において、連続注入を行なって、複数のエンハンスメント領域を前記第２領域内に形成する。更に別の実施形態では、前記第３領域を形成する前記工程において、第１導電型決定不純物種のイオンを前記第２領域の前記第１構成部分に注入し、そして前記第４領域を形成する前記工程において、前記第１導電型決定不純物種のイオンを前記第２領域の前記第２構成部分に注入する。更に別の実施形態では、前記方法は更に、注入マスクを、前記第２領域の中心部分の上に形成し、前記第３領域を形成する前記工程では、第１導電型決定不純物種のイオンを前記第１構成部分に前記注入マスクを用いて注入し、そして前記第４領域を形成する前記工程では、前記第１導電型決定不純物種のイオンを前記第２構成部分に前記注入マスクを用いて、前記第１導電型決定不純物種のイオンを前記第１構成部分に注入するのと同時に注入する。別の実施形態によれば、前記第１ゲート構造を形成する前記工程では、誘電体材料層を空洞領域に形成し、そして前記誘電体材料層を形成した後に、導電性材料層を前記空洞領域に形成し、前記誘電体材料層は、前記導電性材料層と前記第１領域との間に配置される。更に別の実施形態では、前記方法は更に、導電性材料領域を、前記第１ゲート構造及び前記第２ゲート構造に接触するように形成して、前記第１ゲート構造と前記第２ゲート構造との間の電気的な接続を可能にする工程を含む。別の実施形態によれば、前記方法は更に、導電性材料層を、前記第２領域、前記第３領域、及び前記第４領域の上に、かつ前記第２領域、前記第３領域、及び前記第４領域に接触するように形成して、前記第２領域、前記第３領域、及び前記第４領域の間の電気的な接続を可能にする工程を含む。
別の実施形態によれば、半導体素子構造に関する装置が提供される。前記半導体素子構造は、第１トランジスタ構造と、そして第２トランジスタ構造と、を含む。前記第１トランジスタ構造は、トレンチゲート構造と、第１導電型を有する半導体材料からなるドレイン領域と、第２導電型を有する半導体材料からなり、かつ前記トレンチゲート構造に隣接する前記ドレイン領域の上に位置するボディ領域と、そして第１導電型を有する半導体材料からなり、かつ前記トレンチゲート構造に隣接する前記ボディ領域内に形成される第１ソース領域と、を含む。前記第２トランジスタ構造は、前記ドレイン領域の第１構成部分、及び前記ボディ領域の第１構成部分の上に位置する横型ゲート構造であって、前記ドレイン領域の前記第１構成部分が前記横型ゲート構造に隣接する、前記横型ゲート構造と、そして前記第１導電型を有する半導体材料からなり、かつ前記ボディ領域内に形成される第２ソース領域と、を含み、前記ボディ領域の前記第１構成部分は、前記第２ソース領域と前記ドレイン領域の前記第１構成部分との間に配置される。１つの実施形態では、前記半導体素子構造は更に、前記トレンチゲート構造及び前記横型ゲート構造に接触する導電性材料領域を備える。別の実施形態では、前記半導体素子構造は更に、前記第１ソース領域、前記第２ソース領域、及び前記ボディ領域に接触する導電性材料を備える。
少なくとも１つの例示的な実施形態をこれまでの詳細な説明に提示してきたが、非常に多くの変形例が存在することを理解されたい。また、本明細書において記載される例示的な実施形態または実施形態群は決して、特許請求する主題の範囲、適用可能性、または構成を限定するものではないことを理解されたい。そうではなく、これまでの詳細な説明は、この技術分野の当業者に、記載される実施形態または実施形態群を実施するための有用な指針を提供する。種々の変更を構成要素の機能及び配置に、本特許出願の出願時の公知の均等物及び予測可能な均等物を含む、請求項により規定される範囲から逸脱しない限り加えることができることを理解されたい。

Claims (20)

  1. トレンチゲート構造と、
    横型ゲート構造と、
    第１導電型を有する半導体材料からなるボディ領域と、
    第２導電型を有する半導体材料からなる第１ソース領域であって、該第１ソース領域が、前記トレンチゲート構造に隣接する前記ボディ領域内に形成される、前記第１ソース領域と、
    前記第２導電型を有する半導体材料からなる第２ソース領域であって、該第２ソース領域が前記ボディ領域内に形成される、前記第２ソース領域と、
    前記第２導電型を有する半導体材料からなるドレイン領域であって、該ドレイン領域が前記ボディ領域に隣接する、前記ドレイン領域とを備え、
    前記第１ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第１構成部分は前記トレンチゲート構造に隣接し、
    前記横型ゲート構造は、前記第２ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第２構成部分の上に位置する、
    半導体素子構造。
  2. 前記ドレイン領域の第１構成部分は前記トレンチゲート構造に隣接し、前記ボディ領域の前記第１構成部分は前記ドレイン領域の前記第１構成部分の上に位置する、請求項１に記載の半導体素子構造。
  3. 前記第１ソース領域は、前記ボディ領域の前記第１構成部分の上に位置し、前記ボディ領域の前記第１構成部分は、前記ドレイン領域の前記第１構成部分と前記第１ソース領域との間に配置される、請求項２に記載の半導体素子構造。
  4. 前記ドレイン領域の第２構成部分は、前記横型ゲート構造に隣接し、前記横型ゲート構造は、前記ドレイン領域の前記第２構成部分の上に位置し、前記ボディ領域の前記第２構成部分は、前記ドレイン領域の前記第２構成部分と前記第２ソース領域との間に配置される、請求項２に記載の半導体素子構造。
  5. 前記トレンチゲート構造及び前記横型ゲート構造は、電気的に接続されて前記半導体素子構造のゲート端子となり、
    電位が前記ゲート端子に印加されると、垂直方向導電性チャネルが、前記ドレイン領域の前記第１構成部分と前記第１ソース領域との間の前記ボディ領域の前記第１構成部分に形成され、そして水平方向導電性チャネルが、前記ドレイン領域の前記第２構成部分と前記第２ソース領域との間の前記ボディ領域の前記第２構成部分に形成される、
    請求項４に記載の半導体素子構造。
  6. 前記ボディ領域の第３構成部分は、前記第１構成部分と前記第２構成部分との間に配置される、請求項１に記載の半導体素子構造。
  7. 前記第２ソース領域は前記横型ゲート構造に隣接する、請求項１に記載の半導体素子構造。
  8. 前記トレンチゲート構造及び前記横型ゲート構造は電気的に接続される、請求項１に記載の半導体素子構造。
  9. 半導体素子構造を形成する方法において、
    空洞領域を、第１導電型を有する第１半導体材料領域に形成する工程と、
    第１ゲート構造を前記空洞領域に形成する工程と、
    第２ゲート構造を前記第１領域の上に形成する工程と、
    第２導電型を有する第２半導体材料領域を、前記第１半導体材料領域内に形成する工程であって、前記第２領域の第１構成部分が前記第１ゲート構造に隣接し、かつ前記第２領域の第２構成部分が前記第２ゲート構造の下に位置する、前記第２半導体材料領域を形成する工程と、
    前記第１導電型を有する第３半導体材料領域を、前記第１ゲート構造に隣接する前記第２領域内に形成する工程であって、前記第３領域が前記第２領域の前記第１構成部分の上に位置する、前記第３半導体材料領域を形成する工程と、
    前記第１導電型を有する第４半導体材料領域を前記第２領域内に形成する工程であって、前記第４領域が前記第２領域の前記第２構成部分に隣接する、前記第４半導体材料領域を形成する工程とを備える、方法。
  10. 前記第１領域は、前記第１導電型を有するドレイン／ソース領域を含み、
    前記第２領域を形成する前記工程では、前記第２導電型を有するボディ領域を前記ドレイン／ソース領域内に形成し、
    前記第３領域を形成する前記工程では、前記第１導電型を有する第１ドレイン／ソース領域を、前記第１ゲート構造に隣接する前記ボディ領域内に形成し、
    前記第４領域を形成する前記工程では、前記第１導電型を有する第２ドレイン／ソース領域を前記ボディ領域内に形成する、請求項９に記載の方法。
  11. 前記第２ゲート構造を形成する前記工程では：
    導電性材料層を前記第１領域の上に形成し、
    前記導電性材料層の構成部分を除去して、前記第１ゲート構造に隣接する前記第１領域の第１構成部分を露出させる、請求項９に記載の方法。
  12. 前記第２領域を形成する前記工程では、連続注入を行なって、複数のエンハンスメント領域を前記第２領域内に形成する、請求項９に記載の方法。
  13. 前記第３領域を形成する前記工程では、第１導電型決定不純物種のイオンを、前記第２領域の前記第１構成部分に注入し、
    前記第４領域を形成する前記工程では、前記第１導電型決定不純物種のイオンを、前記第２領域の前記第２構成部分に注入する、
    請求項９に記載の方法。
  14. 更に、注入マスクを前記第２領域の中心部分の上に形成する工程を含み：
    前記第３領域を形成する前記工程では、第１導電型決定不純物種のイオンを前記第１構成部分に、前記注入マスクを用いて注入し、
    前記第４領域を形成する前記工程では、前記第１導電型決定不純物種のイオンを前記第２構成部分に、前記注入マスクを用いて、前記第１導電型決定不純物のイオンを前記第１構成部分に注入するのと同時に注入する、
    請求項１３に記載の方法。
  15. 前記第１ゲート構造を形成する前記工程では：
    誘電体材料層を前記空洞領域に形成し、
    前記誘電体材料層を形成した後に、導電性材料層を前記空洞領域に形成し、前記誘電体材料層は、前記導電性材料層と前記第１領域との間に配置される、
    請求項９に記載の方法。
  16. 更に、導電性材料領域を、前記第１ゲート構造及び前記第２ゲート構造に接触するように形成して、前記第１ゲート構造と前記第２ゲート構造との間の電気的な接続を可能にする工程を含む、請求項９に記載の方法。
  17. 更に、導電性材料層を、前記第２領域、前記第３領域、及び前記第４領域の上に、かつ前記第２領域、前記第３領域、及び前記第４領域に接触するように形成して、前記第２領域、前記第３領域、及び前記第４領域の間の電気的な接続を可能にする工程を含む、請求項９に記載の方法。
  18. 第１トランジスタ構造であって、該第１トランジスタ構造が：
    トレンチゲート構造と、
    第１導電型を有する半導体材料からなるドレイン領域と、
    第２導電型を有する半導体材料からなるボディ領域であって、該ボディ領域が、前記トレンチゲート構造に隣接する前記ドレイン領域の上に位置する、前記ボディ領域と、
    前記第１導電型を有する半導体材料からなる第１ソース領域であって、該第１ソース領域が、前記トレンチゲート構造に隣接する前記ボディ領域内に形成される、前記第１ソース領域と、を備える、前記第１トランジスタ構造と、
    第２トランジスタ構造であって、該第２トランジスタ構造が：
    前記ドレイン領域の第１構成部分及び前記ボディ領域の第１構成部分の上に位置する横型ゲート構造と、
    前記第１導電型を有する半導体材料からなる第２ソース領域であって、該第２ソース領域が前記ボディ領域内に形成され、前記ボディ領域の前記第１構成部分が、前記第２ソース領域と前記ドレイン領域の前記第１構成部分との間に配置される、前記第２ソース領域と、を備える、前記第２トランジスタ構造と、
    を備える、半導体素子構造。
  19. 更に、前記トレンチゲート構造及び前記横型ゲート構造に接触する導電性材料領域を備える、請求項１８に記載の半導体素子構造。
  20. 更に、前記第１ソース領域、前記第２ソース領域、及び前記ボディ領域に接触する導電性材料を備える、請求項１８に記載の半導体素子構造。
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