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KR101469343B1 - 수직 파워 mosfet 및 그 제조 방법 - Google Patents

수직 파워 mosfet 및 그 제조 방법 Download PDF

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KR101469343B1
KR101469343B1 KR1020130009281A KR20130009281A KR101469343B1 KR 101469343 B1 KR101469343 B1 KR 101469343B1 KR 1020130009281 A KR1020130009281 A KR 1020130009281A KR 20130009281 A KR20130009281 A KR 20130009281A KR 101469343 B1 KR101469343 B1 KR 101469343B1
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Abstract

소자는 제1 도전형의 반도체 층과, 반도체 층 위의 제1 및 제2 보디 영역을 포함하고, 제1 및 제2 보디 영역은 제1 도전형의 반대인 제2 도전형을 갖는다. 제1 도전형의 도핑된 반도체 영역이 제1 보디 영역과 제2 보디 영역 사이에 배치되어 제1 및 제2 보디 영역과 접촉한다. 게이트 유전체 층이 제1 및 제2 보디 영역과 도핑된 반도체 영역 위에 배치된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 배치되고, 제1 및 제2 보디 영역에 각각 중첩된다. 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 물리적으로 분리되고 전기적으로 상호 접속된다. 제1 게이트 전극과 제2 게이트 전극 사이의 스페이스는 도핑된 반도체 영역에 중첩된다. 소자는 또한 MOS 함유 소자를 포함한다.

Description

수직 파워 MOSFET 및 그 제조 방법{VERTICAL POWER MOSFET AND METHODS OF FORMING THE SAME}
본 출원은 "수직 파워 MOSFET 및 그 제조 방법"이라는 명칭으로 1012년 6월 1일자 출원한 미국 특허 출원 제13/483,633호의 일부 계속 출원이며, 이 출원은 여기에서의 인용에 의해 그 전체가 본원에 통합된다.
종래의 수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에서는 2개의 p-보디 영역이 n형 에피택시 영역에 형성된다. 수직 파워 MOSFET는 그 소스 영역과 드레인 영역이 중첩되기 때문에 그렇게 이름이 붙여졌다. 2개의 p-보디 영역 사이의 에피택시 영역 부분은 n형 도핑 영역을 형성하도록 약하게 도핑되고, 이것은 가끔 N형 접합 전계 효과 트랜지스터(n-JFET) 영역이라고 부른다. p-보디 영역과 n-JFET 영역은 게이트 유전체 및 게이트 전극 밑에 있다. 게이트에 양의 전압이 인가된 때, 전자의 반전 영역이 p-보디 영역에 형성된다. 반전 영역은 수직 파워 MOSFET의 소스 영역을 n-JFET 영역에 접속하는 채널 영역으로서 작용하고, n-JFET 영역은 n형 에피택시 영역을 통하여 파워 MOSFET의 드레인 영역에 또한 접속된다. 따라서, 소스-드레인 전류는 소스 영역으로부터 p-보디 영역의 채널, n-JFET 영역, 에피택시 영역, 및 그 다음에 드레인 영역으로 전도된다.
n-JFET 영역은 게이트 전극 하부에 배치되고, 게이트 유전체 층이 n-JFET 영역과 게이트 전극 사이에 배치된다. 게이트 전극과 n-JFET 영역 사이에는 큰 중첩 영역이 있다. 그 결과, 상당한 게이트-드레인 커패시턴스가 존재하고, 이것은 수직 MOSFET의 속도를 포함한 성능에 악영향을 준다. 또한, n-JFET 영역은 n형 에피택시 영역의 일부이기 때문에 약하게 도핑된다. 따라서, n-JFET 영역의 저항은 높고, 이것은 수직 파워 MOSFET의 구동 전류에 악영향을 준다.
소자는 제1 도전형의 반도체 층과, 반도체 층 위의 제1 및 제2 보디 영역을 포함하고, 제1 및 제2 보디 영역은 제1 도전형의 반대인 제2 도전형을 갖는다. 제1 도전형의 도핑된 반도체 영역이 제1 보디 영역과 제2 보디 영역 사이에 배치되어 제1 및 제2 보디 영역과 접촉한다. 게이트 유전체 층이 제1 및 제2 보디 영역과 도핑된 반도체 영역 위에 배치된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 배치되고, 제1 및 제2 보디 영역에 각각 중첩된다. 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 물리적으로 분리되고 전기적으로 상호 접속된다. 제1 게이트 전극과 제2 게이트 전극 사이의 스페이스는 도핑된 반도체 영역에 중첩된다. 소자는 또한 MOS 함유 소자를 포함한다.
실시형태 및 그 장점을 더욱 완전하게 이해하기 위하여, 이제 첨부도면과 함께하는 이하의 상세한 설명을 참조하기로 한다.
도 1A 내지 도 1F는 일부 예시적인 실시형태에 따른 수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 제조 과정의 중간 단계들의 횡단면도이다.
도 2A 내지 도 2C는 대안적인 실시형태에 따른 수직 파워 MOSFET의 제조 과정의 중간 단계들의 횡단면도이다.
도 3A 내지 도 5F는 각종 MOS 소자의 형성을 통합하는 중간 단계들의 횡단면도이다.
본 발명의 각종 실시형태의 구성 및 사용에 대하여 이하에서 구체적으로 설명한다. 그러나, 이 실시형태들은 다양한 특수 관계로 실현될 수 있는 많은 응용가능한 발명적 개념을 제공한다는 것을 이해하여야 한다. 여기에서 설명하는 특수한 실시형태는 단지 예시하는 것이고, 발명의 범위를 제한하는 것이 아니다.
수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 그 제조 방법이 각종의 예시적인 실시형태에 따라서 제공된다. 수직 파워 MOSFET를 제조하는 중간 단계들이 예시된다. 실시형태의 변형예들이 설명된다. 각종 도면 및 예시적인 실시형태에 있어서, 동일한 참조 번호는 동일한 요소를 표시하기 위해 사용된다.
도 1A 내지 도 1F는 n형 수직 파워 MOSFET의 제조 과정의 중간 단계들의 횡단면도이다. 도 1A를 참조하면, 반도체 기판의 일부인 반도체 영역(20)이 제공된다. 반도체 영역(20) 및 각각의 반도체 기판은 결정질 실리콘 구조를 가질 수 있다. 대안적으로, 반도체 영역(20) 및 각각의 반도체 기판은 실리콘 게르마늄과 같은 다른 반도체 물질로 형성될 수 있다. 반도체 기판은 벌크 기판일 수 있다. 일부 실시형태에 있어서, 반도체 영역(20)은 인 또는 비소와 같은 n형 불순물에 의해, 예를 들면, 약 1019/㎤ 내지 약 1021/㎤ 사이의 불순물 농도로 도핑되는 농후하게 도핑된 층이다. 여기에서 설명하는 실시형태에 있어서, 용어 "농후한 도핑"은 약 1019/㎤ 이상의 불순물 농도를 의미한다. 그러나, 이 기술에 숙련된 사람이라면, 농후한 도핑이 특수한 소자 유형, 기술 세대, 최소 피쳐(feature) 사이즈 등에 의존하는 기술적 용어임을 알 것이다. 그러므로, 이 용어는 평가되는 기술에 비추어 해석되고 여기에서 설명하는 실시형태로 제한되지 않는 것으로 의도된다.
농후하게 도핑된 반도체 영역(20) 위에, 에피택시 층(22)이 에피택시를 통하여 형성되고, n형 불순물로 약하게 도핑된다. 에피택시 층(22)의 불순물 농도는 약 1015/㎤ 내지 약 1018/㎤ 사이일 수 있다. 에피택시 층(22)은 실리콘 층일 수 있고, 다른 반도체 물질을 사용하여도 좋다.
그 다음에 보디(body) 층(26)이 형성된다. 보디 층(26)은 p형의 것이고, 따라서 이하에서는 p-보디(26)라고 부른다. 일부 실시형태에 있어서, p-보디(26)는 에피택시 층(22)의 상부를 붕소 및/또는 인듐과 같은 p형 불순물로 주입함으로써 형성되고, 여기에서 에피택시 층(22)의 하부는 주입되지 않고 n형인 채로 유지된다. p-보디(26)의 p형 불순물 농도는 약 1015/㎤ 내지 약 1018/㎤ 사이일 수 있다. p-보디(26)의 주입은 에피택시 층(22)의 표면층을 산화하여 패드(pad) 산화물 층(도시 생략됨)을 형성하는 단계와, p-보디(26)를 형성하도록 패드 산화물 층을 통하여 p형 불순물을 주입하는 단계와, 패드 산화물 층을 제거하는 단계를 포함할 수 있다. 대안적인 실시형태에 있어서, p-보디(26)는 에피택시 층(22) 위에 반도체 층(예를 들면 실리콘 층)을 에피택셜적으로 성장시키고 에피택시가 진행될 때 p-보디(26)에 p형 불순물을 인시투(in-situ) 도핑함으로써 형성된다.
다음에, 도 1B에 도시된 것처럼, 게이트 산화물 층(28)이 형성된다. 일부 실시형태에 있어서, 형성 공정은 p-보디(26)의 표면층의 열산화를 포함한다. 따라서, 게이트 산화물 층(28)은 실리콘 산화물을 포함한다. 대안적인 실시형태에 있어서, 게이트 산화물 층(28)은 증착을 통하여 형성된다. 대응하는 게이트 산화물 층(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 이들의 조합, 및 이들의 다중 층을 포함할 수 있다.
도 1B는 또한 게이트 전극(30)(30A 및 30B를 포함함)의 형성을 나타내고 있다. 형성 공정은 도전성 물질의 전반적 증착(blanket deposition) 및 그 다음에 도전성 물질의 패터닝(patterning)을 포함할 수 있다. 일부 실시형태에 있어서, 게이트 전극(30A, 30B)은 폴리실리콘을 포함하지만, 금속, 금속 실리사이드 등과 같은 다른 도전성 물질이 또한 사용될 수 있다. 게이트 전극(30A, 30B)은 스페이스(29)만큼 서로로부터 이격된다. 게이트 전극(30A, 30B)들 간의 간격(S1)은 일부 실시형태에 있어서 약 100 nm 내지 약 10 ㎛ nm사이일 수 있다. 이 명세서 전반에서 인용되는 값들은 단지 예시하는 것으로 이해하여야 하고, 다른 값으로 변경될 수 있다.
다음에, n형 도핑 영역(32)을 형성하기 위한 주입이 수행된다. n형 도핑 영역(32)은 접합 전계 효과 트랜지스터(JFET)의 일부로서 기능하기 때문에, n형 도핑 영역(32)은 가끔 N형 접합 전계 효과 트랜지스터(n-JFET) 영역이라고 부른다, 주입시에, 포토레지스트(도시 생략됨)가 적용된 후 패터닝되고, 게이트 전극(30A, 30B) 사이의 스페이스(29)가 노출되며, 스페이스(29)를 통하여 주입이 수행된다. 주입되는 n형 불순물은 인, 비소 등을 포함할 수 있다. 게이트 전극(30A, 30B)의 적어도 일부는 주입 마스크로서 사용될 수 있다. 주입된 n형 불순물은 p-보디(26)의 주입 부분의 p형 불순물을 중화시키고, 주입 부분을 n형으로 변환시킨다. 결과적인 n형 도핑 영역(32)은 p-보디(26)를 관통하여 최소한 바닥에 접촉하고, 에피택시 층(22)으로 연장할 수 있다. 따라서, p-보디(26)는 2개의 부분, 즉 p-보디(26A)와 p-보디(26B)로 분리된다. n형 도핑 영역(32)의 불순물 농도는 일부 실시형태에 따라서 약 1015/㎤ 내지 약 1018/㎤ 사이일 수 있다. n형 도핑 영역(32)과 p-보디(26A) 사이의 계면(32A)은 게이트 전극(30A)의 모서리(30A1)에 실질적으로 정렬되고, n형 도핑 영역(32)과 p-보디(26B) 사이의 계면(32B)은 게이트 전극(30B)의 모서리(30B1)에 실질적으로 정렬된다. 그러나, 계면은 주입 후에 수행되는 열처리 후에, 주입의 외측 확산에 기인하여, 게이트 전극 쪽으로 또한 확장될 수 있다.
도 1C를 참조하면, 소스 접촉 영역으로서 작용하는 농후하게 도핑된 n형 영역(34)을 형성하기 위해 추가의 주입이 수행된다. n형 영역(34)은 예를 들면 약 1019/㎤ 내지 약 1021/㎤ 사이의 n형 불순물 농도를 가질 수 있다. n형 영역(34)의 하부 표면은 p-보디(26)의 부분만큼 에피택시 층(22)으로부터 이격되어 있다. 후속 단계에서, 게이트 전극(30A, 30B)의 측벽에 게이트 스페이서(36)가 형성된다. 형성 공정은 유전체 층을 증착하고, 그 다음에 유전체 층의 수평 부분을 제거하기 위해 이방성 에칭을 수행하는 단계를 포함할 수 있다. 게이트 전극(30A, 30B)의 측벽에서 유전체 층의 수직 부분은 에칭 후에 잔류하여 게이트 스페이서(36)를 형성한다.
도 1D에서, n형 영역(34), 스페이서(36) 및 게이트 전극(30A, 30B) 위에 유전체 층(38)이 형성된다. 일부 실시형태에 있어서, 유전체 층(38)은 후속 단계에서 접촉 개공을 형성할 때 에칭 정지층으로서 사용되고, 접촉 개공은 게이트 전극(30A, 30B)에 접속되는 접촉 플러그를 형성하기 위해 사용된다. 유전체 층(38)은 산화물, 질화물, 산질화물, 이들의 조합, 및 이들의 다중 층을 포함할 수 있다.
다음에, 도 1E를 참조하면, 유전체 층(38), 게이트 유전체 층(28), 및 농후하게 도핑된 n형 영역(34)의 일부를 에칭하여 접촉 개공(40)을 형성한다. 접촉 개공 형성 후에, 농후하게 도핑된 n형 영역(34)의 측벽이 접촉 개공(40)에 노출되고, p-보디(26A, 26B)의 상부 표면이 또한 노출된다. 다음에, p-보디 영역(26)에 농후하게 도핑된 p형 영역(42)을 형성하기 위해 p형 불순물 주입이 수행된다. 일부 실시형태에 있어서, 농후하게 도핑된 p형 영역(42)의 p형 불순물 농도는 약 1019/㎤ 내지 약 1021/㎤ 사이이다. 농후하게 도핑된 p형 영역(42)은 p-보디(26A, 26B)의 픽업(pickup) 영역으로서 작용한다.
도 1F를 참조하면, 도전성 물질을 증착하여 소스 영역(43)을 형성한다. 소스 영역(43)은 농후하게 도핑된 n형 영역(34)의 측벽에 접촉한다. 더 나아가, 농후하게 도핑된 반도체 영역(20) 아래에 도전성 물질을 증착하여 드레인 영역(44)을 형성한다. 소스 영역(43)과 드레인 영역(44)은 각각의 웨이퍼 및 칩의 반대쪽에 형성된다. 일부 실시형태에 있어서, 소스 영역(43)과 드레인 영역(44)은 알루미늄, 구리, 텅스텐, 니켈 등과 같은 금속 또는 금속 합금으로 형성된다. 이것에 의해 수직 파워 MOSFET(52)가 형성된다. 접촉 플러그, 금속 선 등과 같은 전기적 접속(45)은 게이트 전극(30A, 30B) 위에 형성되어 게이트 전극(30A, 30B)에 접속된다. 게이트 전극(30A, 30B)은 따라서 상호 접속되고, 동일한 전압 레벨에 있으며, 하나의 게이트로서 작용한다.
수직 파워 MOSFET(52)의 온전류(on-current)는 곡선(46)으로 개략적으로 도시되어 있고, 이 온전류는 소스 영역(43), 농후하게 도핑된 n형 영역(34), p-보디(26A, 26B) 내의 채널 영역(26'), n형 도핑 영역(32), 에피택시 영역(22), 반도체 영역(20)을 통과하여 드레인 영역(44)에 도달한다. 소스 영역(43)은 게이트 전극(30A, 30B) 사이의 스페이스로 연장하여 n형 도핑 영역(32)과 중첩되는 부분(42')을 포함한다는 것을 알 수 있다. 도전성 부분(42')은 소스 영역(43)에 접속된 필드 플레이트(field plate)로서 작용하고, n형 도핑 영역(32)에서 표면 전계를 감소시키도록 기능한다.
도 2A 내지 도 2C는 대안적인 실시형태에 따라서 수직 파워 MOSFET의 제조 과정의 중간 단계들의 횡단면도이다. 다른 방식으로 규정하지 않는 한, 도 2A 내지 도 2C에 도시된 실시형태들의 컴포넌트의 물질 및 형성 방법은 도 1A 내지 도 1F에 도시된 실시형태에서 동일한 참조 번호로 표시한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 2A 내지 도 2C에 도시된 동일한 컴포넌트에 대한 상세한 사항은 도 1A 내지 도 1F에 도시된 실시형태의 설명에서 찾아볼 수 있다.
이 실시형태들의 초기 단계는 도 1A 내지 도 1D에 도시된 것과 본질적으로 동일하다. 다음에, 도 2A에 도시된 것 것처럼, 필드 플레이트(48)가 형성된다. 필드 플레이트(48)는 도전성이고, 폴리실리콘, 금속 실리사이드, 금속, 금속 합금 등을 포함할 수 있다. 필드 플레이트(48)는 게이트 전극(30A, 30B) 사이의 스페이스로 연장하고 n형 도핑 영역(32)에 중첩된다. 일부 실시형태에 있어서, 필드 플레이트(48)는 게이트 전극(30A, 30B) 위로 연장하고 각각의 게이트 전극(30A, 30B)의 일부에 중첩된다. 대안적인 실시형태에 있어서, 필드 플레이트(48)는 게이트 전극(30A, 30B) 위로 연장하지 않는다. 필드 플레이트(48)는 n형 도핑 영역(32)에서 표면 전계를 감소시키도록 기능한다. 일부 실시형태에 있어서, 필드 플레이트(48)는 후속적으로 형성된 소스 영역(43)으로부터 분리되고, 소스 영역(43)과는 다른 전압이 인가될 수 있다. 대안적인 실시형태에 있어서, 필드 플레이트(48)는 후속적으로 형성된 소스 영역(43)에 접속되고, 따라서 소스 영역(43)과 동일한 전압 레벨에 있다.
도 2B를 참조하면, 층간 유전체(Inter-Layer Dielectric; ILD)(50)가 도 2A에 도시된 구조물 위에 형성되고, 유전체 층(38) 위에 있다. ILD(50)는 포스포 실리케이트 글라스(PSG), 보로 실리케이트 글라스(BSG), 붕소 도핑 포스포 실리케이트 글라스(BPSG), 테트라 에틸 오쏘 실리케이트(TEOS) 산화물 등을 포함할 수 있다. ILD(50)는 블랭킷 층으로서 형성될 수 있다. 그 다음에, 접촉 개공(40)이 접촉 개공(40)을 형성하도록 ILD(50), 게이트 유전체 층(28) 및 농후하게 도핑된 n형 영역(34)의 일부를 에칭함으로써 형성된다. 접촉 개공을 형성한 후에, 농후하게 도핑된 n형 영역(34)의 측벽이 노출되고, p-보디(26A, 26B)의 상부 표면이 또한 노출된다.
다음에, 농후하게 도핑된 p형 영역(42)이 p-보디(26)의 표면 영역에 형성되도록 접촉 개공(40)을 통하여 및 p-보디(26) 내로 p형 불순물을 도핑하기 위해 주입이 수행된다. 후속 단계에서, 도 2C에 도시된 것처럼, 도전성 물질을 증착하여 소스 영역(43)과 드레인 영역(44)을 형성한다. 그에 따라서 수직 파워 MOSFET(52)가 형성된다. 게이트 전극(30A/30B) 및 필드 플레이트(48)에 접속되는 전기 접속(45)이 접촉 플러그 및 금속선을 형성함으로써 형성될 수 있다. 일부 실시형태에 있어서, 필드 플레이트(48)는 소스 영역(43)과 전기적으로 결합하고 소스 영역(43)과 동일한 전압을 갖는다. 대안적인 실시형태에 있어서, 필드 플레이트(48)는 소스 영역(43)으로부터 분리되고 소스 영역(43)의 전압과 다른 전압이 인가된다.
실시형태에 있어서, 게이트 전극(30A, 30B)은 n형 에피택시 층(22) 및 n형 영역(20)을 통하여 드레인 영역(44)에 전기적으로 접속되는 n형 영역(32)에 중첩되지 않는다. 따라서, 게이트-드레인 커패시턴스가 크게 감소된다. 또한, n형 영역(32)이 주입에 의해 형성되고, 높은 불순물 농도로 도핑되기 때문에, n형 영역(32)의 저항이 감소되고, 수직 파워 MOSFET(52)의 구동 전류가 증가한다.
비록 도 1A 내지 도 2C에 도시한 실시형태들이 n형 수직 파워 MOSFET를 제조하는 방법을 제공하지만, 이 기술에 숙련된 사람이라면 전술한 설명이 각 영역(20, 22, 26, 32, 34, 42)의 도전성 유형이 반대인 p형 수직 파워 MOSFET의 제조에도 쉽게 이용할 수 있다는 것을 이해할 것이다.
도 3A 내지 도 5F는 수직 MOSFET(52)의 제조를 고전압(HV) N형 MOS(HVNMOS) 소자, 저전압(LV) N형 MOS(LVNMOS) 소자, LV P형 MOS(LVPMOS) 소자, 및 고전압(HV) P형 MOS(HVPMOS) 소자와 통합하는 처리 흐름을 보인 것이다. 다른 방식으로 규정하지 않는 한, 이 실시형태들의 컴포넌트의 물질 및 형성 방법은 도 1A 내지 도 2C에 도시된 실시형태에서 동일한 참조 번호로 표시한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 3A 내지 도 5F에 도시된 컴포넌트의 형성 공정 및 물질에 대한 상세한 사항은 도 1A 내지 도 2C에 도시된 실시형태의 설명에서 찾아볼 수 있다.
도 3A는 수직 파워 MOSFET 영역, HVNMOS 영역, LVNMOS 영역, LVPMOS 영역, 및 HVPMOS 영역에 각각 해당하는 소자 영역(100, 200, 300, 400, 500)을 도시하고 있다. 도 3A를 참조하면, 기판(21)이 제공된다. 일부 실시형태에 따라서, 기판(21)은 p형 기판이지만, 대안적인 실시형태에 따라서 기판(21)은 n형 기판일 수도 있다. 예를 들면, 주입을 통하여 기판(21)의 상부 표면에 N형 매립 층(NBL)(110)이 형성된다. NBL(110)은 소자 영역(100)에 있고, 소자 영역(200, 300, 400, 500)으로 확장하지 않는다. 다음에, 기판(21) 위에 에피택시 층(22)을 형성하기 위해 에피택시가 수행되고, 여기에서 에피택시 층(22)은 에피택시 중에 n형 불순물로 인시투(in-situ) 도핑될 수 있다. 에피택시 후에, 절연 영역(23)이 에피택시 층(22)의 상부 표면으로부터 에피택시 층(22)으로 연장하도록 형성된다. 절연 영역(23)은 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역일 수 있고, 따라서 명세서 전반적으로 STI 영역(23)이라고 부르지만, 격리 영역(23)은 또한 필드 산화물(field oxide)일 수 있다. STI 영역(23)은 소자 영역(100, 200, 300, 400, 500)의 활성 영역을 규정할 수 있다.
도 3B를 참조하면, 게이트 산화물 층(28)이 에피택시 층(22)의 표면에 형성되고, 소자 영역(100, 200, 300, 400, 500)으로 확장한다. 복수의 주입이 수행되어 에피택시 층(22)에 복수의 도핑 영역이 형성된다. 일부 실시형태에 있어서, 게이트 산화물 층(28)이 주입 단계 전에 형성되고, 주입되는 불순물이 게이트 산화물 층(28)을 통해 침투하여 주입 영역을 형성한다. 대안적인 실시형태에 있어서, 게이트 산화물 층(28)은 주입 단계 후에 형성된다.
p-보디(26, 226)가 동일한 리소그래피 마스크를 이용하여 동시에 형성되고, 리소그래피 마스크는 주입 마스크로서 사용되는 포토레지스트의 패턴을 규정한다. p형 영역일 수 있는 저전압 웰(Low Voltage Well; LVW) 영역(329)이 소자 영역(300)에 형성된다. LVW 영역(329)은 각 소자가 약 5V의 동작 전압에서 동작하는 것을 지원하도록 구성될 수 있다. P형으로 도핑된 드레인(PDD) 영역(531)이 소자 영역(500)에 형성된다. 고전압 N-웰(HVNW) 영역(225, 325, 525)이 소자 영역(200, 300/400, 500)에 각각 형성된다. 기호 "300/400"은 소자 영역 300과 400의 결합 영역을 표시한다. p-보디(226), LVW 영역(329) 및 PDD 영역(531)은 HVNW 영역(225, 325, 525) 내측에 각각 형성된다. p-보디(26, 226)의 도핑 농도는 도 1 내지 도 2C에 도시된 실시형태에서와 동일하다. LVW 영역(329)은 약 1015/㎤ 내지 약 1018/㎤ 사이의 p형 도핑 농도를 가질 수 있다. PDD 영역(531)은 약하게 도핑되고 약 1015/㎤ 내지 약 1018/㎤ 사이의 p형 도핑 농도를 가질 수 있다.
또한, 깊은 p-웰 영역(227, 327, 527)이 소자 영역(200, 300/400, 500)에 각각 형성되고, HVNW 영역(225, 325, 525) 아래로 각각 확장한다. HVNW 영역(225, 325, 525)과 깊은 p-웰 영역(227, 327, 527)은 약 1015/㎤ 내지 약 1018/㎤ 사이의 도핑 농도를 가질 수 있다. 도 3B에 도시된 복수의 주입 영역에 대한 구체적인 형성 공정, 각각의 포토레지스트 및 각각의 리소그래피 마스크는 예시되지 않았지만, 이 기술에 숙련된 사람이라면 실시형태의 설명에 의해 각각의 세부를 실현할 수 있을 것이다.
도 3C에서, 게이트 전극(30(30A와 30B를 포함함), 230, 330, 430, 530)이 소자 영역(100, 200, 300, 400, 500)에서 게이트 산화물 층(28) 위에 각각 형성된다. 그 다음에, 게이트 전극(30A, 30B) 사이에 위치되는 n형 도핑 영역(32)을 형성하기 위해 주입이 수행되고, 여기에서 게이트 전극(30A, 30B)은 주입 마스크의 일부로서 작용한다. 따라서, p-보디(26)는 n형 도핑 영역(32)에 의해 p-보디(26A)와 p-보디(26B)로 분리된다. n형 도핑 영역(32)이 형성되는 것과 동시에, n형 영역(232)이 동일한 주입에 의해 소자 영역(200)에 동시에 형성된다. 일부 실시형태에 있어서, 게이트 전극(230)의 일부는 p-보디(226)의 일부에 중첩하고, 게이트 전극(230)의 다른 부분은 p-보디(226)와 어긋난다. 대안적으로, p-보디(226)의 모서리가 게이트 전극(230)의 모서리에 정렬된다. 또한, 게이트 전극(530)의 일부는 PDD 영역(531)의 일부에 중첩하고, 게이트 전극(530)의 다른 부분은 PDD 영역(531)과 어긋난다. 대안적으로, PDD 영역(531)의 모서리가 게이트 전극(530)의 모서리에 정렬된다.
도 3D를 참조하면, 게이트 스페이서(36, 236, 336, 436, 536)가 게이트 전극(30, 230, 330, 430, 530)의 측벽에 동시에 형성된다. 그 다음에, 농후하게 도핑된 n형 영역(N+ 영역으로 표시됨)(34, 234, 334, 434, 534)을 형성하기 위해 에피택시 층(22)으로 주입되는 주입이 수행된다. 또한, 농후하게 도핑된 p형 영역(P+ 영역으로 표시됨)(42, 242, 342, 442, 542)을 형성하기 위해 에피택시 층(22)으로 주입되는 추가의 주입이 수행된다.
다음에, 도 3E에 도시된 것처럼, 게이트 전극(30, 230, 330, 430, 530)의 상부 표면 및 게이트 스페이서(36, 236, 336, 436, 536) 위를 덮도록 블랭킷 층으로서 유전체 층(38)이 형성된다. 필드 플레이트(48)가 소자 영역(100)의 유전체 층(38) 위에 형성된다. 필드 플레이트(48)를 형성하는 것과 동시에, 필드 플레이트(248, 548)가 또한 소자 영역(200, 500)에 각각 형성된다. 필드 플레이트(248)는 게이트 전극(230)의 드레인 측에 있는 부분을 포함하고, 게이트 전극(230)에 중첩하는 부분은 포함할 수도 있고 포함하지 않을 수도 있다. 마찬가지로, 필드 플레이트(548)는 게이트 전극(530)의 드레인 측에 있는 부분을 포함하고, 게이트 전극(530)에 중첩하는 부분은 포함할 수도 있고 포함하지 않을 수도 있다.
도 3F를 참조하면, 깊은 금속 비아(54)가 에피택시 층(22)을 관통하여 접촉 NBL(110)에 도달하도록 형성된다. 깊은 금속 비아(54)의 형성은 개공을 형성하도록 에피택시 층(22)을 에칭하는 단계와, 그 다음에 구리, 알루미늄, 텅스텐 등과 같은 금속성 물질로 개공을 채우는 단계를 포함할 수 있다. 깊은 금속 비아(54)는 NBL(110)에 전기적으로 접속되고, NBL(110)은 수직 파워 MOSFET(52)의 드레인 영역을 형성한다. 도 1F 또는 도 2C에 도시된 소스 영역(43)과 본질적으로 동일할 수 있는 소스 영역(선 43을 이용하여 표시되어 있음)이 그 다음에 P+ 영역(42) 및 N+ 영역(34)에 접속하도록 형성될 수 있다. 수직 파워 MOSFET(52)의 소스, 드레인 및 게이트는 각각 S, D 및 G로서 또한 표시되어 있다.
도 3F에 도시된 것과 같은 결과적인 구조물에 있어서, HVNMOS 소자(252)는 n형 도핑 영역(232) 및 HVNW 영역(225)의 일부에 의해 게이트 전극(230)으로부터 격리된 드레인(234)(게이트 전극(230)의 우측)을 포함한다. 따라서, HVNW 영역(225)의 낮은 도핑 농도로 인해, HVNMOS 소자(252)는 높은 드레인 전압을 유지할 수 있다. 또한, 필드 플레이트(248)는 HVNMOS 소자(252)에서 표면 전계를 감소시키는데 도움을 준다. 필드 플레이트(248)는 (게이트 전극(230)의 좌측에 있는) 소스(234)에 전기적으로 결합될 수 있다.
LVNMOS 소자(352)는 LVW 영역(329)에 소스 및 드레인 영역(334)을 포함한다. LVPMOS 소자(452)는 HVNW 영역(325)에 소스 및 드레인 영역(442)을 포함한다. HVPMOS 소자(552)는 PDD 영역(531)의 일부에 의해 게이트 전극(530)으로부터 격리된 드레인(542)(게이트 전극(530)의 우측)을 포함한다. 따라서, HVPMOS 소자(552)는 높은 드레인 전압을 유지할 수 있다. 또한, 필드 플레이트(548)는 HVPMOS 소자(552)에서 표면 전계를 감소시키는데 도움을 준다. 필드 플레이트(548)는 (게이트 전극(530)의 좌측에 있는) 소스(542)에 전기적으로 결합될 수 있다.
전술한 공정 흐름에서, 수직 파워 MOSFET(52)의 각종 컴포넌트가 형성되는 것과 동시에, HVNMOS 소자(252), LVNMOS 소자(352), LVPMOS 소자(452) 및 HVPMOS 소자(552)의 컴포넌트들이 또한 형성된다. MOS 소자(52, 252, 352, 452, 552)의 주입 영역과 같은 소자 컴포넌트들을 동시에 형성함으로써, 리소그래피 마스크 및 각각의 공정 단계가 공유될 수 있고, 따라서 제조 비용을 절약할 수 있다.
도 4A 내지 도 4F는 HVNMOS 소자(252), LVNMOS 소자(352), LVPMOS 소자(452) 및 HVPMOS 소자(552)를 대안적인 실시형태에 따라서 수직 파워 MOSFET(52)의 형성과 통합함에 있어서 중간 단계들의 횡단면도를 나타낸 것이다. 이 실시형태들은 도 3A 내지 도 3F에 도시된 실시형태와 유사하지만, n형 에피택시 층(22)을 형성하는 대신에, p형 에피택시 층(22')이 형성되고 HVNW 영역이 p형 에피택시 층(22')에 형성된다는 점이 다르다. 소자(52, 252, 352, 452, 552)들은 그 다음에 HVNW 영역에 형성된다.
도 4A를 참조하면, p형 기판일 수 있는 기판(21)이 제공된다. NBL(110, 210, 310, 510)이 기판(21)에 주입 공정을 수행함으로써 소자 영역(100, 200, 300/400, 500)에 형성된다. 다음에 에피택시 층(22')이 형성되고, 여기에서 에피택시 층(22')이 형성될 때 p형 불순물이 인시투 도핑된다. 그 다음에, STI 영역(23)이 형성되고, 상부 표면으로부터 에피택시 층(22')으로 연장한다. 또한, HVNW 영역(125, 225, 325, 525)이 n형 불순물의 주입을 통해 각각 소자 영역(100, 200, 300/400, 500)에 형성된다. HVNW 영역(125, 225, 325, 525)은 상부 표면으로부터 에피택시 층(22')의 하부 표면까지 연장할 수 있고, 하부의 NBL(110, 210, 310, 510)에 각각 결합될 수 있다. 게이트 산화물 층(28)이 또한 형성된다. 일부 실시형태에 있어서, 게이트 산화물 층(28)은 주입 단계 전에 형성되고, 여기에서 주입되는 불순물은 게이트 산화물 층(28)을 통해 침투하여 주입 영역을 형성한다. 대안적인 실시형태에서는 게이트 산화물 층(28)이 주입 단계 후에 수행된다.
도 4B에 있어서, p-보디(26, 226)가 주입을 통해 형성된다. 또한, LVW 영역(329) 및 PDD 영역(531)이 주입에 의해 형성된다. 도 4C 내지 도 4F에서의 후속 공정 단계들은 도 3C 내지 도 3F에 도시된 것과 본질적으로 동일하다. 따라서, 도 4C 내지 도 4F의 상세한 사항은 도 3C 내지 도 3F의 설명에서 찾아볼 수 있고, 간단한 공정 흐름을 이하에서 설명한다. 도 4C에 있어서, 게이트 전극(30, 230, 330, 430, 530)이 형성되고, 그 다음에 n형 도핑 영역(32, 232)이 형성된다. 따라서, 도 4B의 p-보디(26)는 p-보디(26A)와 p-보디(26B)로 분리된다. 도 4D는 게이트 스페이서(36, 236, 336, 436, 536)가 형성된 것을 보여주고 있다. 게이트 스페이서를 형성한 후에, N+ 영역(34, 234, 334, 434, 534) 및 P+ 영역(42, 242, 342, 442, 542)이 주입에 의해 형성된다.
도 4E에 있어서, 유전체 층(38)이 형성되고, 그 다음에 필드 플레이트(48, 248, 548)가 형성된다. 도 4F에 있어서, 깊은 금속 비아(54)가 형성되고, 수직 파워 MOSFET(52)에 대한 전기 접속이 형성된다. 전기 접속은 소스(S), 드레인(D) 및 게이트(G)로 표시되어 있다.
도 5A 내지 도 5F는 HVNMOS 소자(252), LVNMOS 소자(352), LVPMOS 소자(452) 및 HVPMOS 소자(552)를 대안적인 실시형태에 따라서 수직 파워 MOSFET(52)의 형성과 통합함에 있어서 중간 단계들의 횡단면도를 나타낸 것이다. 이 실시형태들은 도 3A 내지 도 4F에 도시된 실시형태와 유사하지만, 수직 파워 소자(52)에 대한 전기 접속이 이 실시형태에서는 n형인 각 기판(21')의 반대 측에 형성된다는 점이 다르다.
도 5A를 참조하면, N+ 기판(21')이 제공된다. N+ 기판(21')은 예를 들면 약 1019/㎤ 내지 약 1021/㎤ 사이일 수 있는 높은 n형 불순물 농도를 갖는다. N형 에피택시 층(22)은 N+ 기판(21') 위에 에피택셜적으로 성장된다. 다음에, STI 영역(23)이 형성되고, 상부 표면으로부터 에피택시 층(22)으로 연장한다.
후속 단계에서, 도 5B에 도시된 것처럼, 게이트 산화물 층(28)이 또한 에피택시 층(22) 위에 형성되고, p-보디(26, 226)가 주입에 의해 형성된다. 또한, LVW 영역(329) 및 PDD 영역(531)이 주입에 의해 형성된다. 또한, HVNW 영역(225, 325, 525)이 n형 불순물의 주입을 통해 소자 영역(200, 300/400, 500)에 각각 형성된다. HVNW 영역(225, 325, 525)은 에피택셜 층(22) 내로 부분적으로 확장하고, 에피택시 층(22) 부분에 의해 N+ 기판(21')으로부터 이격된다. 일부 실시형태에 있어서, 게이트 산화물 층(28)은 주입 단계 전에 형성된다. 대안적인 실시형태에서는 게이트 산화물 층(28)이 주입 단계 후에 수행된다. 깊은 p-웰 영역(227, 327, 527)이 또한 형성된다.
도 5C 내지 도 5E에서의 후속 공정 단계들은 도 3C 내지 도 3E에 도시된 것과 본질적으로 동일하다. 따라서, 도 5C 내지 도 5E의 상세한 사항은 도 3C 내지 도 3E의 설명에서 찾아볼 수 있다. 간단한 공정 흐름을 이하에서 설명한다. 도 5C에 있어서, 게이트 전극(30, 230, 330, 430, 530)이 형성되고, 그 다음에 n형 도핑 영역(32, 232)이 형성된다. 따라서, 도 5B의 p-보디(26)는 도 5C에 도시된 것처럼 p-보디(26A)와 p-보디(26B)로 분리된다. 도 5D는 게이트 스페이서(36, 236, 336, 436, 536)가 형성된 것을 보여주고 있다. 게이트 스페이서를 형성한 후에, N+ 영역(34, 234, 334, 434, 534) 및 P+ 영역(42, 242, 342, 442, 542)이 주입에 의해 형성된다.
도 5E에 있어서, 유전체 층(38)이 형성되고, 그 다음에 필드 플레이트(48, 248, 548)가 형성된다. 다음에, 도 5F에 있어서, 금속판(54')이 N+ 기판(21') 위에 증착되고 N+ 기판(21')과 물리적으로 접촉된다. 금속판(54')과 N+ 기판(21')은 수직 파워 MOSFET(52)의 드레인으로서 작용한다. 따라서, 수직 파워 MOSFET(52)의 소스 접속과 드레인 접속은 각 기판(21')의 반대 측에서 형성된다. 소스 및 드레인 접속을 반대 측에 형성함으로써, 후속되는 패키징 처리에서, 수직 파워 MOSFET(52)가 다른 소자들과 쉽게 적층될 수 있다.
도 3A 내지 도 5F에 있어서, 서로 다른 소자 영역에 있고 서로 다른 기능을 가지는 각종 MOS 소자의 형성이 통합된다. 각종 MOS 소자의 형성은 동일한 리소그래피 마스크를 공유할 수 있다. 구조적으로, 동시에 형성되는 MOS 소자의 컴포넌트들은 동일한 유형의 불순물, 동일한 깊이 등을 가질 수 있다. 리소그래피 마스크 및 형성 단계들을 공유함으로써, 제조 비용이 절약된다.
실시형태들에 따르면, 소자는 제1 도전형의 반도체 층과, 반도체 층 위의 제1 및 제2 보디 영역을 포함하고, 제1 및 제2 보디 영역은 제1 도전형의 반대인 제2 도전형을 갖는다. 제1 도전형의 도핑된 반도체 영역이 제1 보디 영역과 제2 보디 영역 사이에 배치되어 제1 및 제2 보디 영역과 접촉한다. 게이트 유전체 층이 제1 및 제2 보디 영역과 도핑된 반도체 영역 위에 배치된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 배치되고, 제1 및 제2 보디 영역에 각각 중첩된다. 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 물리적으로 분리되고 전기적으로 상호 접속된다. 제1 게이트 전극과 제2 게이트 전극 사이의 스페이스는 도핑된 반도체 영역에 중첩된다. 소자는 또한 반도체 층의 표면에 MOS 함유 소자를 포함하고, MOS 함유 소자는 HVNMOS 소자, LVNMOS 소자, LVPMOS 소자, HVPMOS 소자, 및 이들의 조합으로 이루어진 그룹으로부터 선택된다.
다른 실시형태에 따르면, 소자는 제1 도전형의 반도체 층과 수직 파워 MOSFET를 포함한다. 수직 파워 MOSFET는 제1 도전형의 반대인 제2 도전형의 제1 및 제2 보디 영역을 포함하고, 제1 보디 영역과 제2 보디 영역 사이에 제1 도전형의 도핑된 반도체 영역을 포함한다. 도핑된 반도체 영역과 제1 및 제2 보디 영역의 하부는 반도체 층의 상부 표면과 접촉한다. 게이트 유전체 층이 제1 및 제2 보디 영역과 도핑된 반도체 영역 위에 형성된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 형성되고, 각각 제1 및 제2 보디 영역에 중첩된다. 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 물리적으로 분리되고 전기적으로 상호접속된다. 소스 영역은 제1 및 제2 보디 영역 위에 일부를 포함한다. 수직 파워 MOSFET는 또한 반도체 층 아래의 드레인 영역을 포함한다. 고전압 MOS 소자는 반도체 층 위에 배치된다.
또다른 실시형태에 따르면, 방법은 제1 도전형의 에피택시 반도체 층을 에피택셜적으로 성장시키는 단계와, 에피택시 반도체 층 위에 반도체 보디 층을 형성하는 단계를 포함한다. 반도체 보디 층은 제1 도전형의 반대인 제2 도전형을 갖는다. 게이트 유전체 층이 반도체 보디 층 위에 형성된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 형성되고, 여기에서 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 이격된다. 반도체 보디 층의 일부는 제1 도전형의 도핑된 반도체 영역을 형성하도록 주입되고, 여기에서 도핑된 반도체 영역은 스페이스에 의해 중첩된다. 도핑된 반도체 영역은 에피택시 반도체 층과 접촉하도록 확장한다. 소스 영역이 반도체 보디 층 위에 형성된다. 드레인 영역은 에피택시 반도체 층 아래에 형성된다. 고전압 MOS 소자가 또한 에피택시 반도체 층의 표면에 형성된다.
비록 각종 실시형태 및 그 장점들을 구체적으로 설명하였지만, 첨부된 특허청구범위에 의해 규정된 본 발명의 정신 및 범위로부터 벗어나지 않고 각종의 변경, 치환 및 개조가 가능하다는 것을 이해하여야 한다. 더욱이, 본 발명의 범위는 명세서에서 설명한 처리, 기계, 제조, 물질의 조성, 수단, 방법 및 단계들의 특수한 실시형태로 제한되는 것으로 의도되지 않는다. 이 기술에 숙련된 사람이라면 명세서의 설명으로부터 쉽게 이해하는 바와 같이, 여기에서 설명한 대응하는 실시형태와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 차후에 개발될 처리, 기계, 제조, 물질의 조성, 수단, 방법 및 단계들이 명세서의 설명에 따라 활용될 수 있다. 따라서, 첨부된 특허청구범위는 그러한 처리, 기계, 제조, 물질의 조성, 수단, 방법 및 단계들을 그 범위에 포함시키는 것으로 의도된다. 또한, 각 청구항은 별도의 실시형태를 구성하며, 각종 청구항 및 실시형태의 조합도 본 발명의 범위에 포함된다.
20: 반도체 영역 22: 에피택시 층
26: p-보디(body) 28: 게이트 유전체 층
30A, 30B: 게이트 전극 32: n형 도핑 영역
34: n형 영역 36: 스페이서
38: 유전체 층 43: 소스 영역
44: 드레인 영역

Claims (10)

  1. 제1 도전형의 반도체 층과;
    상기 반도체 층 위의 제1 및 제2 보디(body) 영역 - 상기 제1 및 제2 보디 영역은 상기 제1 도전형의 반대인 제2 도전형임 - 과;
    상기 제1 보디 영역과 상기 제2 보디 영역 사이에서 상기 제1 및 제2 보디 영역과 접촉하는 상기 제1 도전형의 도핑된 반도체 영역과;
    상기 제1 및 제2 보디 영역과 상기 도핑된 반도체 영역 위의 게이트 유전체 층과;
    상기 게이트 유전체 층 위에서 상기 제1 및 제2 보디 영역에 각각 중첩되는 제1 및 제2 게이트 전극 - 상기 제1 및 제2 게이트 전극은 스페이스(space)에 의해 서로로부터 물리적으로 분리되되 전기적으로 상호 접속되며, 상기 스페이스는 상기 도핑된 반도체 영역에 중첩되고, 상기 제1 및 제2 게이트 전극은 상기 도핑된 반도체 영역에 중첩하지 않음 - 과;
    상기 반도체 층의 표면에 있는 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 함유 소자 - 상기 MOS 함유 소자는 고전압 N형 MOS(High Voltage N-type MOS; HVNMOS) 소자, 저전압 N형 MOS(Low Voltage N-type MOS; LVNMOS) 소자, LV P형 MOS(Low Voltage P-type MOS; LVPMOS) 소자, HV P형 MOS(High Voltage P-type MOS; HVPMOS) 소자, 및 이들의 조합들로 이루어진 그룹으로부터 선택된 것임 - 를 포함한 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 게이트 전극은 수직 파워 MOS 전계 효과 트랜지스터(MOS Field Effect Transistor; MOSFET)에 포함되고, 상기 수직 파워 MOSFET는,
    상기 제1 및 제2 보디 영역 위의 제1 부분을 포함하는 소스 영역과;
    상기 반도체 층 아래에서 상기 수직 파워 MOSFET의 드레인으로서 작용하는 상기 제1 도전형의 매립 반도체 층과;
    상기 매립 반도체 층과 접촉하도록 상기 반도체 층을 관통하는 깊은 금속 비아를 더 포함한 것인 소자.
  3. 제1항에 있어서, 상기 제1 및 제2 게이트 전극은 수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 포함되고, 상기 수직 파워 MOSFET는,
    상기 제1 및 제2 보디 영역 위의 제1 부분을 포함하는 소스 영역과;
    상기 반도체 층 아래의 드레인 영역을 더 포함한 것인 소자.
  4. 제1항에 있어서, 상기 MOS 함유 소자는 HVNMOS 소자를 포함하고, 상기 HVNMOS 소자는,
    상기 반도체 층 위의 제2 도전형의 제3 보디 영역과;
    상기 제3 보디 영역 위의 제3 게이트 전극과;
    상기 제3 게이트 전극에 인접하고 상기 제3 게이트 전극의 대향하는 측들 상에 있는 상기 제1 도전형의 소스 영역 및 드레인 영역과;
    상기 제3 게이트 전극의 드레인 측 상의 일부를 포함하는 필드 플레이트를 포함한 것인 소자.
  5. 제1항에 있어서, 상기 MOS 함유 소자는 HVPMOS 소자를 포함하고, 상기 HVPMOS 소자는,
    상기 반도체 층 위의 상기 제2 도전형의 경도핑된 드레인 영역과;
    상기 경도핑된 드레인 영역 위의 제3 게이트 전극과;
    상기 제3 게이트 전극에 인접하고 상기 제3 게이트 전극의 대향하는 측들 상에 있는 상기 제2 도전형의 소스 영역 및 드레인 영역 - 상기 드레인 영역은 상기 경도핑된 드레인 영역의 일부에 의해 상기 제3 게이트 전극으로부터 이격됨 - 과;
    상기 제3 게이트 전극의 드레인 측 상의 일부를 포함하는 필드 플레이트를 포함한 것인 소자.
  6. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 스페이스 내에 배치된 도전성 필드 플레이트와;
    상기 도전성 필드 플레이트 위의 층간 유전체를 더 포함한 소자.
  7. 제1항에 있어서, 상기 제1 보디 영역과 상기 도핑된 반도체 영역 사이의 제1 계면이 상기 제1 게이트 전극의 모서리에 정렬되고, 상기 제2 보디 영역과 상기 도핑된 반도체 영역 사이의 제2 계면이 상기 제2 게이트 전극의 모서리에 정렬된 것인 소자.
  8. 제1 도전형의 반도체 층과;
    수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와;
    상기 반도체 층의 표면에 있는 고전압 MOS 소자를 포함하고, 상기 수직 파워 MOSFET는,
    상기 반도체 층의 표면 영역 내에 있고 상기 제1 도전형의 반대인 제2 도전형을 갖는 제1 및 제2 보디 영역과;
    상기 제1 보디 영역과 상기 제2 보디 영역 사이에 있는 상기 제1 도전형의 제1의 도핑된 반도체 영역 - 상기 제1 및 제2 보디 영역과 상기 제1의 도핑된 반도체 영역의 하부는 상기 반도체 층의 상부 표면과 접촉함 - 과;
    상기 제1 및 제2 보디 영역과 상기 제1의 도핑된 반도체 영역 위의 게이트 유전체 층과;
    상기 게이트 유전체 층 위에 있고 각각 상기 제1 및 제2 보디 영역에 중첩되는 제1 및 제2 게이트 전극 - 상기 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 물리적으로 분리되되 전기적으로 상호접속되며, 상기 제1의 도핑된 반도체 영역과 중첩하지 않음 - 과;
    상기 제1 및 제2 보디 영역 위의 제1 부분을 포함하는 제1 소스 영역과;
    제1 드레인 영역 - 상기 제1 소스 영역과 상기 제1 드레인 영역은 상기 제1 및 제2 보디 영역을 포함하는 영역의 대향하는 측들 상에 있음 - 을 포함한 것인 소자.
  9. 제1 도전형의 에피택시 반도체 층을 에피택셜하게 성장시키는 단계와;
    상기 에피택시 반도체 층 위에 반도체 보디 층 - 상기 반도체 보디 층은 상기 제1 도전형의 반대인 제2 도전형임 - 을 형성하는 단계와;
    상기 반도체 보디 층 위에 게이트 유전체 층을 형성하는 단계와;
    상기 게이트 유전체 층 위에 제1 및 제2 게이트 전극 - 상기 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 이격됨 - 을 형성하는 단계와;
    상기 제1 도전형의 도핑된 반도체 영역 - 상기 도핑된 반도체 영역은 상기 스페이스에 의해 중첩되되 상기 제1 및 제2 게이트 전극과 중첩되지 않고, 상기 도핑된 반도체 영역은 상기 에피택시 반도체 층과 접촉하도록 연장됨 - 을 형성하도록 상기 반도체 보디 층의 일부를 주입하는 단계와;
    상기 반도체 보디 층 위에 소스 영역을 형성하는 단계와;
    상기 에피택시 반도체 층 아래에 드레인 영역을 형성하는 단계와;
    상기 에피택시 반도체 층의 표면에 고전압 MOS 소자를 형성하는 단계를 포함한 방법.
  10. 제9항에 있어서,
    상기 도핑된 반도체 영역을 형성하도록 상기 반도체 보디 층의 일부를 주입하는 단계 후에, 상기 제1 및 제2 게이트 전극 위에 유전체 층을 형성하는 단계와;
    상기 유전체 층 위에 제1 도전성 필드 플레이트를 형성하는 단계를 더 포함하고, 상기 제1 도전성 필드 플레이트는 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 상기 스페이스 내로 연장한 것인, 방법.
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