KR101469343B1 - 수직 파워 mosfet 및 그 제조 방법 - Google Patents
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Abstract
Description
도 1A 내지 도 1F는 일부 예시적인 실시형태에 따른 수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 제조 과정의 중간 단계들의 횡단면도이다.
도 2A 내지 도 2C는 대안적인 실시형태에 따른 수직 파워 MOSFET의 제조 과정의 중간 단계들의 횡단면도이다.
도 3A 내지 도 5F는 각종 MOS 소자의 형성을 통합하는 중간 단계들의 횡단면도이다.
26: p-보디(body) 28: 게이트 유전체 층
30A, 30B: 게이트 전극 32: n형 도핑 영역
34: n형 영역 36: 스페이서
38: 유전체 층 43: 소스 영역
44: 드레인 영역
Claims (10)
- 제1 도전형의 반도체 층과;
상기 반도체 층 위의 제1 및 제2 보디(body) 영역 - 상기 제1 및 제2 보디 영역은 상기 제1 도전형의 반대인 제2 도전형임 - 과;
상기 제1 보디 영역과 상기 제2 보디 영역 사이에서 상기 제1 및 제2 보디 영역과 접촉하는 상기 제1 도전형의 도핑된 반도체 영역과;
상기 제1 및 제2 보디 영역과 상기 도핑된 반도체 영역 위의 게이트 유전체 층과;
상기 게이트 유전체 층 위에서 상기 제1 및 제2 보디 영역에 각각 중첩되는 제1 및 제2 게이트 전극 - 상기 제1 및 제2 게이트 전극은 스페이스(space)에 의해 서로로부터 물리적으로 분리되되 전기적으로 상호 접속되며, 상기 스페이스는 상기 도핑된 반도체 영역에 중첩되고, 상기 제1 및 제2 게이트 전극은 상기 도핑된 반도체 영역에 중첩하지 않음 - 과;
상기 반도체 층의 표면에 있는 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 함유 소자 - 상기 MOS 함유 소자는 고전압 N형 MOS(High Voltage N-type MOS; HVNMOS) 소자, 저전압 N형 MOS(Low Voltage N-type MOS; LVNMOS) 소자, LV P형 MOS(Low Voltage P-type MOS; LVPMOS) 소자, HV P형 MOS(High Voltage P-type MOS; HVPMOS) 소자, 및 이들의 조합들로 이루어진 그룹으로부터 선택된 것임 - 를 포함한 소자. - 제1항에 있어서, 상기 제1 및 제2 게이트 전극은 수직 파워 MOS 전계 효과 트랜지스터(MOS Field Effect Transistor; MOSFET)에 포함되고, 상기 수직 파워 MOSFET는,
상기 제1 및 제2 보디 영역 위의 제1 부분을 포함하는 소스 영역과;
상기 반도체 층 아래에서 상기 수직 파워 MOSFET의 드레인으로서 작용하는 상기 제1 도전형의 매립 반도체 층과;
상기 매립 반도체 층과 접촉하도록 상기 반도체 층을 관통하는 깊은 금속 비아를 더 포함한 것인 소자. - 제1항에 있어서, 상기 제1 및 제2 게이트 전극은 수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 포함되고, 상기 수직 파워 MOSFET는,
상기 제1 및 제2 보디 영역 위의 제1 부분을 포함하는 소스 영역과;
상기 반도체 층 아래의 드레인 영역을 더 포함한 것인 소자. - 제1항에 있어서, 상기 MOS 함유 소자는 HVNMOS 소자를 포함하고, 상기 HVNMOS 소자는,
상기 반도체 층 위의 제2 도전형의 제3 보디 영역과;
상기 제3 보디 영역 위의 제3 게이트 전극과;
상기 제3 게이트 전극에 인접하고 상기 제3 게이트 전극의 대향하는 측들 상에 있는 상기 제1 도전형의 소스 영역 및 드레인 영역과;
상기 제3 게이트 전극의 드레인 측 상의 일부를 포함하는 필드 플레이트를 포함한 것인 소자. - 제1항에 있어서, 상기 MOS 함유 소자는 HVPMOS 소자를 포함하고, 상기 HVPMOS 소자는,
상기 반도체 층 위의 상기 제2 도전형의 경도핑된 드레인 영역과;
상기 경도핑된 드레인 영역 위의 제3 게이트 전극과;
상기 제3 게이트 전극에 인접하고 상기 제3 게이트 전극의 대향하는 측들 상에 있는 상기 제2 도전형의 소스 영역 및 드레인 영역 - 상기 드레인 영역은 상기 경도핑된 드레인 영역의 일부에 의해 상기 제3 게이트 전극으로부터 이격됨 - 과;
상기 제3 게이트 전극의 드레인 측 상의 일부를 포함하는 필드 플레이트를 포함한 것인 소자. - 제1항에 있어서,
상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 스페이스 내에 배치된 도전성 필드 플레이트와;
상기 도전성 필드 플레이트 위의 층간 유전체를 더 포함한 소자. - 제1항에 있어서, 상기 제1 보디 영역과 상기 도핑된 반도체 영역 사이의 제1 계면이 상기 제1 게이트 전극의 모서리에 정렬되고, 상기 제2 보디 영역과 상기 도핑된 반도체 영역 사이의 제2 계면이 상기 제2 게이트 전극의 모서리에 정렬된 것인 소자.
- 제1 도전형의 반도체 층과;
수직 파워 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와;
상기 반도체 층의 표면에 있는 고전압 MOS 소자를 포함하고, 상기 수직 파워 MOSFET는,
상기 반도체 층의 표면 영역 내에 있고 상기 제1 도전형의 반대인 제2 도전형을 갖는 제1 및 제2 보디 영역과;
상기 제1 보디 영역과 상기 제2 보디 영역 사이에 있는 상기 제1 도전형의 제1의 도핑된 반도체 영역 - 상기 제1 및 제2 보디 영역과 상기 제1의 도핑된 반도체 영역의 하부는 상기 반도체 층의 상부 표면과 접촉함 - 과;
상기 제1 및 제2 보디 영역과 상기 제1의 도핑된 반도체 영역 위의 게이트 유전체 층과;
상기 게이트 유전체 층 위에 있고 각각 상기 제1 및 제2 보디 영역에 중첩되는 제1 및 제2 게이트 전극 - 상기 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 물리적으로 분리되되 전기적으로 상호접속되며, 상기 제1의 도핑된 반도체 영역과 중첩하지 않음 - 과;
상기 제1 및 제2 보디 영역 위의 제1 부분을 포함하는 제1 소스 영역과;
제1 드레인 영역 - 상기 제1 소스 영역과 상기 제1 드레인 영역은 상기 제1 및 제2 보디 영역을 포함하는 영역의 대향하는 측들 상에 있음 - 을 포함한 것인 소자. - 제1 도전형의 에피택시 반도체 층을 에피택셜하게 성장시키는 단계와;
상기 에피택시 반도체 층 위에 반도체 보디 층 - 상기 반도체 보디 층은 상기 제1 도전형의 반대인 제2 도전형임 - 을 형성하는 단계와;
상기 반도체 보디 층 위에 게이트 유전체 층을 형성하는 단계와;
상기 게이트 유전체 층 위에 제1 및 제2 게이트 전극 - 상기 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 이격됨 - 을 형성하는 단계와;
상기 제1 도전형의 도핑된 반도체 영역 - 상기 도핑된 반도체 영역은 상기 스페이스에 의해 중첩되되 상기 제1 및 제2 게이트 전극과 중첩되지 않고, 상기 도핑된 반도체 영역은 상기 에피택시 반도체 층과 접촉하도록 연장됨 - 을 형성하도록 상기 반도체 보디 층의 일부를 주입하는 단계와;
상기 반도체 보디 층 위에 소스 영역을 형성하는 단계와;
상기 에피택시 반도체 층 아래에 드레인 영역을 형성하는 단계와;
상기 에피택시 반도체 층의 표면에 고전압 MOS 소자를 형성하는 단계를 포함한 방법. - 제9항에 있어서,
상기 도핑된 반도체 영역을 형성하도록 상기 반도체 보디 층의 일부를 주입하는 단계 후에, 상기 제1 및 제2 게이트 전극 위에 유전체 층을 형성하는 단계와;
상기 유전체 층 위에 제1 도전성 필드 플레이트를 형성하는 단계를 더 포함하고, 상기 제1 도전성 필드 플레이트는 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 상기 스페이스 내로 연장한 것인, 방법.
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