JP5616720B2

JP5616720B2 - 半導体装置およびその製造方法

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Publication number: JP5616720B2
Application number: JP2010192634A
Authority: JP
Inventors: 雅幸橋谷
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2010-08-30
Filing date: 2010-08-30
Publication date: 2014-10-29
Anticipated expiration: 2030-08-30
Also published as: JP2012049466A; KR101798241B1; TW201214708A; KR20120021240A; CN102386233A; US8643093B2; CN102386233B; TWI525816B; US20120049275A1

Description

本発明は、トレンチ構造を備えた縦型ＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。

近年、ボルテージレギュレータ、ボルテージディテクタに代表される電源ＩＣにおいて、搭載される携帯機器の小型化や多様化に伴ってチップサイズの縮小および出力電流の増加の傾向にある。その電源ＩＣを構成する素子の中でも電流を流すためのドライバ素子がチップ面積の多くを占有するため、これまでも、トレンチ構造を備えたＭＯＳトランジスタを採用することで、面積の縮小と実効的なＷ長が増大することによる高駆動能力化が図られてきた。

これまでにも、トレンチ構造を備えた半導体装置およびその製造方法に関して、例えば特許文献１あるいは特許文献２に紹介されている。

従来のトレンチ構造を備えた縦型ＭＯＳトランジスタの製造方法について、図３を基に説明する。図３は製造方法にもとづく工程順模式的断面図フローである。

まず、図３（Ａ）に示すように、第２導電型埋め込み層２１の上には、第１導電型ウェル拡散層２２（ボディと呼ばれる）が形成されており、その表面には熱酸化膜２３および堆積酸化膜２４、レジスト膜２５が積層されており、部分的にエッチングされている。

次に図３（Ｂ）に示すように、レジスト膜２５を除去した後、上記パターニングされた熱酸化膜２３および堆積酸化膜２４で積層されたハードマスクを用いてエッチングによりトレンチ溝２６を形成させる。引き続き、図３（Ｃ）に示すように、ハードマスクとして用いた熱酸化膜２３および堆積酸化膜２４を除去した後、トレンチ溝２６の形状改善のため犠牲酸化膜２７を熱酸化にて形成する。

その後、図３（Ｄ）に示すように、犠牲酸化膜２７を除去して、ゲート絶縁膜２８を熱酸化で形成し、さらに、不純物を含んだドープド多結晶シリコン膜２９を堆積する。

次に図３（Ｅ）に示すように、レジスト膜３１でパターニングしてドープド多結晶シリコン膜２９をオーバーエッチすることでゲート電極３０を得る。

その後、図３（Ｆ）に示すようにレジスト膜３２をパターニングしてソース領域を形成するための第２導電型の不純物添加を行い、引き続き、図３（Ｇ）に示すように新たにレジスト膜３３をパターニングして基板電位領域を形成するための第１導電型の不純物添加を行う。

その後、図３（Ｈ）に示すように、熱処理にて、第２導電型ソース高濃度拡散層３４および第１導電型基板電位高濃度拡散層３５を形成させる。引き続き、層間絶縁膜３６を堆積させた後、ゲート電極３０、第２導電型ソース高濃度拡散層３４および第１導電型基板電位高濃度拡散層３５の電気的接続を取るためのコンタクト孔３７を形成し、タングステンなどのプラグを埋め込み、ソース基板電位配線３９およびゲート電位配線３８を形成する。

これにより、第１導電型ウェル拡散層２２に形成されたトレンチ溝２６を備えた、縦方向に動作するトレンチ構造を備えた縦型ＭＯＳトランジスタの素子構造が整う。

特開平１０−３２３３１号公報特開２００８−３４７９４号公報

しかしながら、上述の従来の半導体装置の製造方法では、トレンチ構造を備えた縦型ＭＯＳトランジスタのトレンチ溝から引き出したゲート電極にコンタクト孔を設置する際のゲート電極直下の基板に高濃度拡散層が形成されないことで素子の一部で電流が得られないという問題があった。

本発明は以上のような点に着目した半導体装置の製造方法で、トレンチ構造を備えた縦型ＭＯＳトランジスタのトレンチ溝から引き出したゲート電極に隣接して厚膜酸化膜を形成し、それを除去することで周囲平面より低い面および傾斜面を有する段差部を形成することで、ソース高濃度拡散層形成のためのイオン注入においてゲート電極直下に高濃度拡散層を形成させることが可能であることから、素子の一部で電流が得られない問題を解消してさらなる高駆動能力化を可能とすることができる。

上記課題を解決するために、本発明の半導体装置およびその製造方法は次の構成をとる。
（１）第１導電型半導体基板中に第２導電型埋め込み層を有した第１導電型エピタキシャル成長層の一部に第１導電型ウェル拡散層を形成して半導体基板とし、半導体基板表面から第２導電型埋め込み層に達する深さで形成されたトレンチ溝にゲート絶縁膜を介してゲート電極を埋め込んだトレンチ構造を備え、第１導電型ウェル拡散層のトレンチ構造以外の残された島部の上部に形成された第２導電型ソース高濃度拡散層および第１導電型基板電位拡散層を備え表面露出部にはゲート絶縁膜を介してトレンチ構造からゲート電極を引き出して電気的接続を取るためのコンタクト孔設置し配線を備え、島部の上部に形成された第２導電型ソース高濃度拡散層および第１導電型基板電位拡散層を共通に接触する配線を備えることでトレンチ構造側面をチャネルとして動作する縦型ＭＯＳトランジスタにおいて、トレンチ溝から引き出したゲート電極に隣接して厚膜酸化膜を形成し除去することで周囲平面より低くかつ傾斜面を有する段差部を形成しゲート電極直下に第２導電型ソース高濃度拡散層形成することを特徴とした半導体装置とする。

（２）前記半導体装置の製造方法であって、前記厚膜酸化膜はＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）によって形成される埋め込み酸化膜であることを特徴とする半導体装置の製造方法とする。

（３）前記半導体装置の製造方法であって、ゲート電極直下に形成する第２導電型ソース高濃度拡散層の形成方法はスピン注入法あるいはステップ注入法でおこなうことを特徴とする半導体装置の製造方法とする。

（４）前記半導体装置においてにおいて、第１導電型ウェル拡散層中のトレンチ構造の形状は格子状あるいはストライプ状であることを特徴とする半導体装置とする。

上述したように、本発明はトレンチ構造を備えた縦型ＭＯＳトランジスタのトレンチ溝か引き出したゲート電極に隣接して厚膜酸化膜を形成し、それを除去することで周囲平面より低い面および傾斜面を有する段差部を形成することで、ソース高濃度拡散層形成のためのイオン注入においてゲート電極直下に高濃度拡散層を形成することが可能であることから、素子の一部で電流が得られない問題を解消して高駆動能力化が可能となる。あわせて、ゲート電極直下にソース高濃度拡散層を形成しようとする際に生じる、ゲート電極の一部の幅を縮小させることでＡＣ動作時のゲート電極インピーダンスの増加の懸念を解消可能である半導体装置およびその製造方法を提供する。

本発明の実施例を示す模式的断面図による工程フローである。本発明の特徴を示す実施例の特徴的平面図である。従来の製造方法を示す模式的断面図フローである。本発明の特徴を示す工程断面図フローの補足図である。

以下、本発明の形態を図面に基づいて説明する。図１は本発明の半導体装置の製造方法の実施例を示す模式的断面図フローである。なお、下記模式的断面図フローは、図２（Ｂ）で示す、本発明の半導体装置の製造方法で得られる素子平面図のＢ−Ｂ´断面図を用いる。

図１（Ａ）は、トレンチエッチングのためのハードマスクの形成が終わった状態の基板を示している。基板は、第１導電型半導体基板５１、例えば、Ｐ型半導体基板としてホウ素を添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度の半導体基板に、第２導電型埋め込み層１、例えば砒素、燐、アンチモンなどの不純物が例えば１×１０¹⁶ａｔｏｍｓ／ｃｍ³から１×１０¹⁸ａｔｏｍｓ／ｃｍ³程度の濃度で拡散されたＮ型埋め込み層を部分的に形成し、第１導電型エピタキシャル成長層５２を例えば数μｍから数十μｍの厚さとなるように成長させたものであり、さらに後にトレンチ構造を備える領域には、第１導電型ウェル拡散層２（ボディと呼ばれる）を、例えばホウ素あるいは二フッ化ホウ素などの不純物をドーズ量は例えば１×１０¹²ａｔｏｍｓ／ｃｍ²から１×１０¹³ａｔｏｍｓ／ｃｍ²でイオン注入して形成する。上記の第２導電型埋め込み層１が例えばＰ型埋め込み層ならホウ素などの不純物を上記の濃度になるように不純物添加を行なう。第１導電型半導体基板、第２導電型埋め込み層１および第１導電型エピタキシャル成長層の導電型は本発明の本質とは関係ない。なお、以下の図では第１導電型の半導体基板７と第１導電型のエピタキシャル成長層を省略してある。

さらに後にトレンチ構造を備える領域の第１導電型ウェル拡散層２の表面の一部に本発明の特徴のひとつである、厚膜酸化膜３、例えば素子分離用のＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）のような埋め込み酸化膜を、例えば数百ｎｍの膜厚で備えておく。さらにトレンチエッチングのためのハードマスクを形成するために、第１導電型ウェル拡散層２の表面では、積層された膜厚が例えば数十ｎｍから数百ｎｍの熱酸化膜４および膜厚が例えば数百ｎｍから１μｍの堆積酸化膜５が、レジスト膜６のパターンを用いて、エッチングにより除去されており、開口部が設けられている。このときのハードマスクは、後のトレンチエッチングで十分な耐性が得られるならば熱酸化膜あるいは堆積酸化膜どちらかの単層構造も可能である。さらに、ここでのハードマスクにはレジスト膜あるいは窒化膜も使用でき、問題はない。

次に図１（Ｂ）に示すように、レジスト膜６を除去した後、上記パターニングされた熱酸化膜４および堆積酸化膜５で積層されたハードマスクを用いてエッチングによりトレンチ溝７を形成させる。トレンチ溝７の深さに関しては、第２導電型埋め込み層１に達することが好ましい。さらに、トレンチ溝７の平面形状に関しては、図２（Ｂ）および図２（Ｃ）に示すように格子状でもストライプ状でも形成可能である。従って、トレンチ溝の形成されない領域は、平面的には島状に孤立した島状領域であり、周囲をトレンチ溝に取り囲まれている。

引き続き、図１（Ｃ）に示すように、ハードマスクとして用いた熱酸化膜４および堆積酸化膜５を除去した後、トレンチ溝７の形状改善のため犠牲酸化膜８を例えば膜厚は数ｎｍから数十ｎｍの熱酸化にて形成する。その後図１（Ｄ）に示すように、犠牲酸化膜８を除去すると同じくして厚膜酸化膜３を除去する。このとき、本発明の特徴のひとつである、厚膜酸化膜３を除去した領域は周囲平面より低くなりかつ傾斜面が形成された段差部となる。引き続き、ゲート絶縁膜９、例えば膜厚が数百Åから数千Åの熱酸化膜を形成する。さらにドープト多結晶シリコン膜１０を好ましくは膜厚を１００ｎｍから５００ｎｍで堆積し、トレンチ溝に多結晶シリコン膜１０を充填する。ここでのドープト多結晶シリコン膜１０の導電型は例えば第１導電型でも第２導電型でも可能である。

次に図１（Ｅ）に示すように、レジスト膜１２でパターニングしてドープト多結晶シリコン膜１０をオーバーエッチしてゲート電極１１を得る。このとき本発明の特徴のひとつである、厚膜酸化膜３を除去した領域にはゲート電極１１が被覆されないようにパターニングし、ゲート電極１１の端部が厚膜酸化膜３の端部に位置するように形成する。さらにここで素子平面図の図２を用いて説明する。図２（Ａ）、（Ｂ）および（Ｃ）はいずれもトレンチ構造を備えた縦型ＭＯＳトランジスタを基本セルとして、少なくとも数百個から数千個のオーダーでチップ内に集積されている。

図２（Ａ）、（Ｂ）および（Ｃ）中に図示してあるＣはゲート電極１１と電気的接続を取るためのコンタクト孔Ｃである。図２（Ａ）に示すのはゲート電極１１を図中Ａ部分で幅を細くパターニングすることで図２（Ａ）中Ｄに示すように後に形成される第２導電型ソース高濃度拡散層１５を形成する製造方法であるが、この場合、素子の一部で電流が得られない問題はかなり解消するが、ゲート電極のインピーダンスが増加することでＡＣ動作時の特性劣化が懸念される。インピーダンスを低下させるために、ゲート電極１１のＡ部分の幅を拡げると、ゲート電極１１のＡ部分直下には第２導電型ソース高濃度拡散層１５が形成されないため、素子の一部で電流が得られなくなる。

これに対して、図２（Ｂ）および（Ｃ）の平面図に示す本発明の半導体装置においては、上述の厚膜酸化膜３の除去によって形成された周囲平面より低い面および傾斜面を有する段差部をゲート電極１１に隣接して形成することで、ゲート電極１１直下に第２導電型ソース高濃度拡散層１５の形成が可能になり、素子の一部で電流が得られない問題を解消して高駆動能力化が可能であり、かつ、ゲート電極１１の一部の幅を縮小することはない。

その後、図１（Ｆ）に示すようにレジスト膜１３をパターニングしてソース領域を形成するための第２導電型の不純物添加を行う。不純物添加はイオン注入法でおこなう。このとき、図４（Ａ）に示すように、注入されるイオンに対し半導体基板を傾斜させスピン注入あるいはステップ注入でおこなうことで、本発明の特徴である厚膜酸化膜３の除去によって形成された周囲平面より低い面および傾斜面を有する段差部からゲート電極１１の下面にイオン注入される。

さらに、図１（Ｇ）に示すようにレジスト膜１３を除去したのち、新たにレジスト膜１４をパターニングして基板電位領域を形成するための第１導電型の不純物添加を行う。不純物添加はイオン注入法でおこなう。図１（Ｆ）および図１（Ｇ）のイオン注入に関して、導電型がＮ型なら例えば砒素あるいは燐を好ましくは１×１０¹⁵ａｔｏｍｓ／ｃｍ²から１×１０¹⁶ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。一方で、導電型がＰ型ならホウ素あるいはニフッ化ホウ素を好ましくは１×１０¹⁵ａｔｏｍｓ／ｃｍ²から１×１０¹⁶ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。

さらに、ここでのソース領域および基板電位領域への不純物添加は、トレンチ溝７を備えない同一チップ内のＭＯＳトランジスタと同一条件で同時におこなうことが可能である。

その後、図１（Ｈ）に示すように、８００℃〜１０００℃で数時間熱処理することで、ゲート電極１１直下に第２導電型ソース高濃度拡散層１５が形成される。あわせて、上記熱処理と同じくして、第１導電型基板電位高濃度拡散層１６を形成させる。これにより、第１導電型ウェル拡散層２に形成されたトレンチ溝７を備えて、縦方向に動作するトレンチ構造を備えた縦型ＭＯＳトランジスタの素子構造が整う。

引き続き、層間絶縁膜１７、例えば膜厚は数百ｎｍから１μｍで積層させた後、ゲート電極１１、第２導電型ソース高濃度拡散層１５および第１導電型基板電位高濃度拡散層１６の電気的接続を取るためのコンタクト孔１８を形成し、タングステンなどのプラグを埋め込み、ソース基板電位配線１９およびゲート電位配線２０を形成する。

以上より、本発明の特徴である、トレンチ溝から引き出したゲート電極に隣接して形成した厚膜酸化膜を除去することで周囲平面より低い面および傾斜面を有する段差部を形成し、ソース高濃度拡散層をイオン注入法によってゲート電極直下に形成可能であることから、素子の一部で電流が得られない問題を解消して高駆動能力化が可能な半導体装置およびその製造方法である。

１、２１第２導電型埋め込み層
２、２２第１導電型ウェル拡散層
３厚膜酸化膜
４、８、１９、２３熱酸化膜
５、２０堆積酸化膜
６、１２、１３、１４レジスト膜
２５、３１、３２、３３レジスト膜
７、２６トレンチ溝
９、２８ゲート絶縁膜
１０、２９ドープト多結晶シリコン膜
１１、３０ゲート電極
１５、３４第２導電型ソース高濃度拡散層
１６、３５第１導電型基板電位高濃度拡散層
１７、３６層間絶縁膜
１８、３７コンタクト孔
１９、３９ソース基板電位配線
２０、３８ゲート電位配線
５１第１導電型半導体基板
５２第１導電型エピタキシャル成長層

Claims

第１導電型半導体基板と、
前記第１導電型半導体基板上に第２導電型埋め込み層を挟んで設けられた第１導電型エピタキシャル成長層と、
前記第２導電型埋め込み層の上の前記第１導電型エピタキシャル成長層の一部に形成された第１導電型ウェル拡散層と、
前記第１導電型ウェル拡散層の表面から前記第２導電型埋め込み層に達する深さで形成された、最外郭は矩形をなし、内部は格子状あるいはストライプ状の互いに連結したトレンチ溝と、
前記トレンチ溝の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ溝を充填している多結晶シリコン膜からなる第１のゲート電極と、
第１導電型ウェル拡散層の前記トレンチ溝でない島状領域の表面の上部に形成された第１の第２導電型ソース高濃度拡散層および第１導電型基板電位拡散層と、
前記矩形をなすトレンチ溝の一辺に沿って前記第１のゲート電極から前記トレンチ溝の外に延伸された第２のゲート電極と、
前記第２のゲート電極上に配置されたコンタクト孔と
前記第１導電型ウェル拡散層の表面に、前記第２のゲート電極に沿って設けられた、周囲平面より低い面、および、前記低い面と前記第２のゲート電極との間に設けられた傾斜面からなる段差部と、
前記段差部から前記第２のゲート電極の下を通り前記トレンチ溝に達するように設けられた第２の第２導電型ソース高濃度拡散層と、
を有する半導体装置。
請求項１に記載の半導体装置の製造方法であって、前記段差部をＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）による埋め込み酸化膜である厚膜酸化膜をエッチング除去することにより形成する半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法であって、スピン注入法あるいはステップ注入法によるイオン注入で前記第２のゲート電極の下に形成される前記第２の第２導電型ソース高濃度拡散層の形成をおこなう半導体装置の製造方法。