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JP2014060358A - 半導体装置 - Google Patents

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JP2014060358A
JP2014060358A JP2012206041A JP2012206041A JP2014060358A JP 2014060358 A JP2014060358 A JP 2014060358A JP 2012206041 A JP2012206041 A JP 2012206041A JP 2012206041 A JP2012206041 A JP 2012206041A JP 2014060358 A JP2014060358 A JP 2014060358A
Authority
JP
Japan
Prior art keywords
electrode
region
semiconductor
semiconductor device
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012206041A
Other languages
English (en)
Inventor
Yasunobu Saito
泰伸 斉藤
Hidetoshi Fujimoto
英俊 藤本
Tetsuya Ono
哲也 大野
Akira Yoshioka
啓 吉岡
Wataru Saito
渉 齋藤
Toshiyuki Naka
敏行 仲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012206041A priority Critical patent/JP2014060358A/ja
Priority to US13/971,264 priority patent/US9035320B2/en
Priority to CN201310376099.0A priority patent/CN103681858A/zh
Publication of JP2014060358A publication Critical patent/JP2014060358A/ja
Pending legal-status Critical Current

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Abstract

【課題】特性の安定化を図ることができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置は、基板と、第１半導体領域と、第２半導体領域と、第１電極と、第２電極と、制御電極と、導通部と、を備える。前記基板は、導電性領域を含む。前記第１半導体領域は、前記基板の上に設けられたＡｌｘＧａ１−ｘＮ（０≦Ｘ≦１）を含む。前記第２半導体領域は、前記第１半導体領域の上に設けられたＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１，Ｘ≦Ｙ）を含む。前記第１電極は、前記第２半導体領域の上に設けられ前記第２半導体領域とオーミック接続している。前記制御電極は、前記第２半導体領域の上において前記第１電極と離間して設けられる。前記導電部は、前記第１電極と前記導電性領域とを電気的に接続する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
窒化物半導体を用いた半導体装置は、耐圧とオン抵抗との間のトレードオフ関係を改善することができ、シリコン（Ｓｉ）を用いた素子を上まわる低オン抵抗化及び高耐圧化が可能である。一般に窒化ガリウム（ＧａＮ）を用いた半導体装置では、高電界が印加されると電流が減少する電流コラプスという現象が起こり、結果としてオン抵抗が上昇してしまうということが起こりえる。この現象を回避するためには素子内部の電界を分散させることが必要である。例えば、半導体装置の表面構造を工夫することにより素子内部の電界を分散させる。
このような窒化物半導体を用いた半導体装置においては、さらなる特性の安定化が望ましい。
特開２００９−２７８０２８号公報
本発明の実施形態は、特性の安定化を図ることができる半導体装置を提供する。
実施形態に係る半導体装置は、基板と、第１半導体領域と、第２半導体領域と、第１電極と、制御電極と、導通部と、を備える。
前記基板は、導電性領域を含む。
前記第１半導体領域は、前記基板の上に設けられたＡｌｘＧａ１−ｘＮ（０≦Ｘ≦１）を含む。
前記第２半導体領域は、前記第１半導体領域の上に設けられたＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１，Ｘ≦Ｙ）を含む。
前記第１電極は、前記第２半導体領域の上に設けられ前記第２半導体領域とオーミック接続している。
前記制御電極は、前記第２半導体領域の上において前記第１電極と離間して設けられる。
前記導電部は、前記第１電極と前記導電性領域とを電気的に接続する。
第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 バンプ電極の配置を例示する模式的平面図である。 第２の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。 第２の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する図である。 （ａ）及び（ｂ）は、参考例に係る半導体装置の構成を例示する図である。 第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。 （ａ）及び（ｂ）は、第５の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、第５の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 （ａ）〜（ｃ）は、第６の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 （ａ）〜（ｃ）は、第６の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 （ａ）〜（ｃ）は、第６の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、第７の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、第７の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、支持基板１０と、第１半導体領域２０と、第２半導体領域３０と、第１電極５１と、制御電極５３と、導通部６０と、を備える。半導体装置１１０は、第２電極５２をさらに備える。半導体装置１１０は、例えばＧａＮ系の電界効果トランジスタである。
支持基板１０は、導電性領域１１を含む。導電性領域１１は、支持基板１０の一部に設けられていても、支持基板１０の全体に設けられていてもよい。支持基板１０としては、例えば相対的に不純物濃度の高い半導体基板（例えば、ｎ＋形のシリコン基板、ｐ＋形のシリコン基板、ｎ形の炭化シリコン基板）や、ＳＯＩ（Silicon On Insulator）基板が用いられる。本実施形態では、導電性領域１１が支持基板１０の全体に設けられたｎ＋形のシリコン基板を用いる場合を例とする。
第１半導体領域２０は、支持基板１０の上に設けられる。第１半導体領域２０は、窒化物半導体を含む。例えば、第１半導体領域２０は、ＡｌｘＧａ１−ｘＮ（０≦Ｘ≦１）を含む。本実施形態において、第１半導体領域２０にはＧａＮが用いられる。本実施形態では、支持基板１０から第１半導体領域２０に向かう方向を上（上側）と言うことにする。
支持基板１０と第１半導体領域２０との間にはバッファ層１５が設けられていてもよい。本実施形態では、第１半導体領域２０は、バッファ層１５の上に例えばエピタキシャル成長によって形成される。したがって、バッファ層１５には、ＧａＮ系材料のエピタキシャル成長に適した材料（例えばＡｌＮ、ＡｌＧａＮ）が用いられる。
第２半導体領域３０は、第１半導体領域２０の上に設けられる。第２半導体領域３０は、窒化物半導体を含む。例えば、第２半導体領域３０は、ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１，Ｘ≦Ｙ）を含む。第２半導体領域３０は、第１半導体領域２０の上に例えばエピタキシャル成長によって形成される。本実施形態において、第２半導体領域３０には、ＡｌＧａＮが用いられる。
第２半導体領域３０のバンドギャップは、第１半導体領域２０のバンドギャップと同じかそれよりも大きい。また、この第２半導体領域３０はアンドープであっても、ｎ型のドーピングがされていても良い。バッファ層１５、第１半導体領域２０及び第２半導体領域３０を含む積層構造体ＳＴは、この順に支持基板１０の上にエピタキシャル成長によって形成される。積層構造体ＳＴの第１半導体領域２０及び第２半導体領域３０によって、ヘテロ接合構造が構成される。
積層構造体ＳＴは素子分離される。例えば、積層構造体ＳＴは、第２半導体領域２０からバッファ層１５の途中までメサ形状にエッチングされる。積層構造体ＳＴのメサ形状部分は素子領域ＡＡになり、メサ形状部分の周辺は素子分離領域ＤＩになる。素子分離領域ＤＩには絶縁部４０が形成される。
第１電極５１は、第２半導体領域３０の上に設けられる。第１電極５１は、第２半導体領域３０とオーミック接続している。第１電極５１は、電界効果トランジスタの例えばソース電極である。
第２電極５２は、第２半導体領域３０の上に設けられる。第２電極５２は、第２半導体領域３０とオーミック接続している。第２電極５２は、第１電極５１と離間して設けられる。第２電極５２は、電界効果トランジスタの例えばドレイン電極である。
制御電極５３は、第２半導体領域３０の上に設けられる。制御電極５３は、第１電極５１と第２電極５２との間に設けられる。制御電極５３は、第２半導体領域３０と例えばショットキー接続している。制御電極５３は、電界効果トランジスタのゲート電極である。例えば、制御電極５３と第２電極５２との間隔は、制御電極５３と第１電極５１との間隔よりも広い。これにより、ゲート電極−ドレイン電極間での電界集中が緩和される。
制御電極５３によるゲート電極構造としては、第２半導体領域３０とのショットキー接続による構造のほか、ＭＯＳ（Metal Oxide Semiconductor）構造、ＭＩＳ（Metal Insulator Semiconductor）構造、ジャンクションゲート構造であってもよい。
第１電極５１、第２電極５２及び制御電極５３が形成された電極層５５の上には層間絶縁膜８０が形成される。層間絶縁膜８０の上には配線部７１、７２及び７３が設けられる。図１に表した例では、例えば配線部７１と第１電極５１とが導通し、配線部７２と第２電極５２とが導通し、配線部７３と制御電極５３とが導通している。
導通部６０は、第１電極５１と支持基板１０の導電性領域１１とを電気的に接続する。導通部６０は、例えば素子分離領域ＤＩに設けられた層間絶縁膜８０及び絶縁部４０を貫通して設けられる。層間絶縁膜８０及び絶縁部４０には、層間絶縁膜８０の表面から支持基板１０（導電性領域１１）に達する貫通孔４５が設けられる。導通部６０は、貫通孔４５の例えば内壁に沿って形成される。導通部６０は、貫通孔４５内に埋め込まれていてもよい。また、導通部６０は配線部７１と接続される。これにより、第１電極５１は、配線部７１及び導通部６０を介して支持基板１０の導電性領域１１と電気的に接続される。
このように、本実施形態に係る半導体装置１１０では、導通部６０によって第１電極５１と支持基板１０の導電性領域１１とが電気的に接続されているため、支持基板１０の電位が第１電極５１（ソース電極）の電位に固定される。これにより、半導体装置１１０では、支持基板１０の導電性領域１１によって電流コラプス抑制効果が発揮され、特性変動の少ないＧａＮ系の電界効果トランジスタが構成される。
ここで、上記のような導通部６０が設けられていないと、支持基板１０の導電性領域１１はどの電極にも接続されず、導電性領域１１の電位は固定されない。本実施形態のように導通部６０を設けることで支持基板１０の導電性領域１１の電位が第１電極５１の電位に固定されると、素子領域ＡＡの下側全体に設けられた導電性領域１１によって電界緩和効果が発揮される。これにより、導電性領域１１がフィールドプレート電極として機能し、電流コラプスが抑制される。したがって、半導体装置１１０の特性が安定化する。
なお、導通部６０を形成するため、貫通孔４５を形成する部分の配線部７１の面積は大きくなるが、導電性領域１１に電位を与えることが目的であるため、抵抗値を下げるために配線部７１の全体に導通部６０を形成する必要はない。すなわち、配線部７１の一部分にのみ導通部６０を形成すればよい。また、導通部６０と導電性領域１１との接続はオーミック特性を示すことが望ましいが、前述の通り導電性領域１１に特定の電位（例えば、接地電位）を与えることが目的であるため、低抵抗のオーミック特性が必須というわけではない。
（第２の実施形態）
図２は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図２に表したように、第２の実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体装置１１０の構成に加え、配線部７１、７２及び７３にそれぞれ設けられたバンプ電極Ｂ１、Ｂ２及びＢ３を備える。なお、図２では、図１に表した半導体装置１１０の構成の上下を反転して表している。
第１電極５１と導通する配線部７１にはバンプ電極Ｂ１が設けられ、第２電極５２と導通する配線部７２にはバンプ電極Ｂ２が接続され、制御電極５３と導通する配線部７３にはバンプ電極Ｂ３が接続される。
バンプ電極Ｂ１、Ｂ２及びＢ３は、基板９０に設けられた配線パターン９１、９２及び９３と接続される。すなわち、配線部７１、７２及び７３は、バンプ電極Ｂ１、Ｂ２及びＢ３を介して配線パターン９１、９２及び９３と接続される。半導体装置１２０は、バンプ電極Ｂ１、Ｂ２及びＢ３に加え、配線パターン９１、９２及び９３が形成された基板９０を備えていてもよい。これにより、半導体装置１２０は、第１の実施形態に係る半導体装置１１０をバンプ電極Ｂ１、Ｂ２及びＢ３を介して基板９０に実装したフリップチップ型の実装構造を実現する。
図３は、バンプ電極の配置を例示する模式的平面図である。
図３では、半導体ウェーハを切り出したチップにおいてバンプ電極が形成された面の模式的な平面図を表している。素子領域ＡＡには、例えば図２に表した半導体装置１２０が設けられている。１つのチップＣＰの素子領域ＡＡには複数の半導体装置１２０が設けられていてもよい。素子領域ＡＡの周辺には、配線部７１、７２及び７３が設けられる。配線部７１、７２及び７３は素子領域ＡＡから延出し、これらの一部がチップの表面から露出している。露出する配線部７１、７２及び７３の一部は、それぞれバンプ電極Ｂ１、Ｂ２及びＢ３を形成するために必要な大きさに設けられている。
バンプ電極Ｂ１、Ｂ２及びＢ３は、配線部７１、７２及び７３の一部のそれぞれに形成される。バンプ電極Ｂ１、Ｂ２及びＢ３は、チップを基板９０にフリップチップ実装する際の電気的な接続とともに、支持脚としても機能する。したがって、バンプ電極Ｂ１、Ｂ２及びＢ３は、チップをバランス良く支持するためにチップの周囲に配置される。例えば、バンプ電極はチップの四隅や、チップの四隅とともにチップの互いに平行する２辺の中央部分に配置される。
各配線部７１、７２及び７３の一部にそれぞれ形成されるバンプ電極Ｂ１、Ｂ２及びＢ３の数は、少なくとも１つである。図３に表した例では、配線部７１の一部に２つのバンプ電極Ｂ１が設けられ、配線部７２の一部に３つのバンプ電極Ｂ２が設けられ、配線部７３の一部に１つのバンプ電極Ｂ３が設けられる。
貫通孔４５及び導通部６０は、配線部７１のバンプ電極Ｂ１が形成されない位置に設けられる。これにより、バンプ電極Ｂ１を形成する際に貫通孔４５が妨げにならずに済む。
半導体装置１２０のように、フリップチップ型の実装構造では、ボンディングワイヤによる配線が不要になる。これにより、ボンディングワイヤによる寄生インダクタンスが低減され、高周波特性が向上する。また、フリップチップ型の実装構造では、実装工程が簡素化され、製造コストの低減につながる。
このようなフリップチップ型の実装構造では、積層構造体ＳＴを間にして支持基板１０（導電性領域１１）が基板９０とは反対側に配置される。すなわち、配線パターン９１と導電性領域１１とは直接接続されない。したがって、導通部６０が設けられていないと、支持基板１０の導電性領域１１は、配線パターン９１と電気的に接続されず、浮遊電位になる。
本実施形態のように、導通部６０が設けられていることでフリップチップ型の実装構造であっても導電性領域１１の電位が固定され、支持基板１０側も電気力線を終端させて電界集中の緩和を図ることができる。その結果、半導体装置１２０の電流コラプス抑制効果が向上し、特性変動の少ない安定化したフリップチップ実装構造の半導体装置１２０が実現する。
図４及び図５は、第２の実施形態に係る半導体装置の他の構成を例示する模式的断面図である。
なお、図４及び図５に表した半導体装置１２１及び１２２では、制御電極５３（ゲート電極）と第２半導体領域３０との間に絶縁膜１８を設けたＭＩＳ構造のゲート電極構造を有する場合を例示している。
図４に表したように、半導体装置１２１は、第２半導体領域３０及び第１半導体領域２０を貫通する孔（貫通孔４６）の内部に設けられた導通部６０を備える。図４に表した例では、貫通孔４６は、第２半導体領域３０、第１半導体領域２０及びバッファ層１５を含む積層構造体ＳＴを貫通している。導通部６０は貫通孔４６の内部に埋め込まれ、配線部７１と支持基板１０の導電性領域１１とを電気的に接続する。導通部６０は貫通孔４６の内部に全て埋め込まれていても、貫通孔４６の内壁に設けられた絶縁膜（図示せず）を介して埋め込まれていてもよい。
半導体装置１２１では、半導体装置１１０及び１２０と同様に導電性領域１１の電位が固定され、電流コラプスの抑制によって安定化した特性変動の少ないフリップチップ実装構造の半導体装置１２１が実現される。さらに、導通部６０が積層構造体ＳＴを貫通するように設けられているため、導通部６０を素子分離領域に設ける場合に比べてチップ面積の縮小化が達成される。
図５に表したように、半導体装置１２２は、第１半導体領域２０及び第２半導体領域３０のそれぞれの側面２０ｓ及び３０ｓに沿って設けられた導通部６０を備える。図５に表した例では、導通部６０は、導電性領域１１を含む支持基板１０の側面１０ｓから積層構造体ＳＴの側面ＳＴｓに沿って配線部７１に達するまで設けられる。これにより、導通部６０は、配線部７１と支持基板１０の導電性領域１１とを電気的に接続する。
半導体装置１２２では、半導体装置１１０及び１２０と同様に導電性領域１１の電位が固定され、電流コラプスの抑制によって安定化した特性変動の少ないフリップチップ実装構造の半導体装置１２２が実現される。さらに、導通部６０が積層構造体ＳＴの側面ＳＴｓに沿って設けられているため、導通部６０を素子分離領域に設ける場合に比べてチップ面積の縮小化が達成される。また、導通部６０を設けるために積層構造体ＳＴに貫通孔を形成する必要がなく、製造工程の簡素化が達成される。
（第３の実施形態）
図６（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する図である。
図６（ａ）は第３の実施形態に係る半導体装置１３０の模式的断面図、図６（ｂ）は第３の実施形態に係る半導体装置１３０の等価回路図である。
図６（ａ）に表したように、半導体装置１３０は、ＳＯＩ(Silicon On Insulator)基板１００に複数の電界効果トランジスタＴｒ１、Ｔｒ２が形成された構造を有する。
ＳＯＩ基板１００は、シリコン基板等の支持基板１０と、支持基板１０の上に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１２と、絶縁層１２の上に設けられた導電性領域１１と、を含む。導電性領域１１は、例えば相対的に不純物濃度の高い半導体層（例えば、ｎ＋形のシリコン層）である。
半導体装置１３０は、導電性領域１１の上に設けられたＡｌｘＧａ１−ｘＮ（０≦Ｘ≦１）を含む第１半導体領域２０と、第１半導体領域２０の上に設けられたＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１，Ｘ≦Ｙ）を含む第２半導体領域３０と、を備える。
また、半導体装置１３０は、導電性領域１１、第１半導体領域２０及び第２半導体領域３０を第１領域Ｒ１と第２領域Ｒ２とに分離する分離領域６５を備える。分離領域６５は、導電性領域１１、第１半導体領域２０及び第２半導体領域３０を貫通し絶縁層１２の途中まで設けられたトレンチである。分離領域６５のトレンチ内には絶縁材料が埋め込まれていてもよい。
分離領域６５によって、導電性領域１１は、第１領域Ｒ１に含まれる第１の導電性領域１１Ａと、第２領域Ｒ２に含まれる第２の導電性領域１１Ｂと、に分割される。また、分離領域６５によって、バッファ層１５は、第１領域Ｒ１に含まれる第１のバッファ層１５Ａと、第２領域Ｒ２に含まれる第２のバッファ層１５Ｂと、に分割される。また、分離領域６５によって、第１半導体領域２０は、第１領域Ｒ１に含まれる第１の第１半導体領域２０Ａと、第２領域Ｒ２に含まれる第２の半導体領域２０Ｂと、に分割される。また、分離領域６５によって、第２半導体領域３０は、第１領域Ｒ１に含まれる第１の第２半導体領域３０Ａと、第２領域Ｒ２に含まれる第２の半導体領域３０Ｂと、に分割される。
第１領域Ｒ１における第２半導体領域３０（第１の第２半導体領域３０Ａ）の上には、互いに離間して第１の第１電極５１Ａ、第１の第２電極５２Ａ及び第１の制御電極５３Ａが設けられる。第１の第１電極５１Ａ及び第１の第２電極５２Ａは、第２半導体領域３０とオーミック接続している。第１の第１電極５１Ａは例えばソース電極、第１の第２電極５２Ａは例えばドレイン電極、第１の制御電極５３Ａはゲート電極として機能する。これにより、第１領域Ｒ１には、第１の電界効果トランジスタＴｒ１が構成される。
第２領域Ｒ２における第２半導体領域３０（第２の第２半導体領域３０Ｂ）３０の上には、互いに離間して第２の第１電極５１Ｂ、第２の第２電極５２Ｂ及び第２の制御電極５３Ｂが設けられる。第２の第１電極５１Ｂ及び第２の第２電極５２Ｂは、第２半導体領域３０とオーミック接続している。第２の第１電極５１Ｂは例えばソース電極、第２の第２電極５２Ｂは例えばドレイン電極、第２の制御電極５３Ｂはゲート電極として機能する。これにより、第２領域Ｒ２には、第２の電界効果トランジスタＴｒ２が構成される。
半導体装置１３０においては、第１の第１電極５１Ａと第２の第２電極５２Ｂとを電気的に接続する接続部７６が設けられる。接続部７６によって、図６（ｂ）に表したように、第１の電界効果トランジスタＴｒ１のソース電極（第１の第１電極５１Ａ）と、第２の電界効果トランジスタＴｒ２のドレイン電極（第２の第２電極５２Ｂ）と、が接続された回路構成になる。
また、半導体装置１３０では、第１の第１電極５１Ａと第１の導電性領域１１Ａとを電気的に接続する第１の導通部６０Ａと、第２の第１電極５１Ｂと第２の導電性領域１１Ｂとを電気的に接続する第２の導通部６０Ｂと、を備える。
このような本実施形態に係る半導体装置１３０においては、第１の導通部６０Ａによって第１の第１電極５１Ａと第１の導電性領域１１Ａとが電気的に接続され、第１の導電性領域１１Ａが第１の第１電極５１Ａ（ソース電極）の電位に固定される。これにより、第１の電界効果トランジスタＴｒ１では、第１の導電性領域１１Ａによって電流コラプス抑制効果が発揮される。したがって、ＧａＮ系の第１の電界効果トランジスタＴｒ１の特性変動が抑制される。
また、半導体装置１３０においては、第２の導通部６０Ｂによって第２の第２電極５２Ｂと第２の導電性領域１１Ｂとが電気的に接続され、第２の導電性領域１１Ｂが第２の第２電極５２Ｂ（ドレイン電極）の電位に固定される。これにより、第２の電界効果トランジスタＴｒ２では、第２の導電性領域１１Ｂによって電流コラプス抑制効果が発揮される。したがって、ＧａＮ系の第２の電界効果トランジスタＴｒ２の特性変動が抑制される。
このように、本実施形態に係る半導体装置１３０では、１つのＳＯＩ基板１００に複数の電界効果トランジスタ（Ｔｒ１、Ｔｒ２）が形成されていても、それぞれの電界効果トランジスタ（Ｔｒ１、Ｔｒ２）について別個の導電性領域（１１Ａ、１１Ｂ）に接続されているため、それぞれの電界効果トランジスタ（Ｔｒ１、Ｔｒ２）の電流コラプスが抑制される。これにより、半導体装置１３０の全体としての耐圧の向上やリーク電流の低減、特性の安定化が達成される。
ここで、参考例に係る半導体装置について説明する。
図７（ａ）及び（ｂ）は、参考例に係る半導体装置の構成を例示する図である。
図７（ａ）は参考例に係る半導体装置１９０の構成を例示する模式的断面図、図７（ｂ）は参考例に係る半導体装置１９０の回路構成を例示する回路図である。
図７（ａ）に表したように、半導体装置１９０は、例えばｎ−形のシリコン基板による支持基板１４と、支持基板１４の上に形成されたバッファ層１５と、バッファ層１５の上に形成された例えばＧａＮである第１半導体領域２０と、第１半導体領域２０の上に形成された例えばＡｌＧａＮである第２半導体領域３０と、を備える。
第１半導体領域２０及び第２半導体領域３０には素子分離領域６６が設けられる。素子分離領域６６によって第１半導体領域２０及び第２半導体領域３０は、第１領域Ｒ１と、第２領域Ｒ２と、に分割される。第１領域Ｒ１の第２半導体領域３０の上には、第１の第１電極５１Ａ、第１の第２電極５２Ａ及び第１の制御電極５３Ａが設けられ、第１の電界効果トランジスタＴｒ１が構成される。また、第２領域Ｒ２の第２半導体領域３０の上には、第２の第１電極５１Ｂ、第２の第２電極５２Ｂ及び第２の制御電極５３Ｂが設けられ、第２の電界効果トランジスタＴｒ２が構成される。
半導体装置１９０において、第１の第１電極５１Ａと第２の第２電極５２Ｂとは接続部７６によって電気的に接続される。また、第２の第１電極５１Ｂは、支持基板１４と電気的に接続される。支持基板１４が接地されている場合には、第２の第１電極５１Ｂも接地されることになる。
図７（ｂ）に表したように、半導体装置１９０は、第１の電界効果トランジスタＴｒ１のソース電極（第１の第１電極５１Ａ）と、第２の電界効果トランジスタＴｒ２のドレイン電極（第２の第２電極５２Ｂ）と、が接続された回路構成になる。
この回路構成において、第１の電界効果トランジスタＴｒ１のドレイン電極（第１の第２電極５２Ａ）に高電圧（例えば、６００Ｖ）が印加され、第１の電界効果トランジスタＴｒ１のソース電極（第１の第１電極５１Ａ）及び第２の電界効果トランジスタＴｒ２のドレイン電極（第２の第２電極５２Ｂ）に低電圧（例えば、３００Ｖ）が印加され、第２の電界効果トランジスタＴｒ２のソース電極（第２の第１電極５１Ｂ）が接地（０Ｖ）されたとする。
この場合、第２の電界効果トランジスタＴｒ２では、ソース電極（第２の第１電極５１Ｂ）と支持基板との電位差が０Ｖとなって、支持基板による電界緩和が効果的に働く。しかし、第１の電界効果トランジスタＴｒ１では、ソース電極（第１の第１電極５１Ａ）と支持基板との電位差は３００Ｖ、ドレイン電極（第１の第２電極５２Ａ）と支持基板との電位差は６００Ｖとなり、支持基板による電界緩和が効果的に働かない。
図６（ｂ）に表したように、本実施形態に係る半導体装置１３０に半導体装置１９０と同様な電圧を印加した場合、第２の電界効果トランジスタＴｒ２では、ソース電極（第２の第１電極５１Ｂ）と第２の導電性領域１１Ｂとの電位差が０Ｖとなって、第２の導電性領域１１Ｂによる電界緩和が効果的に働く。
また、半導体装置１３０において、第１の導電性領域１１Ａは第２の導電性領域１１Ｂと分離しており、第１の電界効果トランジスタＴｒ１のソース電極（第１の第１電極５１Ａ）と同電位（３００Ｖ）である。したがって、第１の電界効果トランジスタＴｒ１では、ソース電極（第１の第１電極５１Ａ）と第１の導電性領域１１Ａとの電位差は０Ｖ、ドレイン電極（第１の第２電極５２Ａ）と支持基板との電位差は３００Ｖとなり、第１の導電性領域１１Ａによる電界緩和が効果的に働く。
このように、本実施形態に係る半導体装置１３０では、参考例に係る半導体装置１９０に比べて第１の電界効果トランジスタＴｒ１及び第２の電界効果トランジスタＴｒ２の両方において電流コラプスが抑制され、電界緩和による耐圧向上及びリーク電流低減が改善される。
（第４の実施形態）
図８は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、第４の実施形態に係る半導体装置１４０は、第３の実施形態に係る半導体装置１３０の構成に加え、配線部７１、７２、７３、７４及び７５にそれぞれ設けられたバンプ電極Ｂ１、Ｂ２、Ｂ３、Ｂ４及びＢ５を備える。なお、図８では、図６に表した半導体装置１３０の構成の上下を反転して表している。
バンプ電極Ｂ１、Ｂ２、Ｂ３、Ｂ４及びＢ５は、基板９０に設けられた配線パターン９１、９２、９３、９４及び９５と接続される。すなわち、配線部７１、７２、７３、７４及び７５は、バンプ電極Ｂ１、Ｂ２、Ｂ３、Ｂ４及びＢ５を介して配線パターン９１、９２、９３、９４及び９５と接続される。半導体装置１４０は、バンプ電極Ｂ１、Ｂ２、Ｂ３、Ｂ４及びＢ５に加え、配線パターン９１、９２、９３、９４及び９５が形成された基板９０を備えていてもよい。これにより、半導体装置１４０は、第３の実施形態に係る半導体装置１３０をバンプ電極Ｂ１、Ｂ２、Ｂ３、Ｂ４及びＢ５を介して基板９０に実装したフリップチップ型の実装構造を実現する。
複数の電界効果トランジスタ（Ｔｒ１、Ｔｒ２）を集積した半導体装置１４０では、このようなフリップチップ型の実装構造にすることで、ボンディングワイヤによる配線が不要になる効果は大きい。また、複数の電界効果トランジスタ（Ｔｒ１、Ｔｒ２）がＳＯＩ基板１００に形成されていても、個々の電界効果トランジスタ（Ｔｒ１、Ｔｒ２）について電流コラプス抑制効果が向上し、特性変動の少ない安定化したフリップチップ実装構造の半導体装置１４０が実現する。
（第５の実施形態）
図９（ａ）〜図１０（ｂ）は、第５の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
第５の実施形態では、第１の実施形態に係る半導体装置１１０及び１２０の製造方法の一例を示している。
先ず、図９（ａ）に表したように、導電性領域１１を含む支持基板１０の上にバッファ層１５、第１半導体領域２０及び第２半導体領域３０を例えばエピタキシャル成長によって形成する。バッファ層１５、第１半導体領域２０及び第２半導体領域３０は、支持基板１０の上に例えば連続成膜される。
次に、第１半導体領域２０及び第２半導体領域３０に素子分離領域ＤＩを設ける。すなわち、素子領域ＡＡの周辺の第１半導体領域２０及び第２半導体領域３０をエッチングして、絶縁部４０を埋め込む。
次に、第２半導体領域３０の上に第１電極５１、第２電極５２及び制御電極５３を形成する。その後、第１電極５１、第２電極５２及び制御電極５３を層間絶縁膜８０で埋め込み、層間絶縁膜８０の表面を平坦化する。次に、第１電極５１、第２電極５２及び制御電極５３とそれぞれ導通するコンタクトＣを形成する。コンタクトＣは、層間絶縁膜８０を貫通して、第１電極５１、第２電極５２及び制御電極５３とそれぞれ接触する。
次に、素子分離領域ＤＩの絶縁部４０に、層間絶縁膜８０の表面から支持基板１０に達する貫通孔４５を形成する。貫通孔４５は、例えばウェットエッチングやドライエッチングによって形成される。
次に、図９（ｂ）に表したように、貫通孔４５の内壁及び層間絶縁膜８０の表面に導通材料６０Ｍを形成する。導通材料６０Ｍには、例えばアルミニウム（Ａｌ）が用いられる。次に、図１０（ａ）に表したように、導通材料６０Ｍを所定の領域を残すようにエッチングする。このエッチングにより、導通材料６０Ｍはパターニングされ、配線部７１、７２及び７３になる。貫通孔４５の内壁に設けられ配線部７１と導通する導通材料６０Ｍは導通部６０になる。これにより、半導体装置１１０が完成する。
なお、図１０（ｂ）に表したように、配線部７１、７２及び７３に必要に応じてバンプ電極Ｂ１、Ｂ２及びＢ３を形成してもよい。これにより、第２の実施形態に係る半導体装置１２０が製造される。
図９（ａ）〜図１０（ｂ）に表した製造方法では、素子分離領域ＤＩの絶縁部４０に貫通孔４５を形成して導通部６０を形成したが、第１半導体領域２０及び第２半導体領域を貫通し支持基板１０の導電性領域１１に達する貫通４６を形成して、貫通孔４６内に導通部６０を形成してもよい。これにより、半導体装置１２１が製造される。
（第６の実施形態）
図１１（ａ）〜図１３（ｃ）は、第６の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
第６の実施形態では、第２の実施形態に係る半導体装置１２２の製造方法の一例を示している。なお、図１１（ａ）〜図１３（ｃ）では、素子領域ＡＡに形成された隣り合う２つの電界効果トランジスタＴｒのそれぞれの電極（一方の電界効果トランジスタＴｒの第１電極５１及び他方の電界効果トランジスタＴｒの第２電極５２）の部分が表されている。
先ず、図１１（ａ）に表したように、素子領域ＡＡに電界効果トランジスタＴｒを形成する。第１電極５１及び第２電極５２の上には層間絶縁膜８０が設けられ、一部に開口が設けられている。層間絶縁膜８０には、例えばポリイミドが用いられる。
次に、図１１（ｂ）に表したように、素子分離領域ＤＩに溝４７を形成する。溝４７は、例えばダイシングブレードによるハーフカットダイシングによって支持基板１０の途中まで形成される。
次に、図１１（ｃ）に表したように、層間絶縁膜８０、第１電極５１、第２電極５２及び溝４７の表面に第１金属層７０Ａを形成する。第１金属層７０Ａには、例えばチタン（Ｔｉ）の上に金（Ａｕ）を形成した積層膜が用いられる。
次に、図１２（ａ）に表したように、第１金属層７０Ａの上に第２金属層７０Ｂを形成する。第２金属層７０Ｂには、例えばＡｕが用いられる。第２金属層７０ＢのＡｕは、例えば電解めっきによって第１金属層７０Ａの上に約２マイクロメートル（μｍ）の厚さで形成される。
次に、図１２（ｂ）に表したように、第２金属層７０Ｂの上にレジスト膜８１を形成する。レジスト膜８１の一部にはフォトリソグラフィによって開口が設けられる。その後、図１２（ｃ）に表したように、レジスト膜８１をマスクとして第１金属層７０Ａ及び第２金属層７０Ｂの一部をエッチングする。このエッチングを行った後、レジスト膜８１を剥離する。
次に、図１３（ａ）に表したように、レーザＬＳＲの照射によって溝４７の底部の第１金属層７０Ａ及び第２金属層７０Ｂを除去する。これにより、第１金属層７０Ａ及び第２金属層７０Ｂは分割され、配線部７１及び７２になる。
その後、図１３（ｂ）に表したように、支持基板１０の裏面研磨を行う。支持基板１０は定盤ＳＰによって裏面から溝４７に達する位置まで研磨される。図１３（ｃ）は支持基板１０の裏面研磨後の状態を表している。その後、支持基板１０を所定サイズのチップＣＰに分割する。これにより、溝４７に設けられた第１金属層７０Ａ及び第２金属層７０Ｂが導通部６０になった半導体装置１２２が完成する。
（第７の実施形態）
図１４（ａ）〜図１５（ｂ）は、第７の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
第７の実施形態では、第３の実施形態に係る半導体装置１３０及び１４０の製造方法の一例を示している。なお、図１４（ａ）〜図１５（ｂ）では、複数の電界効果トランジスタＴｒ１、Ｔｒ２のうち１つ（Ｔｒ１）の部分を表している。
先ず、図１４（ａ）に表したように、素子領域ＡＡに電界効果トランジスタＴｒ１を形成する。また、第１半導体領域２０及び第２半導体領域３０に素子分離領域ＤＩを設ける。本実施形態ではＳＯＩ基板を用いている点を除き、電界効果トランジスタＴｒ１及び素子分離領域ＤＩの形成方法は、図９（ａ）に表した第５の実施形態と同様である。
次に、素子分離領域ＤＩに分離領域６５を形成する。すなわち、導電性領域１１、第１半導体領域２０及び第２半導体領域３０を貫通し絶縁層１２の途中までトレンチを設ける。トレンチは、例えばウェットエッチングやドライエッチングによって形成される。なお、トレンチ内に絶縁材料を埋め込んで分離領域６５にしてもよい。
次に、素子分離領域ＤＩの絶縁部４０に、層間絶縁膜８０の表面から支持基板１０に達する貫通孔４５を形成する。貫通孔４５は、分離領域６５と電界効果トランジスタＴｒ１との間に設けられる。貫通孔４５は、例えばウェットエッチングやドライエッチングによって形成される。
次に、図１４（ｂ）に表したように、貫通孔４５の内壁及び層間絶縁膜８０の表面に導通材料６０Ｍを形成する。導通材料６０Ｍには、例えばＡｌが用いられる。次に、図１５（ａ）に表したように、導通材料６０Ｍを所定の領域を残すようにエッチングする。このエッチングにより、導通材料６０Ｍはパターニングされ、配線部７１、７２及び７３になる。
また、貫通孔４５の内壁に設けられ配線部７１と導通する導通材料６０Ｍは導通部６０になる。さらに、導通部６０と接続され分離領域６５の上を跨ぐ導通材料６０Ｍは接続部７６になる。これにより、半導体装置１３０が完成する。
なお、図１５（ｂ）に表したように、配線部７１、７２及び７３に必要に応じてバンプ電極Ｂ１、Ｂ２及びＢ３を形成してもよい。これにより、第４の実施形態に係る半導体装置１４０が製造される。
以上説明したように、実施形態に係る半導体装置によれば、特性の安定化を図ることができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、本実施形態では、電界効果トランジスタを例として説明したが、ショットキーバリアダイオードなどのダイオードであっても適用可能である。ダイオードの場合には、第１電極５１をカソード電極として機能させ、制御電極５３をアノード電極として機能させる。ダイオードの場合には第２電極５２は不要である。本実施形態をダイオードに適用した場合には、導電性領域１１がカソード電極と同電位になるため、電流コラプス抑制に有効に作用する。
また、本実施形態では、複数の電界効果トランジスタ（Ｔｒ１、Ｔｒ２）を集積する場合を例としたが、複数のダイオードや、電界効果トランジスタ及びダイオードの少なくともいずれかと、抵抗、キャパシタ及びインダクタの少なくともいずれかと、を集積する場合であっても適用可能である。
また、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
また、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…支持基板、１１…導電性領域、１２…絶縁層、１５…バッファ層、１８…絶縁膜、２０…第１半導体領域、３０…第２半導体領域、４０…絶縁部、５１…第１電極、５２…第２電極、５３…制御電極、５５…電極層、６０…導通部、６５…分離領域、７１，７２，７３…配線部、７６…接続部、８１…レジスト膜、９０…基板、９１，９２，９３…配線パターン、１００…ＳＯＩ基板、１１０，１２０，１２１，１２２，１３０，１４０，１９０…半導体装置、ＡＡ…素子領域、Ｂ１，Ｂ２，Ｂ３…バンプ電極、ＣＰ…チップ、ＤＩ…素子分離領域

Claims (15)

  1. 支持基板と、
    前記支持基板の上に設けられた絶縁層と、
    前記絶縁層の上に設けられた導電性領域と、
    前記導電性領域の上に設けられたＡｌｘＧａ１−ｘＮ（０≦Ｘ≦１）を含む第１半導体領域と、
    前記第１半導体領域の上に設けられたＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１，Ｘ≦Ｙ）を含む第２半導体領域と、
    前記導電性領域、前記第１半導体領域及び前記第２半導体領域を第１領域と第２領域とに分離する分離領域と、
    前記第１領域における前記第２半導体領域の上に互いに離間して設けられた第１の第１電極、第１の第２電極及び第１の制御電極と、
    前記第２領域における前記第２半導体領域の上に互いに離間して設けられた第２の第１電極、第２の第２電極及び第２の制御電極と、
    前記第１の第２電極と前記第２の第１電極とを電気的に接続する接続部と、
    前記第１の第１電極と前記第１の導電性領域とを電気的に接続する第１の導通部と、
    前記第２の第１電極と前記第２の導電性領域とを電気的に接続する第２の導通部と、
    前記第１の第１電極、前記第１の制御電極、前記第２の制御電極、前記第２の第２電極及び前記接続部のそれぞれの上に設けられ、前記第１の第１電極、前記第１の制御電極、前記第２の制御電極、前記第２の第２電極及び前記接続部のそれぞれと導通する配線部と、
    前記配線部の上に設けられたバンプ電極と、
    複数の配線パターンが形成された基板と、
    を備え、
    前記第１の第１電極、前記第１の制御電極、前記第２の制御電極、前記第２の第２電極及び前記接続部のそれぞれは、前記バンプ電極を介して前記複数の配線パターンのうちいずれかに接続された半導体装置。
  2. 導電性領域を含む基板と、
    前記基板の上に設けられたＡｌｘＧａ１−ｘＮ（０≦Ｘ≦１）を含む第１半導体領域と、
    前記第１半導体領域の上に設けられたＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１，Ｘ≦Ｙ）を含む第２半導体領域と、
    前記第２半導体領域の上に設けられ前記第２半導体領域とオーミック接続している第１電極と、
    前記第２半導体領域の上において前記第１電極と離間して設けられた制御電極と、
    前記第１電極と前記導電性領域とを電気的に接続する導通部と、
    を備えた半導体装置。
  3. 前記第２半導体領域の上において前記第１電極及び前記制御電極と離間して設けられ前記第２半導体領域とオーミック接続している第２電極をさらに備えた請求項２記載の半導体装置。
  4. 前記第１電極、前記第２電極及び前記制御電極のそれぞれの上に設けられ、前記第１電極、前記第２電極及び前記制御電極のそれぞれと導通する配線部と、
    前記配線部の上に設けられたバンプ電極と、
    をさらに備えた請求項３記載の半導体装置。
  5. 前記導通部は、前記第１半導体領域から前記第２半導体領域に向かう方向に貫通する孔の内部に設けられた請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記孔は、前記第２半導体領域及び前記第１半導体領域を貫通して設けられた請求項５記載の半導体装置。
  7. 前記基板の上であって前記第１半導体領域及び前記第２半導体領域の周辺に設けられた素子分離領域をさらに備え、
    前記孔は、前記素子分離領域を貫通して設けられた請求項５記載の半導体装置。
  8. 前記導通部は、前記導電性領域、前記第１半導体領域及び前記第２半導体領域のそれぞれの側面に沿って設けられた請求項２〜４のいずれか１つに記載の半導体装置。
  9. 複数の配線パターンが形成された基板をさらに備え、
    前記第１電極、前記第２電極及び前記制御電極のそれぞれは、前記バンプ電極を介して前記複数の配線パターンのうちいずれかに接続された請求項４記載の半導体装置。
  10. 前記第１半導体領域と、前記基板と、の間に設けられたバッファ層をさらに備えた請求項２〜９のいずれか１つに記載の半導体装置。
  11. 前記基板は、シリコン層と、前記シリコン層と前記導電性領域との間に設けられた絶縁層と、を含む請求項２〜１０のいずれか１つに記載の半導体装置。
  12. 支持基板と、
    前記支持基板の上に設けられた絶縁層と、
    前記絶縁層の上に設けられた導電性領域と、
    前記導電性領域の上に設けられたＡｌｘＧａ１−ｘＮ（０≦Ｘ≦１）を含む第１半導体領域と、
    前記第１半導体領域の上に設けられたＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１，Ｘ≦Ｙ）を含む第２半導体領域と、
    前記導電性領域、前記第１半導体領域及び前記第２半導体領域を第１領域と第２領域とに分離する分離領域と、
    前記第１領域における前記第２半導体領域の上に互いに離間して設けられた第１の第１電極、第１の第２電極及び第１の制御電極と、
    前記第２領域における前記第２半導体領域の上に互いに離間して設けられた第２の第１電極、第２の第２電極及び第２の制御電極と、
    前記第１の第１電極と前記第２の第２電極とを電気的に接続する接続部と、
    前記第１の第１電極と前記第１領域の前記導電性領域とを電気的に接続する第１の導通部と、
    前記第２の第１電極と前記第２領域の前記導電性領域とを電気的に接続する第２の導通部と、
    を備えた半導体装置。
  13. 前記第１の第１電極、前記第１の制御電極、前記第２の制御電極、前記第２の第２電極及び前記接続部のそれぞれの上に設けられ、前記第１の第１電極、前記第１の制御電極、前記第２の制御電極、前記第２の第２電極及び前記接続部のそれぞれと導通する配線部と、
    前記配線部の上に設けられたバンプ電極と、
    をさらに備えた請求項１２記載の半導体装置。
  14. 複数の配線パターンが形成された基板をさらに備え、
    前記第１の第１電極、前記第１の制御電極、前記第２の制御電極、前記第２の第２電極及び前記接続部のそれぞれは、前記バンプ電極を介して前記複数の配線パターンのうちいずれかに接続された請求項１３記載の半導体装置。
  15. 前記第１半導体領域と、前記導電性領域と、の間に設けられたバッファ層をさらに備えた請求項１１〜１４のいずれか１つに記載の半導体装置。
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