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WO2019003746A1 - 半導体装置 - Google Patents

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WO2019003746A1
WO2019003746A1 PCT/JP2018/020230 JP2018020230W WO2019003746A1 WO 2019003746 A1 WO2019003746 A1 WO 2019003746A1 JP 2018020230 W JP2018020230 W JP 2018020230W WO 2019003746 A1 WO2019003746 A1 WO 2019003746A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
drain
semiconductor
layer
source
Prior art date
Application number
PCT/JP2018/020230
Other languages
English (en)
French (fr)
Inventor
謙佑 畑
真一 星
松木　英夫
泳信 陰
高橋　茂樹
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to CN201880042217.5A priority Critical patent/CN110785836B/zh
Publication of WO2019003746A1 publication Critical patent/WO2019003746A1/ja
Priority to US16/693,598 priority patent/US11056584B2/en

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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present disclosure relates to a hetero-structure including a first GaN-based semiconductor layer and a second GaN-based semiconductor layer, such as stacking gallium nitride (hereinafter referred to as GaN) and aluminum gallium nitride (hereinafter referred to as AlGaN) on a substrate.
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • the present invention relates to a semiconductor device provided with a junction structure.
  • this semiconductor device has an active region constituting a channel through which carriers flow and an inactive region surrounding the active region, and the source electrode, the drain electrode, the first gate electrode, and the second gate electrode are appropriately arranged. It is done.
  • the source electrode and the drain electrode have a comb shape, and are arranged such that the comb teeth mesh with each other in the active region.
  • the first gate electrode and the second gate electrode are disposed between the source electrode and the drain electrode.
  • the second gate electrode is drawn from the inside of the active region to the inactive region, and a part of the second gate electrode is disposed between the source electrode and the drain electrode even in the inactive region.
  • the hetero junction structure is formed by laminating the i-GaN layer and the i-AlGaN layer on a substrate such as sapphire. Then, a gate electrode of a MOS structure (hereinafter referred to as a MOS gate electrode) is formed to penetrate the i-AlGaN layer and reach the i-GaN layer, and the MOS gate electrode on the surface of the i-AlGaN layer is sandwiched. Source and drain electrodes are formed on both sides.
  • a stacked structure of a u-GaN layer and a p-GaN layer is formed on the surface of the i-AlGaN layer between the MOS gate electrode and the drain electrode, and a junction gate is further formed on the surface of the p-GaN layer.
  • An electrode hereinafter referred to as a JG electrode is formed.
  • the first gate electrode corresponds to a MOS gate electrode
  • the second gate electrode corresponds to a JG electrode.
  • the JG electrode is formed in the inactive region, the u-GaN layer and the p-GaN layer disposed below the JG electrode are also formed in the inactive region together with the JG electrode.
  • the inactive region when the inactive region is formed by ion implantation or the like to form a defect, carriers (for example, electrons) may be trapped at the defect. That is, carriers may be trapped below the JG electrode located in the inactive region. In this case, there is a concern that the characteristics of the semiconductor device may change due to fluctuations in the threshold voltage of the JG electrode.
  • carriers for example, electrons
  • the present disclosure aims to provide a semiconductor device capable of suppressing change in characteristics.
  • the active region is formed on a substrate
  • a second semiconductor composed of a first semiconductor layer composed of a first GaN based semiconductor forming the drift region and a second GaN based semiconductor having a larger band gap energy than the first GaN based semiconductor
  • a channel forming layer having a heterojunction structure formed of layers, in which a recess is formed in the second semiconductor layer, a gate insulating film formed in the recess, and a MOS formed on the gate insulating film
  • a third GaN-based semiconductor which is disposed on the drain electrode and the second semiconductor layer at a position apart from the drain electrode between the gate structure portion and the drain electrode, and is formed of a third GaN-based semiconductor not doped with impur
  • the JG electrode is disposed on the region where carriers (for example, electrons) are trapped. Not the configuration. For this reason, it can suppress that the threshold value of a JG electrode changes, and can suppress that the characteristic of a semiconductor device changes.
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III in FIG.
  • the semiconductor device in the first embodiment will be described with reference to FIG. 1 to FIG.
  • the semiconductor device of the present embodiment has an active region 1 and an inactive region 2 surrounding the active region 1, as shown in FIG.
  • a lateral switching device provided with a HEMT of four-terminal structure is formed.
  • the active region 1 has a substantially rectangular shape whose longitudinal direction is the vertical direction in the drawing of FIG.
  • the semiconductor device is a compound semiconductor substrate in which an undoped GaN (hereinafter referred to as u-GaN) layer 12 is formed on one surface 11 a of the substrate 11. It is formed using as. Then, on the surface of the u-GaN layer 12, an undoped AlGaN (hereinafter referred to as u-AlGaN) layer 13 is formed, and the u-GaN layer 12 and the u-AlGaN layer 13 form a heterojunction structure. There is.
  • the switching device uses the u-GaN layer 12 and the u-AlGaN layer 13 as channel formation layers.
  • 2DEG ie, two-dimensional electron gas
  • the substrate 11 is made of a conductive material such as a semiconductor material such as Si (111) or SiC.
  • the u-GaN layer 12 may be formed directly on the substrate 11. However, in order to form the u-GaN layer 12 with good crystallinity, it is formed through the buffer layer to be the base film as needed. It may be done. When the u-GaN layer 12 can be deposited with good crystallinity on the substrate 11, the buffer layer may be omitted. Further, the term “crystallinity” as used herein refers to defects, dislocations, and the like in the u-GaN layer 12, which have an influence on electrical and optical characteristics.
  • the u-GaN layer 12 is a portion constituting an electron transit layer operating as a drift region, and corresponds to a first GaN-based semiconductor layer.
  • the u-GaN layer 12 is formed of a GaN-based semiconductor material, and 2DEG carriers are induced in the surface layer portion on the u-AlGaN layer 13 side.
  • the u-AlGaN layer 13 corresponds to a second GaN-based semiconductor layer, and is composed of a GaN-based semiconductor material having a larger band gap energy than the GaN-based semiconductor material forming the u-GaN layer 12. It constitutes a supply unit.
  • the u-AlGaN layer 13 is composed of Al x Ga 1 -xN, where the Al mixed crystal ratio is x. Then, the concentration of 2DEG carriers formed in the vicinity of the surface of the u-GaN layer 12 is determined by the Al mixed crystal ratio x and the film thickness of the u-AlGaN layer 13. Therefore, in the present embodiment, the concentration of 2DEG carriers is adjusted by adjusting the Al mixed crystal ratio x and the film thickness of the u-AlGaN layer 13, and the concentration of 2DEG carriers does not greatly fluctuate depending on the thickness.
  • the crystal ratio is designed to uniquely determine the concentration of 2DEG carrier.
  • the u-GaN layer 12 corresponds to a first semiconductor layer
  • the u-AlGaN layer 13 corresponds to a second semiconductor layer
  • the u-GaN layer 12 and the u-AlGaN layer 13 are channel forming layers. Is equivalent to
  • the inactive region 2 of the present embodiment is configured by forming a plurality of defects d more than the active region 1 so that 2DEG carriers are not induced.
  • the inactive region 2 of the present embodiment is a device isolation region.
  • a u-GaN layer 14 not doped with impurities is partially formed on the surface of the u-AlGaN layer 13.
  • the u-AlGaN layer 13 is formed on the entire top surface of the u-GaN layer 12.
  • the u-GaN layer 14 is formed in the vicinity of a MOS gate electrode 17 which will be described later in the u-AlGaN layer 13, and is extended so as to extend toward the drain electrode 19 which will be described later.
  • the u-AlGaN layer 13 and the u-GaN layer 14 are removed in the recess portion 15.
  • the recess portion 15 extends in one direction, specifically, a direction normal to the cross section of FIG. 2 as a longitudinal direction.
  • the recess portion 15 when viewed from the normal direction to the one surface 11 a of the substrate 11, the recess portion 15 extends along the extension direction of the source electrode 18 described later, and the two recess portions 15 sandwiching the source electrode 18 extend It is set as the structure connected by the both ends of the installation direction. That is, when viewed from the normal direction to the one surface 11 a of the substrate 11, the recess portion 15 has an annular shape surrounding the source electrode 18 described later.
  • a MOS gate electrode 17 is embedded in the recess portion 15 as a gate structure portion via the gate insulating film 16. Specifically, gate insulating film 16 having a predetermined film thickness is formed on the inner wall surface of recess portion 15, and MOS gate electrode 17 is further formed on gate insulating film 16 to form a gate structure portion. It is configured. Since the gate structure including the MOS gate electrode 17 is formed along the recess 15, it is formed to surround the source electrode 18, which will be described later, in the same manner as the recess 15.
  • the gate insulating film 16 and the MOS gate electrode 17 are formed in the recess 15 to form a gate structure of the MOS structure.
  • the MOS gate electrode 17 can be entirely formed of a poly-semiconductor or the like, in order to reduce the wiring resistance of the MOS gate electrode 17, a metal layer is formed on the surface portion of the MOS gate electrode 17 in this embodiment. 17a is arranged.
  • a source electrode 18 and a drain electrode 19 are formed on both sides of the surface of the u-AlGaN layer 13 across the gate structure.
  • the source electrode 18 and the drain electrode 19 are both arranged at a distance from the u-GaN layer 14, and the distance from the end of the u-GaN layer 14 to the drain electrode 19 is a predetermined length.
  • the source electrode 18 and the drain electrode 19 are in ohmic contact with the u-AlGaN layer 13 respectively.
  • the source electrode 18 and the drain electrode 19 are extended along one direction in the surface direction of the substrate 11, and more specifically, extended in the direction intersecting the longitudinal direction of the active region 1 .
  • the source electrodes 18 and the drain electrodes 19 are alternately formed in the direction orthogonal to the extending direction.
  • the source electrode 18 and the drain electrode 19 are extended in the left-right direction in the drawing of FIG. 1 and alternately formed in the up-down direction in the drawing of FIG. 1.
  • a p-GaN layer 20 of p-type is formed on the surface of the portion of the u-GaN layer 14 located between the MOS gate electrode 17 and the drain electrode 19, a p-GaN layer 20 of p-type is formed.
  • the p-GaN layer 20 is disposed such that the end face on the drain electrode 19 side is flush with the end face on the drain electrode 19 side of the u-GaN layer 14 or on the MOS gate electrode 17 side thereof.
  • the u-GaN layer 14 corresponds to a third semiconductor layer formed of a third GaN-based semiconductor
  • the p-GaN layer 20 includes a fourth GaN-based semiconductor. 4 corresponds to the semiconductor layer.
  • the JG electrode 21 is formed on the surface of the p-GaN layer 20.
  • the JG electrode 21 is connected to the source electrode 18 described above, and has the same potential as the source electrode 18.
  • the interlayer insulating film 22 is disposed so as to cover the MOS gate electrode 17 and the u-GaN layer 14 and the like, and the electrode layer 23 is formed so as to cover the interlayer insulating film 22.
  • the electrode layer 23 is in contact with the u-AlGaN layer 13 through a contact hole formed in the interlayer insulating film 22 and in contact with the p-GaN layer 20. Therefore, the portion of the electrode layer 23 in contact with the u-AlGaN layer 13 constitutes the source electrode 18, and the portion in contact with the p-GaN layer 20 constitutes the JG electrode 21. There is.
  • the source electrode 18 and the JG electrode 21 are thus configured by the same electrode layer 23. For this reason, it is possible to reduce the wiring resistance and the inductance as compared with the case of connecting these with a bonding wire or the like.
  • the portion connecting the source electrode 18 and the JG electrode 21 in the electrode layer 23 in FIG. 2 is omitted. That is, in FIG. 1, the portion of the electrode layer 23 in FIG. 2 which is located above the MOS gate electrode 17 is omitted.
  • the JG electrode 21 is formed in an annular shape surrounding the drain electrode 19 when viewed from the normal direction to the one surface 11 a of the substrate 11. That is, in the present embodiment, the JG electrode 21 is disposed between the source electrode 18 and the drain electrode 19.
  • the u-GaN layer 14 and the p-GaN layer 20 located below the JG electrode 21 are disposed along the JG electrode 21. That is, the u-GaN layer 14 and the p-GaN layer 20 are formed to surround the drain electrode 19 when viewed from the normal direction to the one surface 11 a of the substrate 11.
  • the switching device including the four terminals of the MOS gate electrode 17, the source electrode 18, the drain electrode 19 and the JG electrode 21 is configured.
  • the back surface electrode 24 is formed on the back surface side of the substrate 11, and is electrically connected to the source electrode 18 through, for example, a wiring (not shown) to be at the same potential as the source electrode 18.
  • a gate pad 25 for the MOS gate electrode 17, a source pad 26, and a drain pad 27 are formed.
  • the MOS gate electrode 17 is connected to the gate pad 25 via the gate interconnection 25 a drawn from the active region 1 to the inactive region 2. Also, the source electrode 18 is connected to the source pad 26 via the source wiring 26 a drawn out from the active region 1 to the inactive region 2. Drain electrode 19 is electrically connected to drain pad 27 via source interconnection 26 a drawn from active region 1 to inactive region 2.
  • the gate pad 25, the source pad 26, the drain pad 27, the gate wiring 25a, the source wiring 26a, and the drain wiring 27a are formed on an interlayer insulating film (not shown).
  • the JG electrode 21 is formed so as to surround the drain electrode 19 so as to be located only in the active region 1.
  • the JG electrode 21 is connected to the source electrode 18 in the active region 1 so as to have the same potential as the source electrode 18.
  • the equivalent circuit of the switching device in this embodiment has a circuit configuration shown in FIG.
  • the switching device is connected to the load 28, and the gate driver 29 controls the gate voltage to drive the load 28 by turning the switching device on and off.
  • the switching device has a structure in which a normally-off MOSFET unit 30 by the MOS gate electrode 17 and a normally-on JFET unit 40 by the JG electrode 21 are connected in series.
  • the intermediate potential point A between the MOSFET portion 30 and the JFET portion 40 is an intermediate potential located below the JG electrode 21 in the surface portion of the u-GaN layer 12 as shown in FIG. It points to the part that becomes.
  • the JG electrode 21 is connected to the source electrode 18 and is at the same potential. Between these, although there is a parasitic impedance 50 due to the wiring, since the parasitic impedance 50 is directly connected through the electrode layer 23, the value of the parasitic impedance 50 is low. Further, in the switching device having such a configuration, in the JFET portion 40, the capacitance C1 to the capacitance between the JG electrode 21 and the drain electrode 19 and the intermediate potential point A, and between the drain electrode 19 and the intermediate potential point A. C3 is configured. In the MOSFET unit 30, capacitances C4 to C6 are formed between the MOS gate electrode 17 and the intermediate potential point A and the source electrode 18, and between the intermediate potential point A and the source electrode 18.
  • FIG. 5 shows the turn-off waveform of the switching device in an H-bridge circuit with an inductive load.
  • the electric charge Vds of the drain electrode 19 is increased by the charge of the feedback capacitance C1. Also, the drain current Id is decreasing.
  • the JFET unit 40 is turned off. This turns off the entire switching device.
  • the JG electrode 21 and the source electrode 18 are directly connected through the electrode layer 23, the resistance value of the parasitic impedance 50 due to the wiring resistance existing therebetween is lowered. It can be suppressed. Therefore, it is possible to reduce the impedance between the JG electrode 21 and the source electrode 18.
  • the potential Vds of the drain electrode 19 is increased, but the JG electrode 21 having the same potential as the source electrode 18 is disposed so as to surround the drain electrode 19. Therefore, as shown in FIG. 6, the high electric field caused by the drain electrode 19 can be blocked by the JG electrode 21, and the high electric field can be prevented from invading the source electrode 18 side. Therefore, it is possible to suppress the occurrence of the leak current in the region under the source electrode 18.
  • the JG electrode 21 is disposed only in the active region 1. That is, the JG electrode 21 is not disposed on the region where electrons can be trapped. For this reason, it can suppress that the threshold value of the JG electrode 21 changes, and can suppress that the characteristic of a semiconductor device changes.
  • the JG electrode 21 is formed so as to surround the drain electrode 19 when viewed from the normal direction to the one surface 11 a of the substrate 11. Therefore, it is possible to suppress that the high electric field caused by the drain electrode 19 intrudes into the source electrode 18 side. Therefore, it is possible to suppress the occurrence of the leak current in the region under the source electrode 18.
  • the JG electrode 21 and the source electrode 18 are directly connected through the electrode layer 23. Therefore, the resistance value of the parasitic impedance 50 can be reduced, and the impedance between the JG electrode 21 and the source electrode 18 can be reduced. Further, by arranging the u-GaN layer 14 and the p-GaN layer 20 separately from the drain electrode 19, the facing area between the p-GaN layer 20 and the 2DEG carrier is made as small as possible. For this reason, it is also possible to reduce the feedback capacitance C1.
  • the MOS gate electrode 17 is formed to penetrate the u-GaN layer 14. Therefore, the electric field strength in the u-GaN layer 14 becomes smaller toward the MOS gate electrode 17 and the electric field strength of the gate insulating film 16 becomes smaller, so that the reliability can be improved.
  • the present embodiment is the same as the first embodiment except that the arrangement location of the JG electrode 21 is changed with respect to the first embodiment, and therefore only the parts different from the first embodiment will be described.
  • the JG electrode 21 is disposed so as not to intersect with the drain wiring 27 a when viewed in the normal direction to the one surface 11 a of the substrate 11. That is, the JG electrode 21 is disposed at a position different from that of the drain wiring 27 a so as to surround the drain electrode 19. In other words, the JG electrode 21 is substantially C-shaped.
  • the JG electrode 21 is disposed so as not to intersect the drain wiring 27 a when viewed in the normal direction to the one surface 11 a of the substrate 11. Therefore, generation of parasitic capacitance between JG electrode 21 and drain interconnection 27a can be suppressed, and fluctuation of the characteristics of JFET portion 40 can be suppressed.
  • the JG electrode 21 is disposed so as not to intersect the drain wiring 27 a when viewed in the normal direction to the one surface 11 a of the substrate 11. Further, when viewed from the normal direction to the one surface 11 a of the substrate 11, the JG electrode 21 includes all of the source electrode 18, the source pad 26, the source wire 26 a, the drain electrode 19, the drain pad 27 and the drain wire 27 a It is arranged to be located between. That is, the JG electrode 21 is a virtual connecting the source electrode 18, the source pad 26, and the source wire 26a, and the drain electrode 19, the drain pad 27, and the drain wire 27a when viewed from the normal direction to the one surface 11a of the substrate 11. It is arranged to always cross the line.
  • the JG electrode 21 has the source electrode 18, the source pad 26, the source wiring 26 a, the drain electrode 19, the drain pad 27, and the drain wiring 27 a It is arranged to be located between all of them. Therefore, all high electric fields resulting from the drain electrode 19, the drain pad 27 and the drain wiring 27 a can be cut off by the JG electrode 21. That is, it is possible to prevent the high electric field caused by the drain electrode 19, the drain pad 27, and the drain wiring 27a from invading the source electrode 18, the source pad 26, and the source wiring 26a. Therefore, the generation of a leak current in the region under source electrode 18, source pad 26, and source interconnection 26a is suppressed.
  • the depth of the recess portion 15 is set to a depth until the surface layer portion of the u-GaN layer 12 is partially removed, but this is also merely an example.
  • the recess portion 15 may have a depth to which the surface of the u-GaN layer 12 is exposed, or a portion of the u-AlGaN layer 13 to the extent that 2DEG carriers are not formed on the bottom surface of the recess portion 15 It may be considered to be deep enough to remain.
  • the case where the first and second GaN-based semiconductor layers constituting the channel formation layer are formed of the u-GaN layer 12 and the u-AlGaN layer 13 has been described as an example.
  • these are only examples and other channel forming layers may be formed as long as the first GaN-based semiconductor layer and the second GaN-based semiconductor layer having a larger band gap energy than this are used. It may be a material.
  • the source electrode 18 and the JG electrode 21 may not be integrated, and may be electrically connected by, for example, wire bonding or the like. Even with such a configuration, by disposing the JG electrode 21 only in the active region 1, it is possible to suppress changes in the characteristics of the semiconductor device.
  • the configuration of the inactive region 2 can be changed as appropriate.
  • the recess 60 is formed so as to remove the upper portions of the u-AlGaN layer 13 and the u-GaN layer 12 so that 2DEG carriers are not formed. May be composed of In this case, the recess 60 may be formed so as to remove only the u-AlGaN layer 13 as long as the inactive region 2 does not have a 2DEG carrier.
  • gate interconnection 25a is drawn to inactive region 2 at the shortest distance from the portion connected to MOS gate electrode 17, and is routed in inactive region 2. And may be connected to the gate pad 25.
  • the drain electrode 19 or the like may be extended to the portion where the gate wiring 25a is formed in the first embodiment or to the vicinity of the portion. That is, the drain electrode 19 or the like may be extended to the vicinity of the boundary between the active region 1 and the inactive region 2. According to this, the active region 1 can be effectively used, and the area efficiency can be improved.
  • gate interconnection 25a is drawn to inactive region 2 at the shortest distance from the portion connected to MOS gate electrode 17, and pulled in inactive region 2. It may be rotated and connected to the gate pad 25.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

活性領域（１）と不活性領域（２）とを有する半導体装置において、活性領域（１）は、第１、第２半導体層（１２、１３）にて構成されるヘテロジャンクション構造を有するチャネル形成層と、ＭＯＳゲート電極（１７）を有するゲート構造部と、第２半導体層（１３）の上において、ゲート構造部を挟んだ両側に配置されたソース電極（１８）およびドレイン電極（１９）と、ゲート構造部とドレイン電極（１９）との間におけるドレイン電極（１９）から離れた位置に配置され、不純物がドープされていない第３半導体層（１４）と、第３半導体層（１４）の上に形成されたｐ型の第４半導体層（２０）と、第４半導体層（２０）に接触させられたＪＧ電極（２１）と、を備える構成とする。そして、ＪＧ電極（２１）は、ソース電極（１８）と電気的に接続されて当該ソース電極（１８）と同電位とされ、かつ活性領域（１）内にのみ配置されるようにする。

Description

半導体装置 関連出願への相互参照
　本出願は、２０１７年６月２６日に出願された日本特許出願番号２０１７－１２４３４９号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、基板の上に、窒化ガリウム（以下、ＧａＮという）や窒化アルミニウムガリウム（以下、ＡｌＧａＮという）を積層する等、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関する。
　従来より、４端子構造のスイッチングデバイスが形成された半導体装置が提案されている（例えば、特許文献１参照）。すなわち、この半導体装置は、キャリアの流れるチャネルを構成する活性領域と、当該活性領域を囲む不活性領域とを有し、ソース電極、ドレイン電極、第１ゲート電極、および第２ゲート電極が適宜配置されている。
　詳しくは、ソース電極およびドレイン電極は、それぞれ櫛歯形状とされており、活性領域内にて互いの櫛歯が噛み合うように配置されている。また、第１ゲート電極および第２ゲート電極は、ソース電極とドレイン電極との間に配置されている。なお、第２ゲート電極は、活性領域内から不活性領域まで引き出され、一部が不活性領域においてもソース電極とドレイン電極との間に配置されている。
特開平８－８４４１号公報
　ところで、近年では、ヘテロジャンクション構造を備えたスイッチングデバイスに上記のような４端子構造を適用することが検討されている。つまり、近年では、例えば、以下のような４端子構造のＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が検討されている。
　すなわち、４端子構造のＨＥＭＴは、サファイア等の基板の上に、ｉ－ＧａＮ層とｉ－ＡｌＧａＮ層とが積層されることでヘテロジャンクション構造が構成される。そして、ｉ－ＡｌＧａＮ層を貫通してｉ－ＧａＮ層に達するように、ＭＯＳ構造のゲート電極（以下、ＭＯＳゲート電極という）が形成され、ｉ－ＡｌＧａＮ層の表面上におけるＭＯＳゲート電極を挟んだ両側にソース電極とドレイン電極とが形成される。また、ＭＯＳゲート電極とドレイン電極との間において、ｉ－ＡｌＧａＮ層の表面にはｕ－ＧａＮ層とｐ－ＧａＮ層との積層構造が形成されており、さらにｐ－ＧａＮ層の表面にジャンクションゲート電極（以下、ＪＧ電極という）が形成される。
　なお、このような構成では、例えば、上記第１ゲート電極がＭＯＳゲート電極に相当し、上記第２ゲート電極がＪＧ電極に相当する。また、ＪＧ電極を不活性領域に形成する場合、ＪＧ電極の下方に配置されるｕ－ＧａＮ層およびｐ－ＧａＮ層は、ＪＧ電極と共に不活性領域にも形成される。
　ここで、例えば、不活性領域がイオン注入等されて欠陥が形成されることで構成されると、当該欠陥にてキャリア（例えば、電子）がトラップされる可能性がある。つまり、不活性領域に位置するＪＧ電極の下方にてキャリアがトラップされてしまうことがある。この場合、ＪＧ電極の閾値電圧が変動することで半導体装置の特性が変化することが懸念される。
　本開示は上記点に鑑み、特性が変化することを抑制できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、活性領域と、当該活性領域を囲む不活性領域とを有し、活性領域に横型のスイッチングデバイスが形成された半導体装置では、活性領域は、基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層および第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層にて構成されるヘテロジャンクション構造を有し、第２半導体層にリセス部が形成されたチャネル形成層と、リセス部内に形成されたゲート絶縁膜および当該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極を有するゲート構造部と、第２半導体層の上において、ゲート構造部を挟んだ両側に配置されたソース電極およびドレイン電極と、第２半導体層の上において、ゲート構造部とドレイン電極との間におけるドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層と、第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層と、第４半導体層に接触させられたジャンクションゲート電極と、を備えるスイッチングデバイスを有し、ジャンクションゲート電極は、ソース電極と電気的に接続されて当該ソース電極と同電位とされ、かつ活性領域内にのみ配置されている。
　これによれば、例えば、不活性領域がイオン注入等されて多数の欠陥が導入されることで構成されていたとしても、キャリア（例えば、電子）がトラップされる領域上にＪＧ電極が配置されていない構成となる。このため、ＪＧ電極の閾値が変動することを抑制でき、半導体装置の特性が変化してしまうことを抑制できる。
　なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態における半導体装置の平面模式図である。 図１中のII－II線に沿った断面図である。 図１中のIII－III線に沿った断面図である。 図２に示すスイッチングデバイスの等価回路である。 ターンオフ時の各部の電流値および電圧値の変化を示した図である。 ターンオフされた後の等電位線を示すシミュレーション結果である。 第２実施形態における半導体装置の平面模式図である。 第３実施形態における半導体装置の平面模式図である。 他の実施形態における半導体装置の不活性領域を示す断面図である。 他の実施形態における半導体装置の平面模式図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態における半導体装置について、図１～図５を参照して説明する。本実施形態の半導体装置は、図１に示されるように、活性領域１と当該活性領域１を囲む不活性領域２とを有している。そして、活性領域１には、図２に示されるように、４端子構造のＨＥＭＴを備えた横型のスイッチングデバイスが形成されている。なお、特に限定されるものではないが、本実施形態では、活性領域１は、図１中の紙面上下方向を長手方向とする略長方形状とされている。
　具体的には、半導体装置は、図２および図３に示されるように、基板１１の一面１１ａ上に、アンドープのＧａＮ（以下、ｕ－ＧａＮという）層１２が形成されたものを化合物半導体基板として用いて形成されている。そして、ｕ－ＧａＮ層１２の表面には、アンドープのＡｌＧａＮ（以下、ｕ－ＡｌＧａＮという）層１３が形成されており、ｕ－ＧａＮ層１２とｕ－ＡｌＧａＮ層１３によってヘテロジャンクション構造が構成されている。スイッチングデバイスは、これらｕ－ＧａＮ層１２およびｕ－ＡｌＧａＮ層１３をチャネル形成層とする。そして、スイッチングデバイスは、ＡｌＧａＮ／ＧａＮ界面のｕ－ＧａＮ層１２側にピエゾ効果および自発分極効果によって２ＤＥＧ（すなわち、２次元電子ガス）キャリアが誘起され、その領域がキャリアの流れるチャネルとなることで動作する。
　基板１１は、Ｓｉ（１１１）やＳｉＣといった半導体材料等の導電性材料によって構成されている。ｕ－ＧａＮ層１２は、基板１１の上に直接形成されていてもよいが、ｕ－ＧａＮ層１２を結晶性良く成膜するために、必要に応じて下地膜となるバッファ層を介して形成されていてもよい。なお、基板１１の上に結晶性良くｕ－ＧａＮ層１２が成膜できる場合には、バッファ層は無くても構わない。また、ここでの結晶性とは、ｕ－ＧａＮ層１２中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
　ｕ－ＧａＮ層１２は、ドリフト領域として作動する電子走行層を構成する部分であり、第１のＧａＮ系半導体層に相当する。ｕ－ＧａＮ層１２は、ＧａＮ系半導体材料にて形成されており、ｕ－ＡｌＧａＮ層１３側の表層部において２ＤＥＧキャリアが誘起される。
　ｕ－ＡｌＧａＮ層１３は、第２のＧａＮ系半導体層に相当し、ｕ－ＧａＮ層１２を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたものであり、電子供給部を構成している。
　ｕ－ＡｌＧａＮ層１３は、Ａｌ混晶比をｘとして、ＡｌｘＧａ１－ｘＮで構成されている。そして、このｕ－ＡｌＧａＮ層１３のＡｌ混晶比ｘおよび膜厚により、ｕ－ＧａＮ層１２の表面近傍に形成される２ＤＥＧキャリアの濃度が決まる。したがって、本実施形態では、ｕ－ＡｌＧａＮ層１３のＡｌ混晶比ｘおよび膜厚を調整することで２ＤＥＧキャリアの濃度を調整し、厚みによって２ＤＥＧキャリアの濃度が大きく変動する範囲ではなく、Ａｌ混晶比によって一義的に２ＤＥＧキャリアの濃度が決まるようにしてある。
　なお、本実施形態では、ｕ－ＧａＮ層１２が第１半導体層に相当し、ｕ－ＡｌＧａＮ層１３が第２半導体層に相当し、ｕ－ＧａＮ層１２およびｕ－ＡｌＧａＮ層１３がチャネル形成層に相当している。
　ここで、本実施形態では、不活性領域２には、２ＤＥＧキャリアが誘起されないように、イオン注入等が施されることによって多数の欠陥ｄが形成されている。つまり、本実施形態の不活性領域２は、２ＤＥＧキャリアが誘起されないように、活性領域１よりも複数の欠陥ｄが形成されて構成されているともいえる。言い換えると、本実施形態の不活性領域２は、素子分離領域とされている。
　活性領域１では、ｕ－ＡｌＧａＮ層１３の表面には、部分的に、不純物がドープされていないｕ－ＧａＮ層１４が形成されている。
　具体的には、ｕ－ＡｌＧａＮ層１３は、ｕ－ＧａＮ層１２における上面の全面に形成されている。ｕ－ＧａＮ層１４は、ｕ－ＡｌＧａＮ層１３のうち後述するＭＯＳゲート電極１７の近傍に形成され、後述するドレイン電極１９側に向けて張り出すように延設されている。そして、これらｕ－ＡｌＧａＮ層１３およびｕ－ＧａＮ層１４は、リセス部１５において除去されている。リセス部１５は、一方向、具体的には図２の断面に対する法線方向を長手方向として延設されている。詳しくは、リセス部１５は、基板１１の一面１１ａに対する法線方向から視たとき、後述するソース電極１８の延設方向に沿って延設され、ソース電極１８を挟む２つのリセス部１５が延設方向の両端部で連結された構成とされている。つまり、リセス部１５は、基板１１の一面１１ａに対する法線方向から視たとき、後述するソース電極１８を囲む環状とされている。
　リセス部１５内には、ゲート構造部として、ゲート絶縁膜１６を介してＭＯＳゲート電極１７が埋め込まれている。具体的には、リセス部１５の内壁面に所定膜厚のゲート絶縁膜１６が成膜されており、このゲート絶縁膜１６の上にさらにＭＯＳゲート電極１７が形成されることでゲート構造部が構成されている。ＭＯＳゲート電極１７を含むゲート構造部は、リセス部１５に沿って形成されているため、リセス部１５と同様に、後述するソース電極１８を囲むように形成されている。
　ゲート絶縁膜１６は、シリコン酸化膜（すなわち、ＳｉＯ２）やアルミナ（すなわち、Ａｌ２Ｏ３）等によって構成されており、ＭＯＳゲート電極１７は、アルミニウム、プラチナ等の金属、または不純物がドープされたＰｏｌｙ－半導体等によって構成されている。そして、これらゲート絶縁膜１６およびＭＯＳゲート電極１７がリセス部１５内に形成されることでＭＯＳ構造のゲート構造部が構成されている。なお、ＭＯＳゲート電極１７を全体的にＰｏｌｙ－半導体等によって構成することもできるが、ＭＯＳゲート電極１７の配線抵抗を低減するために、本実施形態では、ＭＯＳゲート電極１７の表面部に金属層１７ａを配置してある。
　一方、ｕ－ＡｌＧａＮ層１３の表面のうちゲート構造部を挟んだ両側それぞれには、ソース電極１８とドレイン電極１９が形成されている。ソース電極１８およびドレイン電極１９は、共にｕ－ＧａＮ層１４から離れた位置に配置されており、ｕ－ＧａＮ層１４の端部からドレイン電極１９までの距離は所定長さとされている。これらソース電極１８やドレイン電極１９は、それぞれｕ－ＡｌＧａＮ層１３とオーミック接触させられている。
　本実施形態では、ソース電極１８およびドレイン電極１９は、基板１１の面方向における一方向に沿って延設されており、詳しくは、活性領域１の長手方向と交差する方向に延設されている。そして、ソース電極１８およびドレイン電極１９は、延設方向と直交する方向に交互に形成されている。なお、図１中では、ソース電極１８およびドレイン電極１９は、図１中の紙面左右方向に沿って延設され、図１中の紙面上下方向に沿って交互に形成されている。
　また、ｕ－ＧａＮ層１４のうちＭＯＳゲート電極１７とドレイン電極１９との間に位置する部分の表面には、ｐ型とされたｐ－ＧａＮ層２０が形成されている。ｐ－ＧａＮ層２０は、ドレイン電極１９側の端面がｕ－ＧａＮ層１４のうちのドレイン電極１９側の端面と面一、もしくはそれよりもＭＯＳゲート電極１７側に位置するように配置されている。なお、本実施形態では、ｕ－ＧａＮ層１４が第３のＧａＮ系半導体にて構成された第３半導体層に相当し、ｐ－ＧａＮ層２０が第４のＧａＮ系半導体にて構成された第４半導体層に相当している。
　そして、ｐ－ＧａＮ層２０の表面には、ＪＧ電極２１が形成されている。ＪＧ電極２１は、上記したソース電極１８と連結されており、ソース電極１８と同電位とされている。
　具体的には、ＭＯＳゲート電極１７やｕ－ＧａＮ層１４等を覆うように層間絶縁膜２２が配置されており、層間絶縁膜２２を覆うように電極層２３が形成されている。この電極層２３は、層間絶縁膜２２に形成されたコンタクトホールを通じてｕ－ＡｌＧａＮ層１３に接触させられると共に、ｐ－ＧａＮ層２０に接触させられている。このため、この電極層２３のうち、ｕ－ＡｌＧａＮ層１３に接触させられている部分によってソース電極１８が構成され、ｐ－ＧａＮ層２０に接触させられている部分によってＪＧ電極２１が構成されている。
　本実施形態では、このようにしてソース電極１８およびＪＧ電極２１を同じ電極層２３によって構成している。このため、これらの間をボンディングワイヤ等によって接続する場合と比較して、配線抵抗とインダクタンスを低減することが可能となっている。
　なお、図１では、各部のレイアウトが理解し易いように、図２中の電極層２３のうちのソース電極１８とＪＧ電極２１とを繋ぐ部分については省略して示してある。つまり、図１では、図２中の電極層２３のうちのＭＯＳゲート電極１７の上方に位置する部分を省略して示してある。
　また、本実施形態では、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン電極１９を囲む環状に形成されている。つまり、本実施形態では、ソース電極１８とドレイン電極１９との間にＪＧ電極２１が配置された構成とされている。なお、図１では特に示していないが、ＪＧ電極２１の下方に位置するｕ－ＧａＮ層１４およびｐ－ＧａＮ層２０は、ＪＧ電極２１に沿って配置される。つまり、これらｕ－ＧａＮ層１４およびｐ－ＧａＮ層２０は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン電極１９を囲むように形成されている。
　以上のようにして、活性領域１には、ＭＯＳゲート電極１７、ソース電極１８、ドレイン電極１９およびＪＧ電極２１の４端子を備えたスイッチングデバイスが構成されている。なお、基板１１の裏面側に形成されているのは裏面電極２４であり、例えば図示しない配線を通じてソース電極１８と電気的に接続される等により、ソース電極１８と同電位とされる。
　また、図１に示されるように、不活性領域２には、ＭＯＳゲート電極１７用のゲートパッド（以下、ゲートパッドという）２５、ソースパッド２６、ドレインパッド２７が形成されている。
　そして、ＭＯＳゲート電極１７は、活性領域１から不活性領域２へと引き出されたゲート配線２５ａを介してゲートパッド２５と接続されている。また、ソース電極１８は、活性領域１から不活性領域２へと引き出されたソース配線２６ａを介してソースパッド２６と接続されている。ドレイン電極１９は、活性領域１から不活性領域２へと引き出されたソース配線２６ａを介してドレインパッド２７と電気的に接続されている。
　なお、ゲートパッド２５、ソースパッド２６、ドレインパッド２７、ゲート配線２５ａ、ソース配線２６ａ、およびドレイン配線２７ａは、図示しない層間絶縁膜上に形成されている。
　これに対し、ＪＧ電極２１は、活性領域１内にのみ位置するように、ドレイン電極１９を囲むように形成されている。そして、ＪＧ電極２１は、活性領域１内において、ソース電極１８と接続されることでソース電極１８と同電位とされている。
　続いて、本実施形態におけるスイッチングデバイスを備えた半導体装置の作動ついて説明する。
　上記のようなＭＯＳゲート電極１７とＪＧ電極２１の両方を備えたスイッチングデバイスは、ＭＯＳゲート電極１７によって一般的なＭＯＳＦＥＴ動作が行われ、ＪＧ電極２１によってＪＦＥＴ動作が行われる。このため、本実施形態におけるスイッチングデバイスの等価回路は、図４に示す回路構成となる。
　図４に示されるように、スイッチングデバイスは、負荷２８に接続され、ゲートドライバ２９がゲート電圧を制御して本スイッチングデバイスをオンオフすることで負荷２８の駆動を行う。
　ここで、スイッチングデバイスは、ＭＯＳゲート電極１７によるノーマリオフのＭＯＳＦＥＴ部３０とＪＧ電極２１によるノーマリオンのＪＦＥＴ部４０とが直列接続された構造となる。これらＭＯＳＦＥＴ部３０とＪＦＥＴ部４０との間の中間電位点Ａとは、図２中に示したように、ｕ－ＧａＮ層１２の表面部のうちＪＧ電極２１の下方に位置している中間電位となる部分を指している。
　そして、ＪＧ電極２１は、ソース電極１８に接続されていて同電位とされている。これらの間は、配線による寄生インピーダンス５０が存在しているが、電極層２３を通じて直接連結されていることから、寄生インピーダンス５０の値は低くなっている。また、このような構成のスイッチングデバイスにおいて、ＪＦＥＴ部４０では、ＪＧ電極２１とドレイン電極１９や中間電位点Ａとの間、および、ドレイン電極１９と中間電位点Ａとの間に、容量Ｃ１～Ｃ３が構成される。また、ＭＯＳＦＥＴ部３０では、ＭＯＳゲート電極１７と中間電位点Ａやソース電極１８との間、および、中間電位点Ａとソース電極１８との間に、容量Ｃ４～Ｃ６が構成される。
　このような回路構成を有するスイッチングデバイスについて、ターンオフ時の動作は以下のようになる。
　図５は、誘導負荷を持つＨブリッジ回路における本スイッチングデバイスのターンオフの波形を示している。まず、図５の時点Ｔ１において、ＭＯＳゲート電極１７へのゲート電圧の印加が停止されると、ＭＯＳＦＥＴ部３０のオフ過程が始まることで、中間電位点Ａの電位が上昇していく。この中間電位点Ａの電位の上昇により、ＪＦＥＴのゲートのオフ過程が始まる。すなわち、ドレイン電極１９側からＪＧ電極２１を通ってＧＮＤ側に抜ける経路で変位電流Ｉｊｇが流れることで、ＪＦＥＴの帰還容量Ｃ１がチャージされる。
　そして、帰還容量Ｃ１のチャージによってドレイン電極１９の電位Ｖｄｓが高くなる。また、ドレイン電流Ｉｄが低下していく。中間電位点Ａの電位がＪＦＥＴ部４０の閾値電圧を超えると、ＪＦＥＴ部４０がオフする。これによって、スイッチングデバイス全体がオフになる。
　このようなターンオフ動作を高速化するには、帰還容量Ｃ１へのチャージを高速に行えるようにすることが必要である。そして、帰還容量Ｃ１へのチャージを高速に行うためには、ＪＧ電極２１とソース電極１８との間のインピーダンス低減と帰還容量Ｃ１の低減が重要である。
　これに対して、本実施形態では、ＪＧ電極２１とソース電極１８との間が電極層２３を通じて直接連結されていることから、これらの間に存在する配線抵抗による寄生インピーダンス５０の抵抗値を低く抑えることができる。したがって、ＪＧ電極２１とソース電極１８との間のインピーダンス低減を図ることが可能となる。
　また、ターンオフ時には、ドレイン電極１９の電位Ｖｄｓが高くなるが、ドレイン電極１９を囲むように、ソース電極１８と同電位とされたＪＧ電極２１が配置されている。このため、図６に示されるように、ドレイン電極１９に起因する高電界をＪＧ電極２１にて遮断することができ、ソース電極１８側へと当該高電界が侵入することを抑制できる。したがって、ソース電極１８下の領域でリーク電流が発生することを抑制できる。
　以上説明したように、本実施形態では、ＪＧ電極２１は、活性領域１内にのみ配置されている。つまり、ＪＧ電極２１は、電子がトラップされ得る領域上には配置されていない。このため、ＪＧ電極２１の閾値が変動することを抑制でき、半導体装置の特性が変化してしまうことを抑制できる。
　また、本実施形態では、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン電極１９を囲むように形成されている。このため、ドレイン電極１９に起因する高電界がソース電極１８側へと侵入することを抑制できる。したがって、ソース電極１８下の領域でリーク電流が発生することを抑制できる。
　また、本実施形態では、ＪＧ電極２１とソース電極１８とを電極層２３を通じて直接連結している。このため、寄生インピーダンス５０の抵抗値を低くすることが可能となり、ＪＧ電極２１とソース電極１８との間のインピーダンス低減を図ることが可能となる。また、ドレイン電極１９からｕ－ＧａＮ層１４およびｐ－ＧａＮ層２０を離して配置することにより、ｐ－ＧａＮ層２０と２ＤＥＧキャリアとの対向面積をできるだけ小さくしている。このため、帰還容量Ｃ１を低減することも可能となる。
　そして、ＪＧ電極２１とソース電極１８との間における配線抵抗の低減、インダクタンス低減および帰還容量Ｃ１の低減を図ることで、帰還容量Ｃ１を高速でチャージすることが可能となり、ＪＦＥＴ部４０を高速でオフすることができる。このため、よりスイッチングデバイスのターンオフを高速化することが可能となる。したがって、より高速スイッチングが可能なスイッチングデバイスとすることができる。
　さらに、ｕ－ＧａＮ層１４を貫通するようにＭＯＳゲート電極１７を形成している。したがって、ｕ－ＧａＮ層１４中における電界強度がＭＯＳゲート電極１７に向かって小さくなりゲート絶縁膜１６の電界強度が小さくなるため信頼性を向上することができる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＧ電極２１の配置箇所を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　本実施形態では、図７に示されるように、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン配線２７ａと交差しないように配置されている。つまり、ＪＧ電極２１は、ドレイン配線２７ａと異なる位置であって、ドレイン電極１９を囲むように配置されている。言い換えると、ＪＧ電極２１は、略Ｃ字状とされている。
　以上説明したように、本実施形態では、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン配線２７ａと交差しないように配置されている。このため、ＪＧ電極２１とドレイン配線２７ａとの間に寄生容量が生成されることを抑制でき、ＪＦＥＴ部４０の特性が変動してしまうことを抑制できる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第２実施形態に対してＪＧ電極２１の配置箇所を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
　本実施形態では、図８に示されるように、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン配線２７ａと交差しないように配置されている。また、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ソース電極１８、ソースパッド２６、およびソース配線２６ａと、ドレイン電極１９、ドレインパッド２７およびドレイン配線２７ａとの全ての間に位置するように配置されている。つまり、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ソース電極１８、ソースパッド２６、およびソース配線２６ａと、ドレイン電極１９、ドレインパッド２７およびドレイン配線２７ａとを結ぶ仮想線と必ず交差するように配置されている。
　以上説明したように、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ソース電極１８、ソースパッド２６、およびソース配線２６ａと、ドレイン電極１９、ドレインパッド２７およびドレイン配線２７ａとの全ての間に位置するように配置されている。このため、ドレイン電極１９、ドレインパッド２７、およびドレイン配線２７ａに起因する高電界を全てＪＧ電極２１にて遮断することができる。つまり、ドレイン電極１９、ドレインパッド２７、およびドレイン配線２７ａに起因する高電界がソース電極１８、ソースパッド２６、およびソース配線２６ａ側に侵入することを抑制できる。したがって、ソース電極１８、ソースパッド２６、およびソース配線２６ａ下の領域でリーク電流が発生することが抑制される。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態では、リセス部１５の深さを、ｕ－ＧａＮ層１２の表層部が一部除去されるまでの深さとしたが、これも一例を示したに過ぎない。例えば、リセス部１５は、ｕ－ＧａＮ層１２の表面が露出するまでの深さとされていてもよいし、当該リセス部１５の底面において２ＤＥＧキャリアが形成されない程度にｕ－ＡｌＧａＮ層１３の一部が残る程度の深さとされていてもよい。
　また、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がｕ－ＧａＮ層１２とｕ－ＡｌＧａＮ層１３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であってもよい。
　さらに、上記各実施形態において、ソース電極１８とＪＧ電極２１とは、一体化されておらず、例えば、ワイヤボンディング等によって電気的に接続されていてもよい。このような構成としても、ＪＧ電極２１が活性領域１内にのみ配置されることにより、半導体装置の特性が変化することを抑制できる。
　また、上記各実施形態において、不活性領域２の構成は適宜変更可能である。例えば、図９に示されるように、不活性領域２は、２ＤＥＧキャリアが構成されないように、ｕ－ＡｌＧａＮ層１３およびｕ－ＧａＮ層１２の上層部を除去するように凹部６０が形成されることで構成されていてもよい。この場合、凹部６０は、不活性領域２に２ＤＥＧキャリアが構成されない深さとされていればよく、例えば、ｕ－ＡｌＧａＮ層１３のみを除去するように形成されていてもよい。
　さらに、上記第１実施形態において、図１０に示されるように、ゲート配線２５ａは、ＭＯＳゲート電極１７と接続される部分から最短距離で不活性領域２に引き出され、不活性領域２で引き回されてゲートパッド２５と接続されていてもよい。この場合、上記第１実施形態でゲート配線２５ａが形成されていた部分、または当該部分の近傍までドレイン電極１９等が延設されていてもよい。つまり、活性領域１と不活性領域２との境界部の近傍までドレイン電極１９等が延設されていてもよい。これによれば、活性領域１を有効に利用でき、面積効率を向上できる。また、特に図示しないが、上記第２、第３実施形態においても、ゲート配線２５ａは、ＭＯＳゲート電極１７と接続される部分から最短距離で不活性領域２に引き出され、不活性領域２で引き回されてゲートパッド２５と接続されていてもよい。

Claims (5)

  1. 　活性領域（１）と、当該活性領域を囲む不活性領域（２）とを有し、前記活性領域に横型のスイッチングデバイスが形成された半導体装置であって、
    　前記活性領域は、
    　基板（１１）上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（１２）および前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（１３）にて構成されるヘテロジャンクション構造を有し、前記第２半導体層にリセス部（１５）が形成されたチャネル形成層と、
    　前記リセス部内に形成されたゲート絶縁膜（１６）および当該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（１７）を有するゲート構造部と、
    　前記第２半導体層の上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（１８）およびドレイン電極（１９）と、
    　前記第２半導体層の上において、前記ゲート構造部と前記ドレイン電極との間における前記ドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（１４）と、
    　前記第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（２０）と、
    　前記第４半導体層に接触させられたジャンクションゲート電極（２１）と、を備えるスイッチングデバイスを有し、
    　前記ジャンクションゲート電極は、前記ソース電極と電気的に接続されて当該ソース電極と同電位とされ、かつ前記活性領域内にのみ配置されている半導体装置。
  2. 　前記ジャンクションゲート電極は、前記ドレイン電極を囲む環状とされている請求項１に記載の半導体装置。
  3. 　前記ドレイン電極は、前記不活性領域に形成されたドレインパッド（２７）と、前記活性領域から前記不活性領域まで延設されたドレイン配線（２７ａ）を介して接続されており、
    　前記ジャンクションゲート電極は、前記ドレイン配線と異なる位置であって、前記ドレイン電極を囲むように配置されている請求項１に記載の半導体装置。
  4. 　前記ソース電極は、前記不活性領域に形成されたソースパッド（２６）と、前記活性領域から前記不活性領域まで延設されたソース配線（２６ａ）を介して接続されており、
    　前記ドレイン電極は、前記不活性領域に形成されたドレインパッド（２７）と、前記活性領域から前記不活性領域まで延設されたドレイン配線（２７ａ）を介して接続されており、
    　前記ジャンクションゲート電極は、前記ソース電極、前記ソースパッドおよび前記ソース配線と、前記ドレイン電極、前記ドレインパッド、および前記ドレイン配線との全ての間に位置するように配置されている請求項１に記載の半導体装置。
  5. 　前記ジャンクションゲート電極は、前記ＭＯＳゲート電極を覆う層間絶縁膜（２２）の上に形成される電極層（２３）を介して連結され、前記ソース電極と一体化されている請求項１ないし４のいずれか１つに記載の半導体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529802B2 (en) * 2017-09-14 2020-01-07 Gan Systems Inc. Scalable circuit-under-pad device topologies for lateral GaN power transistors
JP7176475B2 (ja) * 2019-05-29 2022-11-22 株式会社デンソー 半導体装置
JP7586638B2 (ja) * 2019-12-03 2024-11-19 株式会社東芝 半導体装置
DE102020112069B4 (de) * 2020-02-27 2022-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Source-leckstromunterdrückung durch source-umgebende gate-struktur und verfahren zur herstellung der gate-struktur
US12183815B2 (en) * 2021-01-07 2024-12-31 Semiconductor Components Industries, Llc Non-linear HEMT devices
US11664431B2 (en) * 2021-01-08 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Ring transistor structure
WO2022217436A1 (en) * 2021-04-12 2022-10-20 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing thereof
CN114975595A (zh) * 2021-04-12 2022-08-30 英诺赛科(苏州)科技有限公司 半导体器件
CN116031284B (zh) * 2023-02-09 2023-06-16 长鑫存储技术有限公司 半导体结构及其形成方法
US20250080063A1 (en) * 2023-09-06 2025-03-06 Wolfspeed, Inc. Transistor with gate layout, device implementing the transistor with output pre-matching, and process of implementing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012238808A (ja) * 2011-05-13 2012-12-06 Sharp Corp 電界効果トランジスタ
JP2013055188A (ja) * 2011-09-02 2013-03-21 Sharp Corp 電界効果トランジスタ
JP2015207610A (ja) * 2014-04-18 2015-11-19 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
WO2016098391A1 (ja) * 2014-12-18 2016-06-23 シャープ株式会社 電界効果トランジスタ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088441A (ja) 1994-06-23 1996-01-12 Sony Corp デュアルゲート型電界効果トランジスタ
US7250642B2 (en) 2004-07-29 2007-07-31 Matsushita Electric Industrial Co., Ltd. Field-effect transistor
JP5590967B2 (ja) 2010-05-31 2014-09-17 富士通コンポーネント株式会社 高背型キースイッチ装置
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
JP5712231B2 (ja) * 2011-02-15 2015-05-07 シャープ株式会社 半導体装置
US9748362B2 (en) * 2011-09-19 2017-08-29 Sensor Electronic Technology, Inc. High-voltage normally-off field effect transistor with channel having multiple adjacent sections
JP6014984B2 (ja) 2011-09-29 2016-10-26 富士通株式会社 半導体装置及びその製造方法
US9147738B2 (en) * 2012-11-30 2015-09-29 Samsung Electronics Co., Ltd. High electron mobility transistor including plurality of gate electrodes
US9343562B2 (en) * 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
JP2015173237A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体装置
US10290566B2 (en) * 2014-09-23 2019-05-14 Infineon Technologies Austria Ag Electronic component
JP6614116B2 (ja) 2016-05-24 2019-12-04 株式会社デンソー 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012238808A (ja) * 2011-05-13 2012-12-06 Sharp Corp 電界効果トランジスタ
JP2013055188A (ja) * 2011-09-02 2013-03-21 Sharp Corp 電界効果トランジスタ
JP2015207610A (ja) * 2014-04-18 2015-11-19 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
WO2016098391A1 (ja) * 2014-12-18 2016-06-23 シャープ株式会社 電界効果トランジスタ

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