JP7176475B2

JP7176475B2 - 半導体装置

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Publication number: JP7176475B2
Application number: JP2019100520A
Authority: JP
Inventors: 和樹荒川; 真一星; 泳信陰; 謙佑畑
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-05-29
Filing date: 2019-05-29
Publication date: 2022-11-22
Anticipated expiration: 2039-05-29
Also published as: JP2020194919A

Description

本発明は、基板の上に、窒化ガリウム（以下、ＧａＮという）や窒化アルミニウムガリウム（以下、ＡｌＧａＮという）を積層する等、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関する。

従来より、ヘテロジャンクション構造を備えた横型のスイッチングデバイスとして、４端子構造のＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が提案されている（例えば、特許文献１参照）。

具体的には、この半導体装置では、ＧａＮ層とＡｌＧａＮ層とが積層されることでヘテロジャンクション構造が構成されている。そして、半導体装置には、ＡｌＧａＮ層を貫通してＧａＮ層に達するようにリセス部が形成され、リセス部には、ゲート絶縁膜を介してＭＯＳ構造のゲート電極（以下では、ＭＯＳゲート電極という）が形成されている。また、半導体装置には、ＡｌＧａＮ層の表面上におけるＭＯＳゲート電極を挟んだ両側にソース電極とドレイン電極とが形成されている。

さらに、半導体装置には、ＭＯＳゲート電極とドレイン電極との間において、ＡｌＧａＮ層の表面にＧａＮ層とｐ－ＧａＮ層との積層構造が形成されており、ｐ－ＧａＮ層の表面にジャンクションゲート電極（以下、ＪＧ電極という）が形成されている。そして、ソース電極とＪＧ電極とは、電気的に接続されて同電位とされている。なお、この半導体装置では、ｐ－ＧａＮ層は、ゲート絶縁膜およびドレイン電極と離れて形成されている。

特開２０１７－２１２４２５号公報

しかしながら、上記半導体装置について本発明者らが検討したところ、次の事象が発生し得ることが確認された。すなわち、上記半導体装置では、ｐ－ＧａＮ層が配置されていない部分では、逆バイアス時にゲート絶縁膜の付近に２ＤＥＧ（すなわち、２次元電子ガス）キャリアが残存し、ゲート絶縁膜に電界集中が発生し得ることが確認された。したがって、上記半導体装置では、ゲート絶縁膜に電界集中が発生する可能性があり、ゲート絶縁膜の寿命が短くなる可能性がある。つまり、上記半導体装置では、ＭＯＳ構造の寿命が短くなる可能性がある。

本発明は上記点に鑑み、ゲート絶縁膜に電界集中が発生することを抑制できる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、横型のスイッチングデバイスを有する半導体装置であって、基板（１）上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、第２半導体層にリセス部（７）が形成されたチャネル形成層（２、３）と、リセス部内に形成されたゲート絶縁膜（８）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（９）を有するゲート構造部（６）と、第２半導体層の上において、ゲート構造部を挟んだ両側に配置されたソース電極（１０）およびドレイン電極（１１）と、第２半導体層の上において、ゲート構造部とドレイン電極との間におけるドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（５）と、第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１２）と、第４半導体層に接触させられたＪＧ電極（１３）と、を備えるスイッチングデバイスを有している。そして、半導体装置は、ソース電極とＪＧ電極は、電気的に接続されており、第３半導体層および第４半導体層は、ゲート絶縁膜のうちのドレイン電極側の部分と接しており、さらに、ゲート構造部とソース電極との間にも形成されており、ソース電極から離れていると共に、ゲート絶縁膜のうちのソース電極側の部分とも接している。

これによれば、逆バイアス時には、ゲート絶縁膜の近傍であって、ドレイン電極側の部分の２ＤＥＧキャリアの濃度を低減することができる。したがって、ゲート絶縁膜に電界集中が発生することを抑制でき、ゲート構造部の寿命が短くなることを抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の断面図である。図１に示す半導体装置の平面図である。図１に示すスイッチングデバイスの等価回路である。ターンオフ時の各部の電流値および電圧値の変化を示した図である。第２実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態の半導体装置について、図１および図２を参照しつつ説明する。なお、図１は、本実施形態における半導体装置に備えられる素子の１セル分を示した断面図である。つまり、半導体装置は、実際には、このセルが複数備えられることで構成されている。また、図１は、図２中のI－I線に沿った断面図に相当している。

本実施形態の半導体装置は、図１に示されるように、横型のスイッチングデバイスとして４端子のＨＥＭＴを備えた構成とされている。

本実施形態のスイッチングデバイスは、基板１の表面に、アンドープのＧａＮ（以下、ｕ－ＧａＮという）層２が形成されたものを化合物半導体基板として用いて形成されている。ｕ－ＧａＮ層２の表面には、アンドープのＡｌＧａＮ（以下、ｕ－ＡｌＧａＮという）層３が形成されており、ｕ－ＧａＮ層２とｕ－ＡｌＧａＮ層３によってヘテロジャンクション構造が構成されている。スイッチングデバイスは、これらｕ－ＧａＮ層２およびｕ－ＡｌＧａＮ層３をチャネル形成層として構成されている。そして、スイッチングデバイスは、ＡｌＧａＮ／ＧａＮ界面のｕ－ＧａＮ層２側にピエゾ効果および自発分極効果によって２ＤＥＧキャリア４が誘起され、その領域がキャリアの流れるチャネルとなることで動作する。なお、本実施形態では、ｕ－ＧａＮ層２が第１半導体層に相当し、ｕ－ＡｌＧａＮ層３が第２半導体層に相当している。

基板１は、Ｓｉ（１１１）やＳｉＣといった半導体材料等の導電性材料によって構成されている。基板１の上に直接ｕ－ＧａＮ層２が形成されていても良いが、ｕ－ＧａＮ層２を結晶性良く成膜するために、必要に応じて下地膜となるバッファ層を形成しても良い。基板１の上に結晶性良くｕ－ＧａＮ層２が成膜できる場合には、バッファ層は無くても構わない。なお、ここでの結晶性とは、ｕ－ＧａＮ層２中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。

ｕ－ＧａＮ層２は、ドリフト領域として作動する電子走行層を構成する部分であり、第１のＧａＮ系半導体層に相当する。ｕ－ＧａＮ層２は、ＧａＮ系半導体材料にて形成されており、ｕ－ＡｌＧａＮ層３側の表層部において２ＤＥＧが形成される。

ｕ－ＡｌＧａＮ層３は、第２のＧａＮ系半導体層に相当し、ｕ－ＧａＮ層２を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたものであり、電子供給部を構成している。

ｕ－ＡｌＧａＮ層３は、Ａｌ混晶比をｘとして、Ａｌ_ｘＧａ_１－ｘＮで構成されている。このｕ－ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚により、ｕ－ＧａＮ層２の表面近傍に形成される２ＤＥＧの濃度が決まる。したがって、本実施形態の半導体装置は、ｕ－ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚を調整することで２ＤＥＧキャリア４の濃度を調整し、厚みによって２ＤＥＧキャリア４の濃度が大きく変動する範囲ではなく、Ａｌ混晶比によって一義的に２ＤＥＧキャリア４の濃度が決まるようにしてある。

また、ｕ－ＡｌＧａＮ層３の表面には、部分的に、不純物がドープされていないｕ－ＧａＮ層５が形成されている。

ｕ－ＡｌＧａＮ層３は、基板１の上面の全面に形成されている。ｕ－ＧａＮ層５は、ｕ－ＡｌＧａＮ層３のうちの後述するゲート構造部６とドレイン電極１１との間において、ゲート構造部６に接するように形成されている。詳しくは、ｕ－ＧａＮ層５は、後述するゲート絶縁膜８と接するように形成されている。

ｕ－ＡｌＧａＮ層３およびｕ－ＧａＮ層５は、リセス部７において除去されている。具体的には、リセス部７は、本実施形態では、ｕ－ＧａＮ層５が、後述するゲート構造部６とドレイン電極１１との間に位置すると共にゲート構造部６とソース電極１０との間に位置しないように形成されている。また、リセス部７は、基板１の面方向に対する法線方向（以下では、単に法線方向ともいう）において、後述するソース電極１０を囲む枠状とされている。さらに、リセス部７は、本実施形態では、ｕ－ＧａＮ層２の表層部が除去される深さとされている。なお、基板１の面方向に対する法線方向においてとは、言い換えると、基板１の面方向に対する法線方向から視ることである。

リセス部７内には、ゲート絶縁膜８を介してＭＯＳゲート電極９が埋め込まれている。具体的には、リセス部７の内壁面に所定膜厚のゲート絶縁膜８が成膜されており、このゲート絶縁膜８の上にさらにＭＯＳゲート電極９が形成されている。このようにして、ゲート絶縁膜８およびＭＯＳゲート電極９を有するゲート構造部６が形成されている。なお、ＭＯＳゲート電極９を含むゲート構造部６は、リセス部７に沿って形成されているため、リセス部７と同様の形状となる。つまり、図２に示されるように、ゲート構造部６は、法線方向において、後述するソース電極１０を囲む枠状とされている。

ゲート絶縁膜８は、シリコン酸化膜（ＳｉＯ_２）やアルミナ（Ａｌ_２Ｏ_３）等によって構成されており、ＭＯＳゲート電極９は、アルミニウム、プラチナ等の金属または不純物がドープされたＰｏｌｙ－半導体等によって構成されている。なお、ＭＯＳゲート電極９は、全体的にＰｏｌｙ－半導体等によって構成される場合、ＭＯＳゲート電極９の配線抵抗を低減するために、ＭＯＳゲート電極９の表面部に金属層が配置されるようにしてもよい。

ｕ－ＡｌＧａＮ層３の表面のうちのゲート構造部６を挟んだ両側それぞれには、ソース電極１０とドレイン電極１１が形成されている。ソース電極１０およびドレイン電極１１は、共にｕ－ＧａＮ層５から離れた位置に配置されており、ｕ－ＧａＮ層５の端部からドレイン電極１１までの距離は所定長さとされている。これらソース電極１０およびドレイン電極１１は、それぞれｕ－ＡｌＧａＮ層３とオーミック接触されている。

また、ｕ－ＧａＮ層５上には、ｐ－ＧａＮ層１２が形成されている。本実施形態では、ｐ－ＧａＮ層１２は、ｕ－ＧａＮ層５がゲート構造部６とドレイン電極１１との間に形成されているため、ゲート構造部６とドレイン電極１１との間に形成された状態となる。

そして、ｐ－ＧａＮ層１２は、ドレイン電極１１側の端面がｕ－ＧａＮ層５のうちのドレイン電極１１側の端面と面一、もしくはそれよりもＭＯＳゲート電極９側に位置するように配置されている。本実施形態では、ｐ－ＧａＮ層１２は、ドレイン電極１１側の端面からｕ－ＧａＮ層５のうちのドレイン電極１１側の端面までの距離が１μｍ以上かつ５μｍ以下の範囲となるように形成されている。なお、図１では、ｐ－ＧａＮ層１２は、ドレイン電極１１側の端面がｕ－ＧａＮ層５のうちのドレイン電極１１側の端面よりもＭＯＳゲート電極９側に位置するように配置された図が示されている。

また、ｐ－ＧａＮ層１２は、ゲート構造部６側の端面がゲート構造部６と接するように形成されている。つまり、ｐ－ＧａＮ層１２は、ゲート構造部６側の端面がゲート絶縁膜８と接するように形成されている。言い換えると、ｐ－ＧａＮ層１２は、ゲート絶縁膜８のうちのドレイン電極１１側の部分と接するように形成されている。すなわち、リセス部７は、ドレイン電極１１側の側面の一部がｐ－ＧａＮ層１２で構成された状態となっている。

さらに、本実施形態では、図２に示されるように、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、法線方向において、ゲート構造部６の全周を囲むように形成されている。つまり、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、ゲート絶縁膜８のうちのソース電極１０側と反対側の部分の全周と接するように形成されている。なお、図２は、図１に示す半導体装置の平面図であり、ｕ－ＧａＮ層５、ゲート構造部６、ソース電極１０、ドレイン電極１１、ｐ－ＧａＮ層１２の位置関係を示す図である。つまり、図２では、後述するＪＧ電極１３を省略して示している。そして、本実施形態では、ｕ－ＧａＮ層５が第３半導体層に相当し、ｐ－ＧａＮ層１２が第４半導体層に相当している。

ｐ－ＧａＮ層１２の表面には、ＪＧ電極１３が形成されている。ＪＧ電極１３は、上記したソース電極１０と連結されており、ソース電極１０と同電位とされている。なお、ＪＧ電極１３とソース電極１０は、特に図示しないが、例えば、共通の電極層によって構成されることで電気的に接続される。また、ＪＧ電極１３とソース電極１０は、例えば、ボンディングワイヤ等で電気的に接続される。

本実施形態の半導体装置では、上記のような構造により、ＭＯＳゲート電極９、ソース電極１０、ドレイン電極１１およびＪＧ電極１３の４端子を備えたスイッチングデバイスが形成されている。なお、基板１の裏面側に形成されているのは裏面電極１４であり、例えば、図示しない配線を通じてソース電極１０と電気的に接続される等により、ソース電極１０と同電位とされる。

以上が本実施形態におけるスイッチングデバイスを備えた半導体装置の構成である。次に、上記半導体装置の作動について説明する。

上記したようなＭＯＳゲート電極９とＪＧ電極１３の両方を備えたスイッチングデバイスは、ＭＯＳゲート電極９によって一般的なＭＯＳＦＥＴ動作が行われ、ＪＧ電極１３によってＪＦＥＴ動作が行われる。このため、図１に示すスイッチングデバイスの等価回路は図３に示す回路構成となる。

図３に示されるように、スイッチングデバイスは、負荷２０に接続され、ゲートドライバ２１がゲート電圧を制御して本スイッチングデバイスをオンオフすることで負荷２０の駆動を行う。

ここで、スイッチングデバイスは、ＭＯＳゲート電極９によるノーマリオフのＭＯＳＦＥＴ部３０とＪＧ電極１３によるノーマリオンのＪＦＥＴ部４０とが直列接続された構造となる。これらＭＯＳＦＥＴ部３０とＪＦＥＴ部４０との間の中間電位点Ａとは、図１中に示したように、ｕ－ＧａＮ層２の表面部のうちＪＧ電極１３の下方に位置している中間電位となる部分を指している。なお、ソース電極１０とＪＧ電極１３とは同電位とされるため、ソース電極１０とＪＧ電極１３との間には、これらを接続する配線の寄生インピーダンス５０が存在している。

そして、このような構成のスイッチングデバイスでは、ＪＦＥＴ部４０では、ＪＧ電極１３とドレイン電極１１や中間電位点Ａとの間、および、ドレイン電極１１と中間電位点Ａとの間に、容量Ｃ１～Ｃ３が構成される。また、ＭＯＳＦＥＴ部３０では、ＭＯＳゲート電極９と中間電位点Ａやソース電極１０との間、および、中間電位点Ａとソース電極１０との間に、容量Ｃ４～Ｃ６が構成される。

このような回路構成を有するスイッチングデバイスについて、ターンオフ時の動作は以下のようになる。

図４は、誘導負荷を持つＨブリッジ回路における本スイッチングデバイスのターンオフの波形を示している。まず、図４の時点Ｔ１において、ＭＯＳゲート電極９へのゲート電圧の印加が停止されると、ＭＯＳＦＥＴ部３０のオフ過程が始まることによって、中間電位点Ａの電位が上昇していく。この中間電位点Ａの電位の上昇により、ＪＦＥＴのゲートのオフ過程が始まる。すなわち、ドレイン電極１１側からＪＧ電極１３を通ってＧＮＤ側に抜ける経路で変位電流Ｉｊｇが流れることで、ＪＦＥＴの帰還容量Ｃ１がチャージされる。

そして、帰還容量Ｃ１のチャージによってドレイン電極１１の電位Ｖｄｓが高くなる。また、ドレイン電流Ｉｄが低下していく。中間電位点Ａの電位がＪＦＥＴ部４０の閾値電圧を超えると、ＪＦＥＴ部４０がオフする。これによって、スイッチングデバイス全体がオフになる。

そして、ターンオフ時には、ドレイン電極１１の電位Ｖｄｓが高くなり、ドレイン電極１１に起因して高電界が形成される。つまり、半導体装置には、逆バイアスが印加された状態となる。この際、ＪＧ電極１３がソース電極１０と同電位とされているため、ｐ－ＧａＮ層１２に起因する空乏層は、ｕ－ＧａＮ層２側へ延びる。そして、この空乏層が延びることにより、２ＤＥＧキャリア４は、濃度が低下し、好ましくは消滅する。

この場合、本実施形態では、ｐ－ＧａＮ層１２がゲート絶縁膜８のうちのドレイン電極１１側の部分と接するように形成されている。このため、ゲート絶縁膜８の近傍であって、ドレイン電極１１側の部分では、２ＤＥＧキャリア４の濃度が低下した状態となっている。したがって、中間電位点Ａの電位に関する電界は、ゲート構造部６と中間電位点Ａの部分の間とで分担されることになり、ゲート構造部６に印加される電界を低減することができる。すなわち、ゲート絶縁膜８に電界集中が発生することを抑制できる。したがって、ゲート絶縁膜８が破壊されることを抑制できる。

以上説明したように、本実施形態では、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、ゲート絶縁膜８のうちのドレイン電極１１側の部分と接するように形成されている。このため、半導体装置は、逆バイアス時には、ゲート絶縁膜８の近傍であって、ドレイン電極１１側の部分の２ＤＥＧキャリア４の濃度を低減することができる。したがって、ゲート絶縁膜８に電界集中が発生することを抑制でき、ゲート構造部６の寿命が短くなることを抑制できる。

また、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、法線方向において、ゲート構造部６を囲むように形成されている。このため、ドレイン電極１１に起因する高電界が回り込んでゲート絶縁膜８に達することも抑制でき、さらにゲート絶縁膜８が破壊されることを抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図５に示されるように、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、ソース電極１０側まで延設されている。つまり、ゲート構造部６は、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２を貫通するように形成されている。そして、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、ゲート絶縁膜８のうちのソース電極１０側の部分とも接した状態となっている。なお、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、ソース電極１０までは達しておらず、ソース電極１０とは離れた位置に形成されている。

これによれば、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、ソース電極１０側まで延設されている。このため、リセス部７は、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２を貫通するように形成される。したがって、製造誤差等によってリセス部７を形成する位置がずれたとしても、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２がゲート絶縁膜８のうちのドレイン電極１１側の部分と接しないという不具合が発生することを抑制でき、信頼性の向上を図ることができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、リセス部７の深さを、ｕ－ＧａＮ層２の表層部が一部除去されるまでの深さとしたが、一例を示したに過ぎない。例えば、リセス部７は、ｕ－ＧａＮ層２の表面が露出するまでの深さとされていてもよいし、リセス部７の底面において２ＤＥＧキャリア４が形成されない程度にｕ－ＡｌＧａＮ層３の一部が残る程度の深さとされていてもよい。

また、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がｕ－ＧａＮ層２とｕ－ＡｌＧａＮ層３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であってもよい。

そして、上記各実施形態において、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２は、法線方向において、ゲート構造部６の全周を囲むように形成されていなくてもよい。このような半導体装置としても、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２がゲート絶縁膜８のうちのドレイン電極１１側の全ての部分と離れるように形成された半導体装置と比較して、ｕ－ＧａＮ層５およびｐ－ＧａＮ層１２が接する部分のゲート絶縁膜８に電界集中が発生することを抑制できる。

１基板
２ｕ－ＧａＮ層（第１半導体層）
３ｕ－ＡｌＧａＮ層（第２半導体層）
５ｕ－ＧａＮ層（第３半導体層）
６ゲート構造部
７リセス部
８ゲート絶縁膜
９ＭＯＳゲート電極
１０ソース電極
１１ドレイン電極
１２ｐ－ＧａＮ層（第４半導体層）
１３ジャンクションゲート電極

Claims

横型のスイッチングデバイスを有する半導体装置であって、
基板（１）上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、前記第２半導体層にリセス部（７）が形成されたチャネル形成層（２、３）と、
前記リセス部内に形成されたゲート絶縁膜（８）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（９）を有するゲート構造部（６）と、
前記第２半導体層の上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（１０）およびドレイン電極（１１）と、
前記第２半導体層の上において、前記ゲート構造部と前記ドレイン電極との間における前記ドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（５）と、
前記第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１２）と、
前記第４半導体層に接触させられたジャンクションゲート電極（１３）と、を備えるスイッチングデバイスを有し、
前記ソース電極と前記ジャンクションゲート電極は、電気的に接続されており、
前記第３半導体層および前記第４半導体層は、前記ゲート絶縁膜のうちの前記ドレイン電極側の部分と接しており、さらに、前記ゲート構造部と前記ソース電極との間にも形成されており、前記ソース電極から離れていると共に、前記ゲート絶縁膜のうちの前記ソース電極側の部分とも接している半導体装置。
前記第３半導体層および前記第４半導体層は、前記基板の面方向に対する法線方向において、前記ゲート構造部を囲むように形成されている請求項１に記載の半導体装置。