JP2012015316A

JP2012015316A - 半導体装置およびその製造方法、ならびに固体撮像装置

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Abstract

【課題】多孔質層を利用して基板を薄膜化する工程を有する半導体装置の製造方法における歩留まりを向上させる。
【解決手段】半導体装置を製造する製造方法は、半導体部分、非多孔質半導体層、および、前記半導体部分と前記非多孔質半導体層との間に配置された多孔質半導体層を有する基板を形成する工程と、前記多孔質半導体層を酸化させて多孔質酸化物層を形成する工程と、前記多孔質酸化物層が形成された前記基板の前記非多孔質半導体層の側に支持基板を結合して結合基板を形成する工程と、前記多孔質酸化物層を利用して前記結合基板から前記半導体部分を剥離する工程とを含む。
【選択図】図１Ｂ

Description

本発明は、半導体装置およびその製造方法、ならびに固体撮像装置に関する。

ＣＣＤやＣＭＯＳセンサなどの固体撮像装置において、更なる高感度化を実現できる裏面照射型の固体撮像装置が提案されている。裏面照射型固体撮像装置は、シリコンなどの半導体基板の表面にフォトダイオードなどの光電変換素子を有し、半導体基板の裏面から入射した光を光電変換素子で検出する。しかし、半導体基板が厚いと入射光が途中で基板中に吸収されてしまい、十分な量の光が光電変換素子まで到達することができない。このために、表面に光電変換素子が形成された半導体基板をその裏面から目的とする厚さまで薄膜化する必要がある。このような固体撮像装置の製造方法として、特許文献１に示す方法が提案されている。

特開２００１−２５７３３７号公報

特許文献１には、多孔質シリコン層の上に形成されたエピタキシャル層に撮像素子を形成した後に、多孔質シリコン層を使って撮像素子から半導体基板を剥離する方法が記載されている。しかしながら、多孔質シリコン層は脆弱であるので、特に半導体基板が大型化した場合において、エピタキシャル層に撮像素子を形成している際に多孔質シリコン層が崩壊して半導体基板が剥離しうる。

本発明は、例えば、多孔質層を利用して基板を薄膜化する工程を有する半導体装置の製造方法における歩留まりを向上させることを目的とする。

本発明の１つの側面は、半導体装置を製造する製造方法に係り、前記製造方法は、半導体部分、非多孔質半導体層、および、前記半導体部分と前記非多孔質半導体層との間に配置された多孔質半導体層を有する基板を形成する工程と、前記多孔質半導体層を酸化させて多孔質酸化物層を形成する工程と、前記多孔質酸化物層が形成された前記基板の前記非多孔質半導体層の側に支持基板を結合して結合基板を形成する工程と、前記多孔質酸化物層を利用して前記結合基板から前記半導体部分を剥離する工程とを含む。

本発明によれば、例えば、多孔質層を利用して基板を薄膜化する工程を有する半導体装置の製造方法における歩留まりを向上させることができる。

本発明の第１実施形態の半導体装置の製造方法を示す工程図。本発明の第１実施形態の半導体装置の製造方法を示す工程図。本発明の第１実施形態の半導体装置の製造方法を示す工程図。本発明の第１実施形態の半導体装置の製造方法を示す工程図。本発明の第２実施形態の半導体装置の製造方法を示す工程図。本発明の第３実施形態の半導体装置の製造方法を示す工程図。本発明の第３実施形態の半導体装置の製造方法を示す工程図。本発明の第３実施形態の半導体装置の製造方法を示す工程図。本発明の第３実施形態の半導体装置の製造方法を示す工程図。本発明の第４実施形態の半導体装置の製造方法を示す工程図。本発明の第５実施形態の半導体装置の製造方法を示す工程図。本発明の第５実施形態の半導体装置の製造方法を示す工程図。本発明の第６実施形態の半導体装置の製造方法を示す工程図。本発明の第７実施形態の半導体装置の製造方法を示す工程図。

［第１実施形態］
図１Ａ〜１Ｄを参照しながら本発明の第１実施形態の半導体装置の製造方法を説明する。Ｓ１０１は、Ｐ⁻型シリコン基板（半導体部分）１の表面に不純物半導体層（非多孔質半導体層）としてのＮ⁻型シリコン層２を形成する工程である。Ｎ⁻型シリコン層２は、例えば、シラン系ガスまたはシラン系ガス／水素ガスの混合ガスに、ホスフィン（ＰＨ_３）を添加して、温度９００〜１２００℃、圧力１．０〜１０１．３ｋＰａの条件でエピタキシャル成長によって形成されうる。シラン系ガスとしては、例えば、モノシラン（ＳｉＨ_４）、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）、トリクロロシラン（ＳｉＨＣｌ_３）、四塩化ケイ素（ＳｉＣｌ_４）、ジシラン（Ｓｉ_２Ｈ_６）などを使用することができる。また、Ｎ⁻型シリコン層２は、エピタキシャル成長ではなく、リンイオンやヒ素イオンなどをＰ⁻型シリコン基板１に注入することによって形成されてもよい。

Ｓ１０２は、Ｎ⁻型シリコン層２の上にシリコン窒化膜３を成膜した後にレジストパターン（不図示）を形成し、該レジストパターンをマスクとしてシリコン窒化膜３を部分的にエッチングしてＮ⁻型シリコン層２の一部の領域を露出させる工程である。シリコン窒化膜３は、例えば、厚さ５０〜３００ｎｍ程度を有しうる。シリコン窒化膜３は、例えば、温度７００〜９００℃、圧力５〜１００Ｐａで、アンモニアとモノシランまたはジクロロシランの混合ガスを使って形成されうる。シリコン窒化膜３は、例えば、四フッ化メタン（ＣＦ_４）、二フッ化メタン（ＣＨ_２Ｆ_２）、三フッ化メタン（ＣＨＦ_３）、六フッ化イオウ（ＳＦ_６）などのフロン系ガスによるプラズマエッチングによってエッチングされうる。これらのフロン系ガスは、単独または他のフロン系ガスと組み合わせて、さらにはアルゴンやヘリウムなどの不活性ガスと混合して使用されうる。

Ｓ１０３は、レジストパターン（不図示）およびシリコン窒化膜３をマスクとして基板にイオンを注入して、不純物半導体領域としてのＰ^＋型シリコン領域４を形成する工程である。不純物半導体領域としてのＰ^＋型シリコン領域４は、その下端がＰ⁻型シリコン基板１の上端よりも深い位置に存在するように形成される。即ち、Ｐ^＋型シリコン領域４は、不純物半導体層としてのＮ⁻型シリコン層２を貫通してＰ⁻型シリコン基板１に到達するように形成される。ここで、互いに異なる導電型であるＰ型とＮ型を区別するために、Ｐ型を第１導電型、Ｎ型を第２導電型と考えると、Ｐ^＋型シリコン領域４およびＰ⁻型シリコン基板１の導電型は第１導電型であり、Ｎ⁻型シリコン層２の導電型は第２導電型である。逆に、Ｐ型を第２導電型、Ｎ型を第１導電型と考えることもできる。

注入するイオンとしては、例えば、ホウ素イオンまたは二フッ化ホウ素（ＢＦ_２）を挙げることができる。イオン注入の後にレジストパターンを除去し、温度９００℃〜１３００℃の熱処理を行なって、注入されたイオンを活性化させてもよい。イオンの活性化の後において、不純物半導体領域としてのＰ^＋型シリコン領域４の比抵抗は、例えば、０．０１〜０．０５Ωｃｍでありうる。

Ｓ１０４は、レジストパターンが除去された後に、シリコン窒化膜３をマスクとしてＰ^＋型シリコン領域４とＰ⁻型シリコン基板１の一部とを陽極化成してＰ⁻型シリコン基板１の一部を第１の多孔質シリコン層（第１の多孔質半導体層）５に変化させる工程である。この際にＮ⁻型シリコン層２は多孔質化されない。これは、Ｐ型シリコン層はホール過剰（電子不足）状態であるために多孔質化されやすいが、Ｎ型シリコン層は電子過剰（ホール不足）状態であるために多孔質化がされにくいという性質によるものである。即ち、キャリアの種類および量の少なくとも一方の違いを利用して多孔質化のされやすさを制御することができる。陽極化成（多孔質化）は、例えば、フッ化水素酸（ＨＦ）と、エタノールまたはＩＰＡ（イソプロピルアルコール）などのアルコールとの混合溶液中で、０．５〜３００ｍＡ／ｃｍ^２の電流密度でなされうる。

Ｓ１０５は、再度の陽極化成によって第１の多孔質シリコン層５の下側に、第１の多孔質シリコン層５とは孔密度の異なる第２の多孔質シリコン層（第２の多孔質半導体層）６を形成する工程である。Ｐ⁻型シリコン基板１の一部を第２の多孔質シリコン層６に変化させる。陽極化成時に印加する電流密度を変更することによって孔密度を変更することができる。典型的には、Ｓ１０５では、Ｓ１０４における電流密度より高い電流密度で陽極化成がなされる、これにより、Ｓ１０４で形成される多孔質シリコン層５よりも孔密度の高い多孔質シリコン層６が得られる。

Ｓ１０６は、シリコン窒化膜３をエッチングにより剥離する工程である。シリコン窒化膜３の剥離後に露出するＮ⁻型シリコン層２は、半導体素子が形成される単結晶シリコン層でもあるので、以下では、単結晶シリコン層７として説明する。シリコン窒化膜３のエッチングは、例えば、１４０〜１８０℃の熱リン酸によるウエットエッチング、または、Ｓ１０２の説明として例示したフロン系ガスによるプラズマエッチングによってなされうる。

Ｓ１０７は、熱酸化によって、第１の多孔質シリコン層５を第１の多孔質酸化シリコン層（多孔質酸化物層）８に変化させ、第２の多孔質シリコン層６を第２の多孔質酸化シリコン層（多孔質酸化物層）９に変化させる工程である。このとき単結晶シリコン層７の上にはシリコン酸化膜１０が形成される。つまり、Ｓ１０６におけるＮ⁻型シリコン層２の上部が酸化されて、単結晶シリコン層７とシリコン酸化膜１０が形成される。ここで、多孔質シリコンの酸化速度は、その多孔度によっては単結晶シリコンの数百倍でありうる。よって、単結晶シリコンが薄く酸化される条件であっても、多孔質シリコンは、その全体が酸化されうる。酸化は、例えば、温度９００〜１１５０℃で、常圧の酸素または水素／酸素混合ガスの下でなされうる。Ｓ１０３においてＰ^＋型シリコン領域４が単結晶シリコン層７を複数の領域（縞状領域）に分離するように配置されていた場合には、Ｓ１０７を実施することにより、第２の多孔質酸化シリコン層８によって単結晶シリコン層７が複数の領域（縞状領域）に分割される。多孔質シリコン層５、６を酸化させることによって、機械的強度が高まり、シリコン基板１の本来の剥離工程（Ｓ１１１）の前に単結晶シリコン層７からシリコン基板１が剥離することを防止し、歩留まりを向上させることができる。

Ｓ１０８は、単結晶シリコン層７に半導体素子を形成する工程である。半導体素子は、例えば、公知のＣＭＯＳセンサ製造プロセスで形成されうる固体撮像素子でありうる。固体撮像素子は、例えば、フォトダイオード１１とトランジスタ１２とを含みうる。

Ｓ１０９は、単結晶シリコン層７の上に配線パターン１３および層間絶縁膜１４を含む配線構造を形成する工程である。配線パターン１３は、例えば、ＡｌまたはＣｕなどの金属材料を用いる公知の多層配線プロセスを適用して形成することができる。なお、通常の多層配線プロセスでは、最上層にプラズマ窒化膜などの保護膜が形成されうるが、図１Ｃには省略されている。

Ｓ１１０は、配線パターン１３および層間絶縁膜１４を含む配線構造が形成された基板２０と支持基板１５とを結合して結合基板３０を形成する工程である。支持基板１５は、例えば、プラスチックなどの樹脂、ガラスまたはシリコンなどを主材料として形成され、単結晶シリコン層７および配線構造を該配線構造側で支持する。支持基板１５は、例えば、エポキシ樹脂などの接着剤を用いて基板２０に接着されうる。支持基板１５は、基板２０の最上層に形成された保護膜（不図示）に接着されてもよい。

Ｓ１１１は、第１の多孔質酸化シリコン層８および第２の多孔質酸化シリコン層９を利用して結合基板３０からシリコン基板（半導体部分）１を剥離（分離）する工程である。Ｓ１１１では、例えば、第１の多孔質酸化シリコン層８と第２の多孔質酸化シリコン層９との界面で結合基板３０を分割することによって単結晶シリコン層７を含む構造体からシリコン基板１を剥離（分離）する。多孔質酸化シリコン層（多孔質酸化物層）８、９とは孔密度が異なるため、その界面は孔密度が変化するため、他の部分よりも機械的に脆弱である。よって、多孔質酸化シリコン層（多孔質酸化物層）８、９を利用して（より具体的には、多孔質酸化シリコン層８、９で界面近傍の領域の全体又は一部を崩壊させることにより）単結晶シリコン層７を含む構造体からシリコン基板１を剥離（分離）することができる。剥離は、例えば、直径０．１ｍｍのノズルより圧力２０〜６０ＭＰａの電解水をシリコン基板１のエッジに吹き付けて、第１の多孔質酸化シリコン層８と第２の多孔質酸化シリコン層９との界面で基板２０を分割することによってなされうる。この他、例えば、水またはアルコールなどの溶液中で基板２０に超音波を印加してシリコン基板１を剥離することも可能である。ここで、第１の多孔質酸化シリコン層８および第２の多孔質酸化シリコン層９は、第１の多孔質シリコン層５および第２の多孔質シリコン層６よりも機械的な強度は高い。したがって、例えばフォトダイオード１１およびトランジスタ１２などのような半導体素子の形成時におけるシリコン基板１の剥離を低減することができる。一方、シリコン基板１の本来の剥離（分離）工程においては、電解水、水またはアルコールなどの流体の吹き付け、または超音波の印加などの方法によって簡単にシリコン基板１を剥離することができる。なお、第１の多孔質酸化シリコン層８と第２の多孔質酸化シリコン層９とを含む２層構造の多孔質酸化シリコン層に代えて、３層構造以上の多層構造または単一層構造の多孔質酸化シリコン層を形成して、これをシリコン基板１の剥離のために利用してもよい。

Ｓ１１２は、第１の多孔質酸化シリコン層８を単結晶シリコン層７から除去する工程である。多孔質酸化シリコン層８の除去は、例えば、枚葉式洗浄装置を用いて、０．５％フッ化水素酸（ＨＦ）によって多孔質酸化シリコン層８を選択的にエッチングすることによってなされうる。多孔質酸化シリコン層８を選択的にエッチングするための薬液については、フッ化水素酸のほか、フッ化アンモニウム水溶液、フッ化水素酸と過酸化水素との混合溶液など、フッ素イオンを含む水溶液であればいずれも適用可能である。第１の多孔質酸化シリコン層８の除去によって、単結晶シリコン層７の表面Ｓおよび側面ＳＷが露出するとともに空隙Ｇが形成される。

Ｓ１１３は、単結晶シリコン層７上にタングステン膜などの遮光膜１６、光透過性の平坦化層１７、カラーフィルタ１８、マイクロレンズ１９などを形成する工程である。以上の手順によって薄膜シリコン層を有する半導体装置を得ることができる。ここで、空隙Ｇは配線構造、単結晶シリコン層７及び平坦化層１７によって囲まれている。

第１実施形態の半導体装置は、例えば、多孔質酸化シリコン層が形成されていた面を光入射面とする裏面照射型の固体撮像装置でありうる。第１実施形態は、単結晶半導体層の高精度の薄膜化が可能であるため、大面積、高感度の裏面照射型固体撮像装置を高歩留で提供するために有用である。これは、単結晶シリコン層７に対して多孔質酸化シリコン層８をエッチングによって選択的に除去するためである。ここで、薄膜化をラッピング、ＣＭＰなどの研磨、グラインダなどの研削によって行なった場合、単結晶半導体層にスクラッチやクラックなどの機械的損傷が発生する可能性がある。また、薄膜化をプラズマなどによるドライエッチングで行なった場合、単結晶半導体層に電荷などがチャージされやすく、素子の電気的損傷が発生する可能性がある。そこで、ウエットエッチングによって薄膜化を行うことが好ましく、この場合、素子に対する機械的・電気的損傷が少なく、半導体装置、例えば裏面照射型固体撮像装置を高歩留で製造することができる。

単結晶シリコン層７の表面Ｓに沿った方向における多孔質酸化シリコン層８の形成位置、即ち、単結晶シリコン層７が存在しない空隙Ｇの位置は、特定の位置に限定されない。例えば、半導体装置として複数の画素を有する固体撮像装置、例えば裏面照射型固体撮像装置を製造する場合において、隣接画素間の信号クロストークを防止するために、画素と画素とを隔てるように単結晶シリコン層７の間隙Ｇの位置を決定することができる。或いは、ブレードやレーザーなどによるダイシング時に単結晶シリコン層７の側壁ＳＷが露出する場所をスクライブラインとして用いることも可能である。これにより、薄膜シリコン層のチッピングなどを防止するハーフカットダイシングと同様の効果を得ることができる。

特許文献１に記載された方法では、多孔質シリコン層の剥離面で半導体基板を剥離した後、裏面に残っている多孔質シリコン層をフッ化水素酸と硝酸との混合液によって選択的に除去している。ここで、該混合液は、シリコンのエッチング液として知られており、細いシリコン柱がエッチングされることで多孔質シリコン層全体が除去されるが、単結晶シリコン層の厚さは、シリコン柱の太さ程度の減少しかしない。ただし、多孔質シリコン層のエッチング工程では、基板面内の残渣を十分除去するためにオーバーエッチングを行なうのが一般的であり、単結晶シリコン層は、数十〜数百ｎｍ程度のオーバーエッチングがなされうる。特に裏面照射型固体撮像装置では、光入射面となるシリコン基板の裏面に深さ数十〜数百ｎｍ程度の不純物半導体層を形成するが、この面が上記のオーバーエッチングを受ける面となる。このため、不純物半導体層がエッチングによって薄くなり、場合によっては除去されてしまう可能性もある。

しかし、多孔質酸化シリコン層８は、その下の単結晶シリコン層７に対して選択エッチングが可能であるので、単結晶シリコン層７を高精度で均一に薄膜化することができる。これにより、例えば裏面照射型固体撮像装置のような半導体装置の他、薄膜メンブレン、カンチレバーを有するＭＥＭＳ素子など、薄膜半導体層を有する半導体装置の高性能化を実現することができる。

［第２実施形態］
図２を参照しながら本発明の第２実施形態の半導体装置の製造方法を説明する。Ｓ２０１は、Ｐ⁻型シリコン基板１の表面に第１の不純物半導体層としてのＰ^＋型シリコン層２１および第２の不純物半導体層としてのＮ⁻型シリコン層２をこの順に形成する工程である。Ｐ^＋型シリコン層２１およびＮ⁻型シリコン層２は、例えば、エピタキシャル成長法によって形成することができる。ここで、Ｐ^＋型シリコン層２１はシラン系ガスにジボラン（Ｂ_２Ｈ_６）を添加することにより、Ｎ⁻型シリコン層２はシラン系ガスにホスフィンを添加することによって得ることができる。各不純物半導体層はエピタキシャル成長以外の方法、例えばイオン注入によって形成することもできる。

Ｓ２０２は、Ｎ⁻型シリコン層２の上にシリコン窒化膜３を成膜した後にレジストパターンを形成し（不図示）、シリコン窒化膜３を部分的にエッチングしてＮ⁻型シリコン層２の一部を露出させる工程である。この工程は、Ｓ１０２と同様の条件で行なうことができる。

Ｓ２０３は、レジストパターン（不図示）およびシリコン窒化膜３をマスクとしてＮ⁻型シリコン層２の一部の領域に不純物を注入する工程である。この工程により、Ｎ⁻型シリコン層２の一部の領域がＰ^＋型シリコン層２１と同一導電型であるＰ^＋型シリコン領域（不純物半導体領域）２２に変化する。ここで、注入する不純物は、第１の不純物半導体層としてのＰ^＋型シリコン層２１と同一導電型の不純物半導体領域２２を形成するための不純物であり、例えば、ホウ素または二フッ化ホウ素でありうる。不純物注入およびレジストパターンの除去後において、Ｎ⁻型シリコン層２の下に形成されていたＰ＋型シリコン層２１が基板の表面まで連続するように熱処理が実施されうる。

Ｓ２０４は、レジストパターンが除去された後に、シリコン窒化膜３をマスクとして不純物半導体領域２２およびＰ^＋型シリコン層２１を陽極化成して、Ｐ^＋型シリコン層２１を第１の多孔質シリコン層５に変化させる工程である。具体的な条件は、Ｓ１０４と同様である。以下は、図１Ｂ〜図１Ｄに示されたＳ１０５〜Ｓ１１２と同様の処理が実施されうる。

第２実施形態の半導体装置は、例えば、多孔質酸化シリコン層が形成されていた面を光入射面とする裏面照射型の固体撮像装置でありうる。第２実施形態では、Ｎ⁻型シリコン層２の下面にもＰ^＋型シリコン層２１を設け、全体としてＮ⁻型シリコン層２をＰ^＋型シリコン層２１で囲む。Ｐ^＋型シリコン層はＰ⁻型シリコン層よりも容易に多孔質化されるので、より短時間および／または低電流密度の条件で多孔質シリコン層を形成することができる。このため、Ｎ⁻型シリコン層２の下面において、多孔質化の選択比が向上するため、多孔質シリコン層５の上の単結晶シリコン層（Ｎ⁻型シリコン層２）の厚さをより精密に制御することができる。

［第３実施形態］
図３Ａ、３Ｂを参照しながら本発明の第３実施形態の半導体装置の製造方法を説明する。Ｓ３０１は、Ｎ⁻型シリコン基板１の表面に第１の不純物半導体層としてのＮ^＋型シリコン層３１および第２の不純物半導体層としてのＮ⁻型シリコン層２をこの順に形成する工程である。第１、第２の不純物半導体層は、例えば、イオン注入やエピタキシャル成長などによって形成されうる。第１、第２の不純物半導体層は、互いに不純物の濃度が異なる。

Ｓ３０２は、Ｎ⁻型シリコン層２の上にシリコン窒化膜３を成膜した後にレジストパターンを形成し（不図示）、該レジストパターンをマスクとしてシリコン窒化膜３を部分的にエッチングしてＮ⁻型シリコン層２の一部の領域を露出させる工程である。シリコン窒化膜３のエッチングの具体的な条件は、Ｓ１０２と同様である。

Ｓ３０３は、レジストパターンの除去後のシリコン窒化膜３、または、レジストパターンおよびシリコン窒化膜３をマスクとしてＮ⁻型シリコン層２の一部の領域をエッチングすることによってＮ^＋型シリコン層３１の一部の領域を露出させる工程である。レジストパターンおよびシリコン窒化膜３をマスクとする場合は、例えば、六フッ化イオウ／酸素混合気体中で、ダイポールリングマグネトロン（ＤＲＭ）方式のプラズマエッチングによってＮ^＋型シリコン層３１の一部を露出させることができる。この他、誘導結合プラズマ（ＩＣＰ）を用いて、六フッ化イオウとフロン３１８Ｃ（Ｃ_４Ｆ_８）を交互に流して行なうボッシュプロセスによっても同様の結果を得ることができる。一方、シリコン窒化膜３のみをマスクとする場合は、上記した各種プラズマエッチングの他、水酸化カリウム、ＴＭＡＨ（テトラメチルアンモニウムハイドライド）、フッ硝酸やフッ硝酸／酢酸混合溶液などによるウエットエッチングなども適用可能である。

Ｓ３０４は、シリコン窒化膜３をマスクとしてＮ^＋型シリコン層３１の一部を陽極化成して第１の多孔質シリコン層５に変化させる工程である。陽極化成の条件は、Ｓ１０４と同様の条件であるが、処理時間の調整によりＮ^＋型シリコン層３１の他の一部は多孔質化させない。Ｎ^＋型シリコン層３１とＮ⁻型シリコン層２とは不純物の濃度が異なり、Ｎ^＋型シリコン層３１が選択的に多孔質化される。

Ｓ３０５は、再度の陽極化成によって第１の多孔質シリコン層５の下側に、第１の多孔質シリコン層５とは孔密度の異なる第２の多孔質シリコン層６を形成する工程である。典型的には、Ｓ３０５では、Ｓ３０４における電流密度より高い電流密度で陽極化成がなされる、これにより、Ｓ３０４で形成される多孔質シリコン層５よりも孔密度の高い多孔質シリコン層６が得られる。Ｓ３０６は、シリコン窒化膜３をエッチングにより剥離する工程であり、Ｓ１０６と同様の条件で実施されうる。

Ｓ３０７は、熱酸化によって、第１の多孔質シリコン層５を第１の多孔質酸化シリコン層８に変化させ、第２の多孔質シリコン層６を第２の多孔質酸化シリコン層９に変化させる工程である。この工程において、単結晶シリコン層７の表面および側面にシリコン酸化膜１０が形成される。この工程では、Ｓ１０７と同様の酸化条件を適用することができる。

Ｓ３０８〜Ｓ３１１は、Ｓ１０８〜Ｓ３１１と同様の工程であり、第１実施形態と同様の条件で行なうことができる。Ｓ３１２は、単結晶シリコン層７の裏面の第１の多孔質酸化シリコン層８、および側面のシリコン酸化膜１０を除去する工程である。Ｓ１１２と同様の条件によって多孔質酸化シリコン層およびシリコン酸化膜を選択的に除去することができる。Ｓ３１３は、Ｓ１１３と同様の工程であり、第１実施形態と同様の条件で、薄膜シリコン層を有する半導体装置を得ることができる。

第３実施形態の半導体装置は、例えば、多孔質酸化シリコン層が形成されていた面を光入射面とする裏面照射型の固体撮像装置でありうる。第３実施形態では、多孔質シリコン層の酸化時に、単結晶シリコン層の表面と同時に側面も酸化される。よって、半導体素子および多層配線構造を形成する工程において、単結晶シリコン層の側面が直接露出しない。したがって、単結晶シリコン層の側面がプラズマプロセスでの電気的損傷や、薬液によるウエットプロセスでの化学的損傷を受けにくくなる。このため、単結晶シリコン層に形成する半導体素子（例えば、光電変換素子、トランジスタ）の特性劣化を抑制できる利点がある。

なお、第３実施形態では、第１の不純物半導体層としてＮ^＋型シリコン層を形成しているが、Ｐ^＋型シリコン層を形成してもよい。

［第４実施形態］
図４を参照しながら本発明の第４実施形態の半導体装置の製造方法を説明する。Ｓ４０１は、Ｐ^＋型シリコン基板１の表面を陽極化成して第１の多孔質シリコン層５を形成する工程である。この工程は、Ｓ１０４と同様の条件で行なうことができる。Ｓ４０２は、再度の陽極化成によって、第１の多孔質シリコン層５の下側に、第１の多孔質シリコン層５とは孔密度の異なる第２の多孔質シリコン層６を形成する工程である。この工程は、Ｓ４０３と同様の条件で行なうことができる。

Ｓ４０３は、第１の多孔質シリコン層５の上に単結晶シリコン層（非多孔質半導体層）７を形成する工程である。単結晶シリコン層７は、例えば、エピタキシャル成長法によって形成することができる。より具体的には、単結晶シリコン層７は、例えば、シラン系ガスまたはシラン系ガス／水素ガスの混合ガス中で、温度９００〜１２００℃、圧力１．０〜１０１．３ｋＰａの条件で形成することができる。ここで、エピタキシャル成長前に水素中での熱処理により多孔質シリコン層５の表面を平滑化してもよい。このときは、エピタキシャル成長を行なう温度以上の高温での熱処理が一般的である。

Ｓ４０４は、レジストパターン（不図示）を形成した後に、該レジストパターンをマスクとして第１の多孔質シリコン層５に達するまで単結晶シリコン層７をエッチングし、単結晶シリコン層７に開口部を形成する工程である。単結晶シリコン層のエッチングには、例えば、Ｓ３０３の説明として挙げた方法を適用することができる。以下は、Ｓ３０７〜Ｓ３１２と同様の工程であり、第３実施形態と同様の条件で薄膜シリコン層を有する半導体装置を得ることができる。

第４実施形態の半導体装置は、例えば、多孔質酸化シリコン層の形成されていた面を光入射面とする裏面照射型の固体撮像装置でありうる。第４実施形態では、多孔質シリコン層をシリコン基板全面に形成した後に単結晶シリコン層を形成している。このため単結晶シリコン層をＮ型にしておくなどのプロセス制約がなく、形成すべき半導体素子の自由度を大きくすることができる。

［第５実施形態］
図５Ａ、５Ｂを参照しながらは本発明の第５実施形態の半導体装置の製造方法を説明する。Ｓ５０１は、Ｐ型シリコン基板１の表面にイオン注入法やエピタキシャル成長法などによって、第１の不純物半導体層であるＮ型シリコン層２を形成する工程である。この工程は、Ｓ１０１と同様の条件で実施することができる。Ｓ５０２は、Ｎ型シリコン層２の上にシリコン窒化膜３を成膜した後にレジストパターンを形成し（不図示）、レジストパターンをマスクとしてシリコン窒化膜３の一部の領域をエッチングしてＮ型シリコン層２の一部の領域を露出させる工程である。この工程は、Ｓ１０２と同様の条件で実施することができる。

Ｓ５０３は、レジストパターンの除去後のシリコン窒化膜３、または、レジストパターンおよびシリコン窒化膜３をマスクとしてＮ型シリコン層２の一部の領域をエッチングしてＰ型シリコン基板１の一部の領域を露出させる工程である。Ｎ型シリコン層２のエッチングには、例えば、水酸化カリウム水溶液中におけるパルス電流陽極酸化法による選択エッチングを用いることができる。この他、Ｓ５０２の説明において挙げたエッチングを適用することができる。

Ｓ５０４は、シリコン窒化膜３、または、レジストパターンおよびシリコン窒化膜３をマスクとしてＰ型シリコン基板１を陽極化成して、Ｐ型シリコン基板１に第１の多孔質シリコン層５を形成する工程である。この工程は、Ｓ１０４と同様の条件で行なうことができる。Ｓ５０５は、再度の陽極化成によって、第１の多孔質シリコン層５の下側に、第１の多孔質シリコン層５とは孔密度の異なる第２の多孔質シリコン層６を形成する工程である。この工程は、Ｓ１０５と同様の条件で行うことができる。以下は、Ｓ３０６〜Ｓ３１３と同様の工程であり、第３実施形態と同様の条件で薄膜シリコン層を有する半導体装置を得ることができる。

第５実施形態の半導体装置は、例えば、多孔質酸化シリコン層が形成されていた面を光入射面とする裏面照射型の固体撮像装置でありうる。第５実施形態では、多孔質シリコン層５の選択的な形成が、シリコン基板１の表面への第１の不純物半導体層のみの形成によって実現されている。このため、工程数の削減による短ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）化、低コスト化に有利である。

［第６実施形態］
図６を参照しながら本発明の第６実施形態の半導体装置の製造方法を説明する。Ｓ６０１は、Ｐ型シリコン基板１にレジストパターンを形成し（不図示）、該レジストパターンをマスクとしてＰ型シリコン基板１の一部の領域にイオンを注入して不純物半導体層であるＮ型シリコン層２を形成する工程である。Ｎ型シリコン層２の形成後にレジストパターンが除去される。Ｓ６０２は、Ｎ型シリコン層２の上にシリコン窒化膜３を成膜し、新たなレジストパターンを形成しこれをマスクとしてシリコン窒化膜３をエッチングしてＰ型シリコン基板１の他の一部の領域を露出させる工程である。この工程は、Ｓ１０２と同様の条件で行なうことができる。

Ｓ６０３は、レジストパターンの除去後に、シリコン窒化膜３をマスクとしてＰ型シリコン基板１の前記他の一部の領域およびＮ型シリコン層２の下側の部分を陽極化成して、Ｐ型シリコン基板１に第１の多孔質シリコン層５を形成する工程である。この工程は、Ｓ１０４と同様の条件で行なうことができる。以下は、Ｓ１０５〜Ｓ１１３と同一の工程であり、第１実施形態と同様の条件で薄膜シリコン層を有する半導体装置を得ることができる。

第６実施形態の半導体装置は、例えば、多孔質酸化シリコン層が形成されていた面を光入射面とする裏面照射型の固体撮像装置でありうる。第６実施形態では、多孔質シリコン層５の選択的な形成が、シリコン基板１の表面への第１の不純物半導体層のみの形成によって実現されている。このため、工程数の削減による短ＴＡＴ化、低コスト化に有利である。また、単結晶シリコン層のエッチングを行なわないため、素子形成面にダメージを与えることがなく、形成する素子の特性劣化を抑制できる利点がある。

［第７実施形態］
図７を参照しながら本発明の第７実施形態の半導体装置の製造方法を説明する。第７実施形態では、第１実施形態のＳ１０１〜Ｓ１１１を実施した後にＳ７０１を実施する。Ｓ７０１は、第１の多孔質酸化シリコン層８をパターニングする工程である。より具体的には、Ｓ７０１では、例えば、第１の多孔質酸化シリコン層８を覆うレジストパターンを形成し、これをマスクとして第１の多孔質酸化シリコン層８をプラズマエッチングによってパターニングすることができる。この他、耐フッ化水素酸性樹脂を塗布して、フッ化水素を含む水溶液によるウエットエッチングを行なうこともできる。この後、ブレードやレーザーなどを用いて支持基板１５のダイシングを行なって、薄膜シリコン層を有する半導体装置を得ることができる。

第７実施形態の半導体装置は、例えば、多孔質酸化シリコン層が形成されている面を光入射面とする裏面照射型の固体撮像装置でありうる。第７実施形態が裏面照射型の固体撮像装置に適用される場合において、半導体素子であるフォトダイオードの上に多孔質酸化シリコン層８’が形成される。よって、多孔質酸化シリコン層８’と単結晶シリコン層７との光学屈折率差を利用して特定波長の光を効率よくフォトダイオードに集光させることができる。

第７実施形態のように、多孔質酸化シリコン層を単結晶シリコン層の上に形成した半導体装置は、固体撮像装置に限定されるものではない。例えば、多孔質シリコン層からの発光を利用した発光装置や、多孔質酸化シリコン層を大容量キャパシタとした記憶装置、多孔質酸化シリコン層を放熱器とした電源装置などを実現することができる。第７実施形態では、単結晶シリコン層７の側面の多孔質酸化シリコン層は除去されているが、この部分に多孔質酸化シリコン層を意図的に残した半導体装置も作製可能である。

Claims

半導体装置を製造する製造方法であって、
半導体部分、非多孔質半導体層、および、前記半導体部分と前記非多孔質半導体層との間に配置された多孔質半導体層を有する基板を形成する工程と、
前記多孔質半導体層を酸化させて多孔質酸化物層を形成する工程と、
前記多孔質酸化物層が形成された前記基板の前記非多孔質半導体層の側に支持基板を結合して結合基板を形成する工程と、
前記多孔質酸化物層を利用して前記結合基板から前記半導体部分を剥離する工程と、
を含むことを特徴とする製造方法。
前記基板を形成する工程は、
前記半導体部分の上に前記非多孔質半導体層としての不純物半導体層を形成する工程と、
前記不純物半導体層を貫通して前記半導体部分に到達する不純物半導体領域を形成する工程と、
前記不純物半導体領域と前記半導体部分の一部とを多孔質化して前記半導体部分の前記一部を前記多孔質半導体層に変化させる工程とを含み、
前記半導体部分の導電型および前記不純物半導体領域の導電型が第１導電型であり、前記不純物半導体層の導電型が前記第１導電型とは異なる第２導電型である、
ことを特徴とする請求項１に記載の製造方法。
前記基板を形成する工程は、
前記半導体部分の上に前記非多孔質半導体層としての第１の不純物半導体層を形成する工程と、
前記第１の不純物半導体層の上に第２の不純物半導体層を形成する工程と、
前記第２の不純物半導体層の一部の領域に不純物を注入することにより前記一部の領域を第１の不純物半導体層と同一導電型の不純物半導体領域に変化させる工程と、
前記不純物半導体領域と前記第１の不純物半導体層とを多孔質化して前記第１の不純物半導体層を前記多孔質半導体層に変化させる工程と、
を含むことを特徴とする請求項１に記載の製造方法。
前記基板を形成する工程は、
前記半導体部分の上に前記非多孔質半導体層としての第１の不純物半導体層を形成する工程と、
前記第１の不純物半導体層の上に第２の不純物半導体層を形成する工程と、
前記第２の不純物半導体層の一部の領域をエッチングすることによって前記第１の不純物半導体層の一部の領域を露出させる工程と、
前記第１の不純物半導体層を多孔質化して前記多孔質半導体層に変化させる工程とを含み、
前記第１の不純物半導体層および前記第２の不純物半導体層は、互いに同一導電型であるが、不純物の濃度が異なる、
ことを特徴とする請求項１に記載の製造方法。
前記基板を形成する工程は、
前記半導体部分の上に前記多孔質半導体層を形成する工程と、
前記多孔質半導体層の上に前記非多孔質半導体層を形成する工程と、
を含むことを特徴とする請求項１に記載の製造方法。
前記基板を形成する工程は、
前記半導体部分の上に前記非多孔質半導体層としての不純物半導体層を形成する工程と、
前記不純物半導体層の一部をエッチングして前記半導体部分の一部を露出させる工程と、
前記半導体部分を多孔質化して前記多孔質半導体層を形成する工程とを含み、
前記半導体部分の導電型が第１導電型であり、前記不純物半導体層の導電型が前記第１導電型とは異なる第２導電型である、
ことを特徴とする請求項１に記載の製造方法。
前記基板を形成する工程は、
前記半導体部分の一部の領域に前記非多孔質半導体層としての不純物半導体層を形成する工程と、
前記半導体部分の他の一部の領域および不純物半導体層の下側の部分を多孔質化して前記下側の部分を前記多孔質半導体層に変化させる工程と、
を含むことを特徴とする請求項１に記載の製造方法。
前記基板を形成する工程において形成される前記多孔質半導体層は、第１の多孔質半導体層と、前記第１の多孔質半導体層とは孔密度の異なる第２の多孔質半導体層とを有する、
ことを特徴とする請求項２乃至７のいずれか１項に記載の製造方法。
前記多孔質酸化物層を形成する工程の後であって前記結合基板を形成する工程の前において、前記非多孔質半導体層に素子を形成する工程を更に含む、
ことを特徴とする請求項１乃至８のいずれか１項に記載の製造方法。
前記素子は、光電変換素子を含む、
ことを特徴とする請求項９に記載の製造方法。
単結晶半導体層に形成された複数の画素を有する固体撮像装置であって、
前記単結晶半導体層の上に配置された配線構造と、
前記単結晶半導体層および前記配線構造を前記配線構造の側で支持する支持基板とを備え、
単結晶半導体層には、画素と画素とを隔てるように空隙が形成されている、
ことを特徴とする固体撮像装置。
単結晶半導体層を有する半導体装置であって、
前記単結晶半導体層の上に配置された多孔質酸化物層を備え、前記多孔質酸化物層は、多孔質半導体層を酸化させることによって形成されている、
ことを特徴とする半導体装置。