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KR101370737B1 - 3차원 반도체 장치 제조 방법 - Google Patents

3차원 반도체 장치 제조 방법 Download PDF

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KR101370737B1
KR101370737B1 KR1020120100065A KR20120100065A KR101370737B1 KR 101370737 B1 KR101370737 B1 KR 101370737B1 KR 1020120100065 A KR1020120100065 A KR 1020120100065A KR 20120100065 A KR20120100065 A KR 20120100065A KR 101370737 B1 KR101370737 B1 KR 101370737B1
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Abstract

본 발명은 제1반도체 기판에 디바이스가 형성된 억셉터 웨이퍼를 준비하고, 제2반도체 기판 표면에 반도체 박막층이 배치된 도너 웨이퍼를 준비하고, 상기 억셉터 웨이퍼와 도너 웨이퍼를 접합하고, 상기 도너 웨이퍼의 반도체 박막층을 제외한 제2반도체 기판을 억셉터 웨이퍼로부터 분리하고, 상기 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함을 측정하고, 상기 결함에 기초하여 포토마스크를 제조하고, 상기 포토마스크를 이용하여 상기 반도체 박막층에 존재하는 결함을 선택적으로 제거하는 단계를 포함하는 3차원 반도체 장치 제조방법을 제공한다.

Description

3차원 반도체 장치 제조 방법{Manufacturing method for three dimensional semiconductor device}
본 발명은 3차원 반도체 장치 제조 방법에 관한 것으로서, 상세하게는 두 장의 웨이퍼를 접합하여 3차원 반도체 장치를 제조할 때 접합된 웨이퍼 계면에서 발생된 결함으로 인한 불량품을 사전에 제거하여 공정 장비의 오염을 막고 공정 효율을 향상시키는 새로운 방법을 제안한다.
반도체 제조 기술의 발전과 더불어, 반도체 장치에 대한 미세화 및 고집적화 요구가 계속되어 오고 있으며, 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있다. 그러한 방법들 중 하나는 3차원 구조를 갖는 반도체 장치를 제공하는 것이다.
종래의 3차원 구조 반도체 장치는, 이미 제작된 베이스 반도체 기판과 절연층으로 구성된 하나의 반도체 소자 위에, 별도의 제2 반도체 기판과 절연층을 가진 이미 제작된 다른 반도체 소자를 접합하여 수직으로 적층한다. 그리고, 이들 각 반도체 소자들을 서로 연결하기 위하여, 반도체 기판을 관통하는 크고 깊은 연결선이나, 혹은 요철모양의 구조를 이용하여 미리 제작된 반도체 기판(혹은 개별적인 IC 칩)을 접합하는 기술 등을 이용하고 있다.
그런데, 상하의 반도체 소자를 전기적으로 연결하기 위해선, 상부 반도체 장치가 하부의 반도체 장치와 매우 정밀하게 정렬되도록 반도체 기판이 접합되어야 한다.
이와 달리, 하부 반도체 장치를 완성 후, 레이저를 이용하여 절연층 위의 다결정이나 비결정 반도체를 녹여 단결정으로 만들고, 만들어진 단결정 반도체를 이용하여 상부 반도체 장치를 형성하는 방법이나, 단결정 반도체 기판 위에 절연층을 덮고 절연층으로부터 부분적으로 노출된 단결정 영역에서 절연층 위로 단결정 에피층을 성장(Epitaxial growth)시킨 후 반도체 장치를 형성하는 방법 등도 제안된 바 있다.
하지만, 상기한 방법들의 경우, 레이저를 이용하거나 에피층을 성장시킬 때 1000℃ 이상의 고온 공정이 요구되므로, 하부에 위치한 미리 제조된 반도체 장치에 이러한 고온의 영향이 미칠 수 있다.
따라서, 3차원 구조 반도체 소자를 제조함에 있어 고온 공정의 진행 시 온도의 영향으로부터 상대적으로 자유로울 수 있을 뿐만 아니라, 나아가 집적도의 향상을 통해 반도체 제조 수율을 보다 향상시킬 수 있도록 하기 위한 새로운 방안이 요구되고 있다.
3차원 반도체를 형성하기 위한 새로운 대안으로서 본 출원인은 두 장의 웨이퍼를 접합하는 방법을 제안한 바 있다(등록특허 10-0904771, 등록특허 10-0975332).
이 방법에 따르면 도 1a 및 1b에 도시된 바와 같이 제1기판(110) 표면에 반도체 디바이스(120), 절연층(130), 층간배선층(140) 등이 미리 형성된 억셉터 웨이퍼(acceptor wafer)(100)를 준비하고, 또 다른 웨이퍼로서 도 2a 및 2b에 도시된 바와 같이 반도체 막을 억셉터 웨이퍼 위에 전사하기 위해 표면에 얇은 반도체 박막(230)이 있는 도너 웨이퍼(donor wafer)(200)를 준비한다. 도너 웨이퍼는 반도체 기판과 반도체 박막 사이에 분리층(detaching region)(220)이 형성되어 있다. 이 분리층은 반도체 박막이 억셉터 웨이퍼에 전사된 후 도너 웨이퍼의 반도체 기판이 반도체 박막으로부터 분리가 잘 되도록하는 경계층 역할을 한다.
억셉터 웨이퍼와 도너 웨이퍼를 서로 접합한 후에, 분리층을 따라서 도너 웨이퍼의 반도체 기판을 분리해내면, 도너 웨이퍼의 반도체 박막만이 억셉터 웨이퍼 위에 남게된다. 이렇게 전사된 반도체 박막은 이후에 후속적인 반도체 공정을 거쳐 3차원 디바이스 형성에 사용된다.
도 3a에 도시한 바와 같이 두 웨이퍼가 접합된 경우 도너 웨이퍼 영역(I)과 억셉터 웨이퍼 영역(II)의 접합면(X)은 이물질이나 표면 결함이 존재할 수 있다. 예를 들어 도 3b를 참조하면 억셉터 웨이퍼와 도너 웨이퍼 사이에 슬러리 입자(slurry particle)(p)와 같은 이물질이 침투될 수 있다. 이러한 이물질은 두 웨이퍼의 접합면에 공극(vp)을 유발한다. 또한 디싱(dishing) 등으로 인하여 억셉터 표면의 불균질한 단면이 존재할 때 두 웨이퍼 면 사이의 접착이 충분치 않아서 역시 공극(vd)이 형성될 수 있다.
이러한 공극이나 이물질로 인해 도너 웨이퍼로부터 전사된 반도체 박막(230)에 결함(defect)이 발생하고, 결함 주변의 반도체 박막이 부분적으로 떨어져 나와 후속 공정 중에 반도체 장비를 오염시키는 문제가 있다. 또한, 결함으로인한 오염 물질이 후속적인 3차원 반도체 제조 공정에 장애 요인이 되고 있다.
본 발명은 전술한 기술적 배경하에서 창안된 것으로, 본 발명의 목적은 두 장의 웨이퍼를 접합하여 3차원 반도체를 제조하는 공정에 있어서 웨이퍼 접합면의 결함을 사전에 제거하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 3차원 반도체 장치 제조 공정에서 결함으로 인한 반도체 장비의 오염을 방지하고 보다 신뢰성 있는 3차원 반도체 제조 방법을 제안하는데 있다.
기타, 본 발명의 또 다른 목적 및 기술적 특징은 이하의 상세한 설명에서 보다 구체적으로 제시될 것이다.
상기 목적을 달성하기 위하여, 본 발명은 제1반도체 기판에 디바이스가 형성된 억셉터 웨이퍼를 준비하고, 제2반도체 기판 반도체 박막층이 배치된 도너 웨이퍼를 준비하고, 상기 억셉터 웨이퍼와 도너 웨이퍼를 접합하고, 상기 도너 웨이퍼의 반도체 박막층을 제외한 제2반도체 기판을 억셉터 웨이퍼로부터 분리하고, 상기 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함(defect)을 측정하고, 상기 결함에 기초하여 포토마스크를 제조하고, 상기 포토마스크를 이용하여 상기 반도체 박막층에 존재하는 결함을 선택적으로 제거하는 단계를 포함하는 3차원 반도체 형성을 위한 3차원 반도체 박막 제조방법을 제공한다.
상기 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함으로부터 결함 지도(defect map)를 준비하고, 이 결함 지도를 기초로 하여 상기 포토마스크를 제조할 수 있다. 상기 포토마스크는 예를 들어 투명 필름 위에 결함 지도를 프린팅하여 제조할 수 있다.
상기 제1반도체 기판은 표면에 반도체 디바이스층이 존재하고, 상기 반도체 디바이스 층 위에는 디바이스를 연결하는 층간배선층 및 배선들 사이를 매우는 절연층이 형성될 수 있다. 상기 반도체 박막층에는 불순물이 미리 도핑될 수 있다.
상기 도너 웨이퍼는 제2반도체 기판과 반도체 박막층 사이에 분리층(detaching region)이 형성되어 있는 것이 바람직하다. 이 경우, 상기 분리층은 산화막층, 질화막층, 금속층, 다공성 실리콘층 또는 이들의 혼합층 중에서 선택되는 어느 하나일 수 있다.
상기 반도체 박막층에 존재하는 결함은 억셉터 웨이퍼에 형성된 디바이스의 다이(die) 단위 또는 칩(chip) 단위로 선택적으로 제거할 수 있다. 또한, 이와 달리 결함이 있는 부분만을 제한적으로 선택하여 제거할 수도 있다.
상기 반도체 박막층에 존재하는 결함은 식각을 통해 선택적으로 제거할 수 있으며, 상기 결함은 상기 반도체 박막에 빛을 조사하고 빛의 굴절을 통해 측정할 수 있다.
상기 결함 제거 후에, 상기 반도체 박막층에 디바이스를 형성하여 3차원 반도체 구조를 완성할 수 있다.
본 발명은 또한, 제1반도체 기판에 디바이스가 형성된 억셉터 웨이퍼를 준비하고, 제2반도체 기판 표면에 반도체 박막층이 배치된 도너 웨이퍼를 준비하고, 상기 억셉터 웨이퍼와 도너 웨이퍼를 접합하고, 상기 도너 웨이퍼의 반도체 박막층을 제외한 제2반도체 기판을 억셉터 웨이퍼로부터 분리하고, 상기 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함(defect)을 측정하고, 직접 전사(direct writing) 방식으로 상기 반도체 박막층에 존재하는 결함을 선택적으로 제거하는 단계를 포함하는 3차원 반도체 장치 제조방법을 제공한다.
직접 전사 방식으로 결함을 선택적으로 제거하는 경우 억셉터 웨이퍼에 형성된 디바이스의 다이나 칩 단위가 아닌 결함이 있는 영역을 부분적으로 제거할 수 있으며, 이 경우 마스크 없이 전자빔(e-beam)과 식각 기술을 이용하여 결함을 선택적으로 제거할 수 있다.
본 발명에 따르면, 3차원 반도체 장치 제조에 있어서 공정 중에 발생하는 결함을 사전에 제거하여 장비 오염을 방지하고 공정 신뢰성을 더욱 향상시킨다. 또한, 향상된 공정 신뢰성을 바탕으로 웨이퍼 레벨에서 3차원 반도체 장치를 제조함으로써 제조 수율 향상 및 제조 원가 절감에 크게 기여할 수 있다. 뿐만 아니라 불량 제품을 제조 공정 중에 미리 제거함으로써 최종 제품의 불량율을 감소시킬 수 있다.
도 1a 및 1b는 억셉터 웨이퍼를 보인 사시도 및 단면도.
도 2a 및 2b는 도너 웨이퍼를 보인 사시도 및 단면도.
도 3a 및 3b는 접합된 두 웨이퍼의 단면 및 부분 확대도.
도 4는 본 발명의 3차원 반도체 장치 제조 공정을 보인 순서도.
도 5a 및 5b는 접합된 웨이퍼에서 도너 기판을 분리하는 모습을 보인 단면도와 부분 확대도.
도 6a 및 6b는 결합된 웨이퍼의 단면도와 부분 확대도.
도 7a 및 7b는 결함이 존재하는 웨이퍼를 보인 단면도와 평면도.
도 8a 및 8b는 결함이 있는 다이 영역이 선택적으로 제거된 평면도와 단면도.
본 발명은 3차원 구조의 반도체 장치 형성에 있어서 두 웨이퍼의 접합면에서 발생될 수 있는 결함으로 인한 제품 불량을 사전에 제거하는 새로운 3차원 반도체 장치 제조 방법을 제안한다.
도 4를 참조하여 본 발명에 따른 3차원 반도체 장치 제조 공정을 살펴보면 다음과 같다.
먼저, 디바이스가 형성된 억셉터 웨이퍼와 디바이스가 형성되지 않은 도너 웨이퍼를 결합한다(단계 S1), 접합된 두 웨이퍼에서 디바이스가 형성되지 않은 도너 웨이퍼의 기판만을 분리해내고 도너 웨이퍼의 반도체 박막은 억셉터 웨이퍼 표면에 잔류시킨다(단계 S2).
이물질이나 표면 불균일 등으로 인하여 억셉터 웨이퍼에 전사된 반도체 박막이 불균질하거나 결함이 존재할 경우 해당되는 부분을 선택적으로 제거한다. 이를 위하여 먼저 억셉터 웨이퍼 표면에 전사된 반도체 박막의 결함을 측정한다. 이 결함을 토대로 결함 지도(defect map)을 준비할 수 있다(단계 S3). 측정된 결함이나 결함 지도를 기초로 포토마스크(photo mask)를 제작한다(단계 S4). 이 포토마스크를 이용하여 웨이퍼의 해당 영역에 존재하는 결함있는 반도체 박막을 선택적으로 제거한다(단계 S5).
선택적으로 제거된 반도체 박막 이외에 나머지 정상적인 반도체 박막에는 후속 공정을 통하여 반도체 장치를 형성하여 3차원 구조의 반도체 장치를 웨이퍼 레벨에서 완성한다.
이와 같은 본 발명의 3차원 반도체 장치 제조 방법을 도면 및 바람직한 실시예를 참조하여 보다 상세하게 설명한다.
도 5a 및 5b는 억셉터 웨이퍼와 도너 웨이퍼를 접합한 후 도너 웨이퍼의 제2기판(210)을 제거하는 모습을 보이고 있다.
억셉터 웨이퍼와 도너 웨이퍼의 접합은 예를 들어 억셉터 웨이퍼 표면에 접합층을 형성하고 이 접합층을 매개로 도너 웨이퍼를 접합할 수 있다. 상기 접합층으로는 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photosetting adhesive) 및 혐기 경화형 접착제(anaerobe adhesive)를 포함하는 경화형 접착제 또는, 금속계(Ti, TiN, Al), 에폭시계, 아크릴레이트계, 실리콘계 가운데 어느 하나로 이루어진 것을 사용할 수 있다.
억셉터 웨이퍼의 제1기판(110) 표면의 절연층(130) 위에 도너 웨이퍼의 반도체 박막(230)이 전사되어 서로 접한 상태에서 도너 웨이퍼의 제2기판이 분리된다. 도너 웨이퍼는 제2기판과 반도체 박막 사이에 분리가 용이하도록 경계층인 분리층(220)이 미리 형성되어 있다. 이 분리층은 예를 들어 산화막층, 질화막층, 금속층, 다공성 실리콘층 또는 이들의 혼합으로 이루어 질 수 있으며, 도너 웨이퍼의 제2기판 표면에 일정 깊이로 산화층 형성이나 도핑 등의 방법으로 분리층을 형성할 수 있다.
억셉터 웨이퍼의 제1기판(110)과 도너 웨이퍼의 제2기판(210)은 예를 들어 단결정 실리콘 재질의 반도체 기판일 수 있다.
도너 웨이퍼의 제2기판이 분리되고 반도체 박막(230) 만이 억셉터 웨이퍼 위에 잔류하게 되면 도 6a에 도시한 바와 같이 구조적으로 일체화된 하나의 결합 웨이퍼(300)가 형성된다.
억셉터 웨이퍼는 도 6b에 도시한 바와 같이 제1기판(110) 표면에 반도체 디바이스(120)가 미리 형성되어 존재하며, 그 위에 디바이스를 연결하는 배선층(140)들과 배선들 사이를 매우는 층간 절연층(130)이 구성될 수 있다. 상기 반도체 디바이스는 예를 들어 메모리 소자나 로직 소자일 수 있고, 상기 배선층은 반도체 디바이스를 전기적으로 연결할 뿐만 아니라, 후속 공정으로 도너 기판의 반도체 박막에 형성되는 또 다른 반도체 디바이스를 전기적으로 연결할 수도 있다.
억셉터 웨이퍼 위에 전사된 반도체 박막(230)은 이후에 반도체 공정을 거처서 3차원 디바이스 형성에 사용된다. 이를 위하여 상기 반도체 박막은 미리 불순물이 도핑될 수 있다. 예를 들어 n형, n+형, p형, 또는 p+형 불순물이 도핑되거나 필요에 따라 이들 불순물층이 혼합되어 형성될 수 있다. 이러한 불순물층은 예를 들어, 도너 웨이퍼의 제2기판에 전술한 분리층을 형성한 다음, 연속적인 공정으로 제2기판 표면에 불순물층이 형성되도록 할 수 있다. 후속 공정을 통해 상기 반도체 박막에 형성되는 반도체 디바이스는 예를 들어 메모리 소자나 로직 소자일 수 있으며, 억셉터 웨이퍼에 미리 형성된 반도체 디바이스와 유기적으로 작동하는 소자로 형성될 수 있을 것이다.
도 7a는 반도체 박막(230)이 전사되어 있는 결합 웨이퍼에서 반도체 박막에 존재하는 결함(d)을 모식적으로 보인 단면도이다. 이러한 결함은 주변의 반도체 박막의 결합력을 약화시키고 이로 인하여 반도체 박막이 부분적으로 억셉터 웨이퍼로부터 떨어져 나가기 쉽고, 그 결과 후속적인 공정 진행 중에 장비의 오염을 유발하게 된다.
본 발명은 전체적인 제조 수율을 향상 시키고, 장비 오염을 막기 위해 결함이 존재하는 반도체 박막을 선택적으로 제거하고, 남아 있는 정상적인 박막을 이용하여 3차원 디바이스 제작을 위한 공정을 진행한다.
결함이 존재하는 반도체 박막을 웨이퍼 레벨에서 관찰하면 도 7b와 같다. 정상적인 반도체 다이(410)들 중간에 일부 결함이 있는 반도체 다이(420b)가 존재하며, 각각의 다이들은 절단 라인(scribe line)(430)으로 구분되어 있다. 본 발명에서는 결함이 존재하는 반도체 다이 또는 칩 영역을 기준으로 반도체 박막을 제거하는 것을 제안한다. 또는, 필요에 따라서는 결함이 있는 부분의 박막 만을 제한적으로 제거할 수도 있다. 특정 다이 영역에 결함이 존재하게 되면 해당 다이 자체는 제품으로 사용할 수 없게 될 수 있으므로 미리 제거하여 제품 불량률을 감소시킬 수 있다. 또한, 다이 또는 칩 영역을 기준으로 반도체 박막을 제거함으로써 결함의 크기 보다 넓은 부분이 제거되기 때문에 결함 주변의 반도체 박막이 벗겨지는 것을 원천 적으로 차단할 수 있다. 또한, 후술하는 바와 같이 포토마스크의 패턴 형성도 쉽게 할 수 있는 장점이 있다.
억셉터 웨이퍼에 전사된 반도체 박막 중 결함이 있는 다이 영역을 선택적으로 제거하기 위한 첫번째 단계로 결함을 측정한다. 결함의 측정에는 다양한 비파괴 검사 방법이 이용될 수 있다. 예를 들어 웨이퍼 표면에 빛을 조사하여 굴절율의 차이를 기준으로 결함의 존재를 확인할 수도 있고, 적외선의 투과성을 이용하여 결함을 측정할 수도 있다.
측정된 결함을 토대로 도 7b의 웨이퍼 평면도와 유사하게 결함 지도(defect map)을 만든다. 결함 지도는 결함이 존재하는 영역만을 표시할 수도 있고, 결함이 있는 반도체 다이 영역으로 표시될 수도 있을 것이다.
결함 지도에 기초하여 반도체 다이 영역을 기준으로 해당 반도체 박막을 선택적으로 제거하기 위한 포토마스크를 준비한다. 본 발명에 있어서 포토마스크는 결함이 존재하는 반도체 다이 영역의 박막을 제거할 목적으로 제조하기 때문에, 일반적으로 반도체 공정에서 배선층 형성, 부분적 박막 제거 등에 사용되는 포토마스크와 달리 패턴 크기가 매우 크다. 즉 반도체 다이 사이즈에 해당하는 패턴 크기를 가질 수 있다. 따라서, 포토마스크를 형성하는 일반적인 방법으로서 유리 마스크 위에 크롬 패턴을 형성하는 방법 대신 보다 간단하고 경제적인 방법으로 제조할 수 있다. 예를 들어, 얇은 투명 필름 위에 잉크를 이용하여 패턴을 형성할 수 있을 것이다. 따라서 본 발명에서는 간단한 프린팅 공정으로 박막 제거용 포토마스를 제조할 수 있다.
결함 지도를 기초로 포토마스크가 준비되면, 이 포토마스크를 이용하여 식각 공정에 의해 웨이퍼 레벨에서 결함 있는 반도체 박막을 선택적으로 제거한다. 도 8a 및 8b를 참조하면 결함이 존재하는 다이 영역의 반도체 박막이 선택적으로 제거된 모습을 보이고 있다. 정상 다이(410) 주변으로 일부 다이 제거 영역(420b)이 존재하는 것을 볼 수 있다.
이와 같이 결함이 존재하는 다이 영역의 반도체 박막이 미리 선택적으로 제거됨으로써 후속 고정 진행 중에 결함이 있는 반도체 박막이 웨이퍼로부터 떨어져 나와 장비를 오염시키는 문제를 원천적으로 해결할 수 있다. 또한, 후속 공정으로 반도체 박막에 디바이스가 형성되고 억셉터 웨이퍼에 미리 형성된 디바이스와 함께 3차원 구조의 반도체 장치가 완성되면, 정상 다이 영역만을 선택하여 불량 다이를 쉽게 분리할 수 있을 것이다.
또한, 본 발명에 있어서 포토마스크를 이용하지 않고 결함을 선택적으로 제거할 수도 있다. 예를 들어, 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함(defect)을 측정하고, 직접 전사(direct writing) 방식으로 반도체 박막층에 존재하는 결함을 제거할 수 있다.
이 경우, 반도체 박막층에 포토리지스트층을 형성하고, 포토리지스트에서 상기 결함이 존재하는 부분을 전자빔(e-beam)으로 제거하고, 포토리지스트가 제거되어 노출되는 반도체 박막층의 결함을 식각을 통해 선택적으로 제거할 수 있다. 이와 같은 직접 전사 방식을 이용한 결함 제거는 공정을 더욱 단순화시킬 수 있을 뿐만 아니라 결함이 존재하는 다이 전체가 아닌 결함이 존재하는 부분만을 제거하기 때문에 제조 수율 측면에서도 유리하다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
100:억셉터 웨이퍼 110:제1기판
120:반도체 디바이스 130:절연층
140:층간 배선층 200:도너 웨이퍼
210:제2기판 220:분리층
230:반도체 박막 410:반도체 다이
420a:결함 다이 420b:다이 제거 영역

Claims (14)

  1. 제1반도체 기판에 반도체 디바이스층이 형성된 억셉터 웨이퍼를 준비하고,
    제2반도체 기판 표면에 반도체 박막층이 배치된 도너 웨이퍼를 준비하고,
    상기 억셉터 웨이퍼와 도너 웨이퍼를 접합하고,
    상기 도너 웨이퍼의 반도체 박막층을 제외한 제2반도체 기판을 억셉터 웨이퍼로부터 분리하고,
    상기 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함(defect)을 측정하고,
    상기 결함에 기초하여 포토마스크를 제조하고,
    상기 포토마스크를 이용하여 상기 반도체 박막층에 존재하는 결함을 선택적으로 제거하는 단계를 포함하는
    3차원 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함으로부터 결함 지도(defect map)를 준비하고, 이 결함 지도를 기초로 하여 상기 포토마스크를 제조하는 3차원 반도체 장치 제조방법.
  3. 제2항에 있어서, 상기 포토마스크는 투명 필름 위에 결함 지도를 프린팅하여 제조하는 3차원 반도체 장치 제조방법.
  4. 제1항에 있어서, 상기 제1반도체 기판은 표면에 반도체 디바이스층이 존재하고, 상기 반도체 디바이스 층 위에는 디바이스를 연결하는 배선층 및 배선들 사이를 매우는 층간 절연층이 형성되어 있는 3차원 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 도너 웨이퍼는 제2반도체 기판과 반도체 박막층 사이에 분리층(detaching region)이 형성되어 있고,
    상기 분리층은 산화막층, 질화막층, 금속층, 다공성 실리콘층 또는 이들의 혼합층 중에서 선택되는 어느 하나인 3차원 반도체 장치 제조방법.
  6. 삭제
  7. 제1항에 있어서, 상기 반도체 박막층에 존재하는 결함은 억셉터 웨이퍼에 형성된 디바이스의 다이(die) 단위 또는 칩(chip) 단위로 선택적으로 제거하는 3차원 반도체 장치 제조방법.
  8. 제1항에 있어서, 상기 반도체 박막층에 존재하는 결함은 식각을 통해 선택적으로 제거하는 3차원 반도체 장치 제조방법.
  9. 제1항에 있어서, 상기 결함은 상기 반도체 박막에 빛을 조사하고 빛의 굴절을 통해 측정하는 3차원 반도체 장치 제조방법.
  10. 제1항에 있어서, 상기 반도체 박막층에는 불순물이 도핑되어 있는 3차원 반도체 장치 제조방법.
  11. 제1항에 있어서, 상기 결함 제거 후에, 상기 반도체 박막층에 디바이스를 형성하는 단계를 더 포함하는 3차원 반도체 장치 제조방법.
  12. 제1항에 있어서, 상기 반도체 박막층은 단결정 반도체를 포함하는 3차원반도체 장치 제조방법.
  13. 제1반도체 기판에 디바이스가 형성된 억셉터 웨이퍼를 준비하고,
    제2반도체 기판 표면에 반도체 박막층이 배치된 도너 웨이퍼를 준비하고,
    상기 억셉터 웨이퍼와 도너 웨이퍼를 접합하고,
    상기 도너 웨이퍼의 반도체 박막층을 제외한 제2반도체 기판을 억셉터 웨이퍼로부터 분리하고,
    상기 억셉터 웨이퍼와 상기 반도체 박막층의 접합면에 존재하는 결함(defect)을 측정하고,
    직접 전사(direct writing) 방식으로 상기 반도체 박막층에 존재하는 결함을 선택적으로 제거하는 단계를 포함하는
    3차원 반도체 장치 제조방법.
  14. 제13항에 있어서, 상기 반도체 박막층에 존재하는 결함을 선택적으로 제거하는 단계는 상기 반도체 박막층에 포토리지스트층을 형성하고, 포토리지스트에서 상기 결함이 존재하는 부분을 전자빔(e-beam)으로 제거하고, 포토리지스트가 제거되어 노출되는 반도체 박막층의 결함을 식각을 통해 선택적으로 제거하는 3차원 반도체 장치 제조방법.
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755368B1 (ko) 2006-01-10 2007-09-04 삼성전자주식회사 3차원 구조를 갖는 반도체 소자의 제조 방법들 및 그에의해 제조된 반도체 소자들
JP2011134836A (ja) 2009-12-24 2011-07-07 Toshiba Corp 裏面照射型撮像素子の製造方法
JP2012015316A (ja) 2010-06-30 2012-01-19 Canon Inc 半導体装置およびその製造方法、ならびに固体撮像装置

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