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JP2011086766A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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JP2011086766A
JP2011086766A JP2009238459A JP2009238459A JP2011086766A JP 2011086766 A JP2011086766 A JP 2011086766A JP 2009238459 A JP2009238459 A JP 2009238459A JP 2009238459 A JP2009238459 A JP 2009238459A JP 2011086766 A JP2011086766 A JP 2011086766A
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wiring board
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semiconductor device
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卓 菊池
Tomoaki Hashimoto
知明 橋本
Tatsuya Hirai
達也 平井
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

【課題】半導体装置を小型化する。
【解決手段】マイコンチップ（半導体チップ）３のパッド（電極パッド）３ｄと電気的接続する端子（ボンディングリード）２２よりも周縁部側に配置されるランド２３上に接合するバンプ電極（導電性部材）４を封止樹脂（封止体）２７で封止する。その後、バンプ電極４の一部が露出するように封止樹脂２７の一部を研削（除去）する。さらに、研削後、バンプ電極４の一部を封止樹脂２７の表面２７ａから突出させる工程を行う。
【選択図】図１

Description

本発明は半導体装置およびその製造技術に関し、特に、半導体チップなどの電子部品が搭載された基材の主面上にさらに別の配線基板を積層する電子装置（半導体装置）に適用して有効な技術に関する。
近年、半導体装置などの電子装置に対する小型化の要求がより一層強まっている。そのため、実装基板（マザーボード）上に搭載される半導体装置やチップ部品などの実装領域を低減するために、複数の電子部品（半導体チップ）を１つの電子装置（半導体装置）に搭載して構成することが有効とされている。
このような半導体装置の構成としては、例えば特開２００７−１２３４５４号公報（特許文献１）に示すように、複数の半導体チップを別々のパッケージで製造しておき、１つのパッケージ上に別のパッケージを積層する、ＰＯＰ（Package on Package）型の半導体装置が検討されている。
また、ＰＯＰ型の半導体装置で使用されるパッケージの構成として、例えば特開２００８−１１８１５２号公報（特許文献２）の図１１および図１２に示す構成がある。特許文献２では、基板上に形成された配線体と、配線体上に設けた導体柱（導体突起）とからなる配線基板の配線体の一方の面に、ＩＣチップをフリプチップ接続し、基板の一方の面上で、ＩＣチップ及び導体柱を絶縁樹脂で覆い、封止する。その後、樹脂を研削し、導体柱の端面を露出させている。
特開２００７−１２３４５４号公報 特開２００８−１１８１５２号公報
前記特許文献１のような半導体装置の場合、下段側のパッケージの基板の主面において、基板上に搭載された半導体チップの周囲に、上段側のパッケージと接続するためのランドが配置されている。そのため、ランドを避けて半導体チップを封止するためには、前記特許文献１の図７に示すように、この半導体チップを封止するための樹脂を半導体チップの上方側からの供給する、所謂トップゲート方式を適用する必要がある。
しかしながら、トップゲート方式の場合、使用する成形金型の構造が複雑となるだけでなく、成形金型のキャビティ内に残存する空気を、このキャビティ外に排出するための領域（エアベント）を、半導体チップの周囲に設ける必要がある。このため、半導体チップとこの半導体チップの周囲に配置されるランドとの距離を広くしなければならず、半導体装置の小型化が困難となる。
そこで、本願発明者は、前記特許文献２のように、基板のランド上に予め導体部材（導体柱）を形成し、この導体部材も樹脂で覆った後に、樹脂の一部を除去することで、導体部材の一部を樹脂から露出させ、上段側のパッケージ、又は下段のパッケージ上に搭載する電子部品との電気的な接続を行うことについて検討した。
しかしながら、前記特許文献２のような方法の場合、樹脂から露出する導体部材の表面は樹脂封止工程により形成された封止体の表面と同じ高さとなってしまう。そのため、前記特許文献１のように１つのパッケージ上に別のパッケージを搭載する場合において、下段側、上段側、又は両側のパッケージが反ってしまうと、上段側のパッケージの外部端子が下段側のパッケージに形成された導体部材と接続され難くなり、接続されない箇所も生じる虞があることがわかった。
この対応策としては、上段側のパッケージに形成する外部端子を大きく（高く、厚く）形成しておくことが考えられるが、半導体装置の実装高さを低減することが困難となる。
また、上段側のパッケージを下段側のパッケージ上に搭載する際、上段側のパッケージの外部端子（電極）と接続される導体部材（電極）が封止体の表面と同じ高さ、言い換えると、封止体から露出される導体部材を含む封止体の表面が平坦な面になっていると、電極同士の位置合わせが困難となる。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置を小型化することができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の信頼性を向上することができる技術を提供することにある。
また、本発明の他の目的は、半導体装置を薄型化することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明の一つの実施の形態における半導体装置の製造方法は、以下の工程を含んでいるものである。
（ａ）主面、前記主面に形成された複数のボンディングリード、および前記複数のボンディングリードよりも前記主面の周縁部側に形成された複数の第１ランドを有する配線基板を準備する工程を含んでいる。また、（ｂ）前記配線基板の前記複数の第１ランド上に複数の第２導電性部材をそれぞれ配置する工程を含んでいる。また、（ｃ）主面、および前記主面に形成された複数の電極パッドを有する第１半導体チップを、前記配線基板の前記主面に搭載する工程を含んでいる。また、（ｄ）前記第１半導体チップの前記複数の電極パッドと前記配線基板の前記複数のボンディングリードとを複数の第１導電性部材を介してそれぞれ電気的に接続する工程を含んでいる。また、（ｅ）前記第１半導体チップおよび前記複数の第２導電性部材を樹脂で封止し、封止体を形成する工程を含んでいる。また、（ｆ）前記（ｅ）工程の後、前記複数の第２導電性部材のそれぞれの一部が露出するように、前記封止体の一部を除去する工程を含んでいる。また、（ｇ）前記（ｆ）工程の後、前記複数の第２導電性部材のそれぞれの一部を、前記封止体の表面から突出させる工程を含んでいる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体装置を小型化することができる。
本発明の一実施の形態である半導体装置の全体構造を示す断面図である。 図１に示すベースパッケージの主面側の内部構造を示す透視平面図である。 図１に示すベースパッケージの裏面側を示す平面図である。 図１に示すサブ基板の主面側を示す平面図である。 図１に示すサブ基板の裏面側を示す平面図である。 図１に示すインタポーザ基板の主面側を示す平面図である。 図１に示すインタポーザ基板の裏面側を示す平面図である。 図１に示すインタポーザ基板の裏面と封止樹脂の表面の詳細構造を示す要部拡大断面図である。 基材準備工程において準備する配線基板の主面の全体構造を示す平面図である。 図９に示すベース基板のランド上にバンプ電極を形成した状態を示す断面図である。 図１０に示すベース基板に半導体チップを搭載している状態を示す要部断面図である。 図１１に示す半導体チップ周辺を拡大して示す拡大断面図である。 図１１に示す半導体チップのパッドとベース基板の端子をワイヤボンディングした状態を示す断面図である。 成形金型内に図１３に示すベース基板を配置した状態を示す断面図である。 図１４に示す上金型と下金型を近づけてベース基板をクランプした状態を示す断面図である。 図１５に示すキャビティ内に封止用の樹脂を供給し、封止体を形成した状態を示す断面図である。 図１６に示すベース基板を成形金型から取り出した状態を示す断面図である。 図１７に示す封止樹脂の表面を研削し、バンプ電極の一部を露出させた状態を示す断面図である。 図１８に示すバンプ電極を封止樹脂の表面から突出させた状態を示す断面図である。 図１８に示すバンプ電極周辺を拡大して示す要部拡大断面図である。 図１９に示すバンプ電極周辺を拡大して示す要部拡大断面図である。 図１９に示す一括封止構造体上に積層する配線基板の裏面側を示す平面図である。 図１９に示す一括封止構造体上に図２２に示す配線基板を配置した状態を示す断面図である。 図２３に示す配線基板と一括封止構造体を近づけて積層した状態を示す断面図である。 図２４に示す一括封止構造体および配線基板を切断した状態を示す断面図である。 本発明の他の実施の形態である半導体装置の全体構造を示す断面図である。 図２６に示す半導体装置の製造工程において、電極ポスト上にバンプ電極を接合して封止樹脂の表面から突出させる工程を示す要部拡大断面図である。 本発明の他の実施の形態である半導体装置の製造方法の封止工程において、上金型と下金型を近づけてベース基板をクランプした状態を示す断面図である。 本発明の他の実施の形態である半導体装置の製造方法により得られる一括封止構造体を示す断面図である。 図１に示す半導体装置の第１の変形例を示す断面図である。 図１に示す半導体装置の第２の変形例を示す断面図である。 図１に示す半導体装置の第３の変形例を示す断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
（実施の形態１）
本実施の形態では電子部品がそれぞれ搭載された複数の配線基板を積層した半導体装置の例として、複数の半導体パッケージが積層されるＰＯＰ型半導体装置（以下、単にＰＯＰと記載する）を取り上げて説明する。
ＰＯＰは、例えば、メモリチップ（半導体チップ）が搭載された配線基板（基材）と、メモリチップを制御する制御回路が形成されたコントローラチップ（半導体チップ）が搭載された別の配線基板（基材）とで構成される。これら複数の配線基板を積層し、上段側の配線基板と下段側の配線基板とを、導電性部材やインタポーザ基板を介して電気的に接続する。これにより、各配線基板に搭載された半導体チップ（電子部品）を電気的に接続し、システムを構成する。またＰＯＰは、例えば下段側の配線基板の下面に設けられた外部端子を介して外部電子機器の搭載されたマザーボード（実装基板）などに実装される。
他方、ＰＯＰと異なる形態の半導体パッケージとして、一枚の配線基板上に複数の半導体チップ（例えばコントローラ系チップとメモリ系チップ）を実装して、１つの半導体パッケージ内にシステムを構成するシステム・イン・パッケージ(System In Package：ＳＩＰ)型半導体装置（以下、単にＳＩＰと記載する）がある。
ＰＯＰは、複数枚の配線基板を備えているので、システムの多機能化に伴ってコントローラ系チップの入出力端子数が増加した場合でも、同一実装面積のＳＩＰに比べて信号配線の量を増やすことができる利点がある。また、ＰＯＰは、各配線基板にチップを実装した後にチップ同士を接続するので、チップ同士を接続する工程に先立って、チップと配線基板の接続状態を判定することが可能となり、パッケージの組み立て歩留まりの向上に有効である。また、ＳＩＰと比較してシステムの少量・多品種化にも柔軟に対応できる。
＜半導体装置の構造概要＞
図１は本実施の形態の半導体装置の全体構造を示す断面図である。図１において、ＰＯＰ（半導体装置）１は、メモリチップ２（電子部品、半導体チップ）が搭載されたサブパッケージ１０の下層に、メモリチップ２を制御するマイコンチップ（電子部品、半導体チップ、コントローラチップ）３が搭載されたベースパッケージ２０を積層配置した２段構造の積層型パッケージである。
本実施の形態では、ベースパッケージ２０とサブパッケージ１０がインタポーザ基板（配線基板）３０を介して電気的に接続され、システムを構成している。以下各パッケージの詳細構造について順に説明する。
＜ベースパッケージ＞
次に、図１に示すベースパッケージ２０の構造について説明する。図２は図１に示すベースパッケージの主面側の内部構造を示す透視平面図、図３は図１に示すベースパッケージの裏面側を示す平面図である。なお、図２では、主面側の各部材の配置を示すため、図１に示す封止樹脂２７を取り除いた状態で示している。
ベースパッケージ２０が有するベース基板（配線基板、基材）２１は、例えばビルドアップ工法によって製造された４層の配線層（表面配線層、裏面配線層および２層の内層配線）を有する多層配線基板である。また、各配線層同士を電気的に絶縁する絶縁層は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。また、４層の配線は、例えば銅（Ｃｕ）を主体とする導電膜によって構成されている。図１では、これらの配線の図示が省略されており、ベース基板２１の主面２１ａに形成された端子２２、ランド２３と、ベース基板２１の裏面２１ｂに形成された外部入出力用のランド２４のみが示されている。
図２に示すように、ベース基板２１の主面（表面、上面）２１ａは、平面形状が四角形からなり、本実施の形態では、正方形である。また、ベース基板２１の主面２１ａには、複数の端子（電極パッド、ボンディングリード）２２、および端子２２とそれぞれ電気的に接続される複数の配線２５が形成されている。また、主面２１ａには、複数の配線２５を介して端子２２と電気的に接続される複数のランド（電極パッド、主面側ランド）２３が形成されている。端子２２は、主面２１ａにおいて、チップ搭載領域２１ｃの周囲（すなわち、マイコンチップ３の周囲）に配置されている。本実施の形態では、四角形の平面形状をなすマイコンチップ３の各辺に沿ってそれぞれ複数の端子２２が形成されている。また、複数のランド２３は、端子２２よりも主面２１ａの周縁部側、すなわち、マイコンチップ３を基準として端子２２よりも外側に配置されている。本実施の形態では、ランド２３は、四角形の平面形状をなすベース基板２１の主面２１ａの各辺に沿ってそれぞれ複数配置されている。また、複数のランド２３には、複数のバンプ電極（導電性部材、ボール電極、半田ボール）４がそれぞれ接合し、バンプ電極４を介してベース基板２１とインタポーザ基板３０は電気的に接続されている。つまりバンプ電極４は、積層される基板間を電気的に接続する基板間導電路となっている。なお、バンプ電極４の詳細については後述する。
一方、ベース基板２１の主面２１ａの反対側に位置する裏面（実装面、下面）２１ｂは、図３に示すように平面形状が四角形からなり、本実施の形態では、例えば、主面２１ａと等しい大きさの正方形である。裏面２１ｂには、複数のランド（電極パッド、裏面側ランド）２４が形成され、例えば、行列状（マトリクス状）に配置されている。この複数のランド２４は、ベース基板２１の図示しない配線層を介して主面２１ａに形成された端子２２、あるいはランド２３と電気的に接続されている。複数のランド２４には、ＰＯＰ１を図示しない実装基板に搭載する際の接合材となる複数の半田ボール（外部端子）５が、それぞれ配置（接合）されている。
本実施の形態のバンプ電極４および半田ボール５は、Ｐｂ（鉛）を実質的に含まない、所謂、鉛フリー半田からなり、例えばＳｎ（錫）のみ、Ｓｎ（錫）−Ｂｉ（ビスマス）、またはＳｎ（錫）−Ａｇ（銀）−Ｃｕ（Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田、あるいは半田ボールについて説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
ベース基板２１の主面２１ａのチップ搭載領域２１ｃには、マイコンチップ３が搭載されている。マイコンチップ３は、図１に示すように主面３ａ、主面３ａと反対側に位置する裏面３ｂ、および主面３ａと裏面３ｂの間に位置する側面３ｃを有している。主面３ａおよび裏面３ｂは、平面形状が四角形からなり、本実施の形態では、例えば、正方形である。
また、マイコンチップ３の主面３ａには、トランジスタやダイオードなどの複数の半導体素子が形成され、各半導体素子は図示しない配線（チップ内配線）を介して電気的に接続され、集積回路を構成している。また、主面３ａ上には、主面３ａの外縁を構成する各辺に沿って集積回路と電気的に接続される複数のパッド（電極パッド）３ｄが形成されている。パッド３ｄは、集積回路が形成される回路形成領域を囲むように配置され、集積回路と前記したチップ内配線を介して電気的に接続されている。
また、図１に示すようにマイコンチップ３は、裏面３ｂがベース基板２１の主面２１ａと対向するように図示しない接着材を介してベース基板２１上に固定する、所謂、フェイスアップ実装方式によりベース基板２１上に搭載されている。
また、マイコンチップ３の主面３ａに形成された複数のパッド３ｄは、ベース基板２１の主面２１ａに形成された複数の端子２２と、例えば、金（Ａｕ）からなる複数のワイヤ（導電性部材）２６を介してそれぞれ電気的に接続されている。
また、ベース基板２１の主面２１ａとインタポーザ基板３０の裏面３０ｂとの間には、封止樹脂（封止体）２７が配置され、マイコンチップ３および複数のワイヤ２６は、この封止樹脂２７により封止されている。また、基板間を電気的に接続する端子であるバンプ電極４は、図１に示すように封止樹脂２７の表面（上面、主面）２７ａにおいて、封止樹脂２７から露出している。
＜サブパッケージ＞
次に、図１に示すサブパッケージ１０の構造について説明する。図４は図１に示すサブ基板の主面側を示す平面図、図５は図１に示すサブ基板の裏面側を示す平面図である。
サブパッケージ１０が有するサブ基板１１は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。図４に示すように、サブ基板１１の主面（表面、上面）１１ａは、平面形状が四角形からなり、例えば、図２に示すベース基板２１の主面２１ａよりも小さい正方形である。また、サブ基板１１の主面１１ａには、複数の端子（ボンディングリード、電極パッド）１２が形成されている。主面１１ａの略中央には、メモリチップ２を搭載する領域であるチップ搭載領域１１ｃが配置され、複数の端子１２は図４に示すようにチップ搭載領域１１ｃよりも周縁部側に形成されている。
また、主面１１ａの反対側に位置する裏面（実装面、下面）１１ｂにはサブパッケージ１０の外部端子（サブパッケージ１０のインタフェース用端子）となる複数のランド（端子、電極パッド）１３が形成されている。複数のランド１３は、例えば図５に示すように、行列状（マトリクス状）に配置されている。この複数のランド１３は、サブ基板１１の図示しない配線を介して主面１１ａに形成された端子１２と電気的に接続されている。複数のランド１３には、サブパッケージ１０をインタポーザ基板３０に搭載する際の接合材となる複数の半田ボール６が、それぞれ配置（接合）されている。
また、図１に示すようにベース基板２１の厚さはサブ基板１１の厚さよりも厚い。ベース基板はＰＯＰ１の外部端子を有する基板であり、多数の配線を引き回すためにはサブ基板１１よりも広い配線引き回しスペースが必要となる。このため、ベース基板２１では、例えば４層、あるいはそれ以上の配線層を形成し、平面積の増大を抑制しつつ、配線引き回しスペースを確保しているため、厚くなる。一方、サブ基板１１は、ベース基板２１上に搭載される基板なので、配線引き回しスペースはベース基板２１よりも小さくすることができる。したがって、サブ基板１１はベース基板２１よりも配線層数が少なく、例えば本実施の形態では、主面１１ａおよび裏面１１ｂにそれぞれ１層の配線層を有する２層構造の配線基板としている。
また、主面１１ａのチップ搭載領域１１ｃには、メモリチップ２が搭載されている。本実施の形態では、複数（２枚）のメモリチップ２を積層して搭載する例を示している。各メモリチップ２は、図１に示すように、それぞれ、平面形状が四角形からなる主面２ａ、主面２ａと反対側に位置する裏面２ｂを有している。本実施の形態では、メモリチップ２は、裏面２ｂがサブ基板１１の主面１１ａと対向した状態で搭載する、所謂フェイスアップ実装によりサブ基板１１上に搭載している。
メモリチップ２の主面２ａにはメモリセルアレイと呼ばれる記憶回路が形成され、主面２ａ上に形成された複数のパッド（電極パッド）２ｃと電気的に接続されている。メモリチップ２の記憶容量はメモリセルアレイの面積と相関があり、一般に、主面２ａの面積が大きい程、記憶容量が大きくなる。しかし、ＰＯＰ１、あるいはサブパッケージ１０の小型化を図る観点からは、主面２ａの面積を小さくすることが好ましい。そこで、本実施の形態では複数のメモリチップ２を積層することにより、必要な記憶容量を確保しつつ、かつ、サブパッケージ１０あるいはＰＯＰ１の小型化を図っている。
また、メモリチップ２のようなメモリ系の半導体チップは、マイコンチップ３のように演算処理回路が形成された、あるいは制御回路が形成されたコントローラ系の半導体チップと比較して必要な端子数が少ない。このため、複数のパッド２ｃは、主面２ａの各辺のうちの一辺に沿って配置されている。この複数のパッド２ｃは、例えば金（Ａｕ）からなる複数のワイヤ（導電性部材）１４を介して複数の端子１２とそれぞれ電気的に接続されている。このため、ワイヤ１４による接続距離を短くする観点から、複数の端子１２は、ワイヤ１４を介して接続されるパッド２ｃが配置される辺に沿って配置されている。また、本実施の形態では複数のメモリチップ２を搭載しているが、下段側のメモリチップ２のパッド２ｃと上段側のメモリチップ２のパッド２ｃはそれぞれ異なる辺に沿って配置されている。これにより、ワイヤ１４のループ形状が複雑化してワイヤ１４同士が短絡することを防止することができる。
また、サブ基板１１の主面１１ａ上には、封止樹脂（封止体）１５が配置（形成）され、複数のメモリチップ２および複数のワイヤ１４は、この封止樹脂１５により封止されている。
＜インタポーザ基板＞
次に、図１に示すインタポーザ基板３０の構造について説明する。図６は図１に示すインタポーザ基板の主面側を示す平面図、図７は図１に示すインタポーザ基板の裏面側を示す平面図である。
インタポーザ基板３０は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。図４あるいは図５に示すように、インタポーザ基板の主面（表面、上面）３０ａ、および裏面（下面）３０ｂは、それぞれ平面形状が四角形からなり、例えば、図２に示すベース基板２１の主面２１ａと同じ大きさの正方形である。
主面３０ａには、搭載するサブパッケージ１０の複数の端子、すなわち、ランド１３および半田ボール６の配置に応じて、これらと対向する位置に複数のランド（端子、電極パッド、主面側ランド、ボンディングリード）３１が形成されている。
一方、裏面３０ｂには、ベースパッケージ２０が有する基板間接続用の端子である複数のバンプ電極４の配置に応じて、これらと対向する位置に、複数のランド（電極パッド、裏面側ランド）３２が形成されている。
この複数のランド３１と複数のランド３２は、インタポーザ基板３０の図示しない配線を介してそれぞれ電気的に接続されている。また、図１に示すように、複数のランド３１は複数の半田ボール６と、複数のランド３２は複数のバンプ電極４とそれぞれ接合し、電気的に接続されている。つまり、ベースパッケージ２０とサブパッケージ１０とは、インタポーザ基板３０を介して電気的に接続されている。
ところで、サブパッケージ１０の有するランド１３の配置とベースパッケージ２０の有するバンプ電極４の配置がそれぞれ対向する位置に配置されていれば、インタポーザ基板３０を介さずに、サブパッケージ１０とベースパッケージ２０を接続することもできる。しかし、本実施の形態のようにインタポーザ基板３０を介して電気的に接続することにより、異なる端子配列のパッケージを電気的に接続することができる。つまり、各パッケージの設計の自由度が向上する。例えば、本実施の形態のように、主面の平面寸法が異なる配線基板をそれぞれ有する複数のパッケージであっても、容易に接続することができる。本実施の形態では、インタポーザ基板３０は、異なる端子配列のパッケージを電気的に接続するための基板なので、主面３０ａおよび裏面３０ｂにそれぞれ配線層を有する２層構造の配線基板としている。このため、図１に示すようにインタポーザ基板３０の厚さは、ベース基板２１の厚さよりも薄い。
ここで、インタポーザ基板３０の裏面３０ｂとベースパッケージ２０の封止樹脂２７の表面２７ａは接着固定されていない。図８は図１に示すインタポーザ基板の裏面と封止樹脂の表面の詳細構造を示す要部拡大断面図である。なお、図８ではインタポーザ基板３０の裏面３０ｂがソルダレジスト膜（絶縁膜）３３で覆われ、ソルダレジスト膜３３に形成された開口部においてランド３２が露出している例を示している。また、ランド３１の詳細構造の例として、例えば銅（Ｃｕ）からなるランド本体部３２ａの表面にニッケル（Ｎｉ）膜３２ｂ、金（Ａｕ）膜３２ｃからなるめっき膜を積層形成した構造を示している。
封止樹脂で覆われたパッケージ上に、別の配線基板を配置する場合、前記特許文献２に記載されるように封止樹脂の表面と上段側の配線基板の裏面を接着材で強固に固定する方法が考えられる。
ところが、本願発明者の検討によれば、上段側の配線基板と下段側パッケージの封止樹脂の表面を接着固定すると、以下の課題が生じることが判った。以下、本実施の形態のＰＯＰ１に当てはめて説明する。
ＰＯＰ１のような半導体装置は、その製造工程中あるいは完成後に種々の熱サイクル（加熱、冷却の温度サイクル）が印加される。ここで、封止樹脂２７の表面２７ａとインタポーザ基板３０の裏面３０ｂが接着固定されている場合、封止樹脂２７とインタポーザ基板の線膨張係数の相違に起因して応力が発生する。この応力は、ベースパッケージ２０およびインタポーザ基板３０の相互に作用して、基板（パッケージ）の変形（反り）や基板間接続端子であるバンプ電極４の破壊の原因となる。
そこで、本実施の形態では図８に示すように、封止樹脂２７の表面２７ａとインタポーザ基板３０の裏面３０ｂを、隙間Ｇ１を介して配置している。詳しくは、インタポーザ基板３０の裏面３０ｂを覆うソルダレジスト膜３３と封止樹脂２７の表面２７ａの間に隙間Ｇ１が配置されている。換言すれば封止樹脂２７の表面２７ａとインタポーザ基板３０（ソルダレジスト膜３３）の裏面３０ｂは離間して配置されている。詳しくは、バンプ電極４の高さ（厚さ）は、封止樹脂２７の高さ（厚さ）よりも高く（厚く）、バンプ電極４の一部は、封止樹脂２７の表面２７ａから突出している。このため、インタポーザ基板３０とベースパッケージ２０はバンプ電極４によって固定され、ソルダレジスト膜３３の開口部において接合するバンプ電極４とランド３１の接合部以外の部分は固着されていない。換言すれば、インタポーザ基板３０はバンプ電極４によって支持されている。
このため、ＰＯＰ１の製造工程中あるいは完成後に温度サイクルを印加した場合であっても、封止樹脂２７とインタポーザ基板の線膨張係数の相違による応力の発生を防止ないしは抑制することができる。したがって、基板（パッケージ）の変形（反り）や基板間接続端子であるバンプ電極４の破壊を防止することができるので、ＰＯＰ１の信頼性を向上させることができる。
また、本実施の形態では、バンプ電極４と封止樹脂２７は隙間Ｇ２を介して配置されている。換言すれば、バンプ電極４と封止樹脂２７は離間して配置されている。このようにバンプ電極４と封止樹脂２７を、隙間Ｇ２を介して配置することにより、ＰＯＰ１に熱サイクルを印加した場合であっても、バンプ電極４と封止樹脂２７の線膨張係数の相違に起因する応力の発生を防止ないしは抑制することができる。
また、本実施の形態のように、封止樹脂２７をインタポーザ基板およびバンプ電極４と離間して形成することにより、ＰＯＰ１の製造工程中あるいは完成後に侵入する水分などの不純物する排出し易くなる。したがって、これらの不純物（特に水分）に起因して発生するバンプ電極４の破壊などを防止ないしは抑制する観点から、本実施の形態のように不純物排出経路となる隙間Ｇ１、Ｇ２を配置することが好ましい。
前記した応力の発生を防止する観点からは、封止樹脂２７とインタポーザ基板３０（あるいはバンプ電極４）が固着されていなければ良い。したがって、インタポーザ基板３０の裏面３０ｂ（あるいはバンプ電極４）と封止樹脂２７の一部が接触していた場合であっても応力の発生を防止ないしは抑制することができる。
一方、前記した水分などの不純物を排出し易くする観点からは、インタポーザ基板３０の裏面３０ｂ（あるいはバンプ電極４）と封止樹脂２７は接触していないことが好ましい。隙間Ｇ１、Ｇ２を不純物の排出経路として用いる際に、排出経路内の障害物を極力取り除くためである。
なお、図８に示すように、封止樹脂２７とインタポーザ基板３０（あるいはバンプ電極４）を離間して配置する方法については、ＰＯＰ１の製造方法を説明する際に詳細に説明する。
＜半導体装置の製造方法＞
次に本実施の形態の半導体装置の製造方法について説明する。最初に本実施の形態の半導体装置の製造方法の概要について図１を用いて説明すると以下である。本実施の形態の半導体装置の製造方法は、ベース基板２１に相当する基材を準備する基材準備工程を有している。また、ベース基板２１に相当する基材の主面２１ａ上にマイコンチップ３を搭載するダイボンディング工程を有している。また、ベース基板２１の複数のランド２３上にバンプ電極４をそれぞれ配置するバンプ電極形成工程を有している。また、マイコンチップ３の複数のパッド３ｄとベース基板２１の複数の端子２２とを複数のワイヤ２６を介してそれぞれ電気的に接続するワイヤボンディング工程を有している。また、マイコンチップ３および複数のバンプ電極４を樹脂で封止し、封止樹脂２７を形成する封止工程を有している。また、前記封止工程の後、複数のバンプ電極４のそれぞれの一部が露出するように、封止樹脂２７の一部を除去するバンプ電極露出工程を有している。また、前記バンプ電極露出工程の後、複数のバンプ電極４のそれぞれの一部を、封止樹脂２７の表面から突出させるバンプ電極突設工程を有している。また、バンプ電極突設工程の後、インタポーザ基板３０に相当する基材を準備して、インタポーザ基板３０を封止樹脂の表面上に搭載する基材積層工程を有している。また、ベース基板２１に相当する基材の裏面２１ｂ側に半田ボール５を搭載するボールマウント工程を有している。また、ベース基板２１に相当する基材上にインタポーザ基板３０に相当する基材が搭載された状態で、これを切断し、個片化する個片化工程を有している。また、サブパッケージ１０を準備して、インタポーザ基板３０の主面３０ａ上に搭載する、サブパッケージ搭載工程を有している。
本実施の形態の半導体装置の製造方法では、封止工程において、マイコンチップ３およびバンプ電極４を封止する。このため、封止工程において、マイコンチップ３の側面３ｃ側から封止用の樹脂を供給する、所謂サイドゲート方式を適用して封止することができる。サイドゲート方式では、封止用の樹脂を共有するゲートの反対側にエアベントを設けることができる。したがって、前記特許文献１の図７に示すようなトップゲート方式を適用して封止体を形成する半導体装置と比較してマイコンチップ３とその周囲に配置されるランド２３の距離を近付けることができる。すなわち、主面２１ａの平面サイズを小型化することができる。また、サイドゲート方式の場合、半導体装置のサイズ（ベース基板２１の主面２１ａの平面サイズ）が変更になったとしても、成形金型４２は変更しなくてもよい。言い換えると、共通の成形金型４１を用いて封止体を形成することができる。そのため、新たな設備投資をすることがなく、半導体装置を製造できるので、製造コストを低減することができる。
また、本実施の形態の半導体装置の製造方法では、基材積層工程の前にバンプ突設工程を実施する。すなわち、インタポーザ基板３０に相当する基材に形成された複数のランド３２と複数のバンプ電極４とをそれぞれ電気的に接続する前に、予めバンプ電極４を封止樹脂２７の表面２７ａよりも突出させておく。
このため、基材積層工程において、例えばインタポーザ基板３０に相当する基材、またはベース基板２１に相当する基材、あるいはその両方に反りが生じていた場合であっても、全てのランド３２を確実にバンプ電極４と接合することができる。
また、インタポーザ基板３０の端子であるランド３２の表面に厚い接合材を形成しなくても、バンプ電極４と接合することができるので、ＰＯＰ１を薄型化することができる。すなわち、半導体装置の実装高さを低減することができる。
また、バンプ電極４を突出させた状態で、インタポーザ基板３０に相当する基材を配置することにより、ランド３１とバンプ電極４の位置合わせを容易に行うことができる。
以下本実施の形態の半導体装置の製造方法が有する各工程の詳細について順に説明する。
まず、基材準備工程では、図１〜図３に示すベース基板２１に相当する基材を準備する。図９は、基材準備工程において準備する配線基板の主面の全体構造を示す平面図である。
図９に示すように、本工程で準備するベース基板（基材、配線基板、多数個取り配線基板）２８は、複数の製品形成領域２８ａが例えば行列状に配置されたマトリクス基板（多数個取り基板）である。ベース基板２８の各製品形成領域２８ａは、図２に示すベース基板２１に相当する。また、ベース基板２８は、複数の製品形成領域２８ａが配置される領域の周囲を取り囲む枠部２８ｂを有している。つまり、各製品形成領域２８ａは、主面２１ａあるいは裏面２１ｂの平面において、枠部２８ｂよりも内側に配置されている。
ベース基板２８が有する各製品形成領域２８ａには、図１〜図３を用いて説明した、主面（表面、上面）２１ａのチップ搭載領域２１ｃの周囲に配置される複数の端子２２、複数の配線２５、ランド２３、および裏面（実装面、下面）２１ｂに配置されるランド２４が予め形成されている。ランド２４は、配線２５などを介してランド２３あるいは端子２２と電気的に接続されている。
バンプ電極形成工程では、ベース基板２１の複数のランド２３上にバンプ電極４をそれぞれ配置して電気的に接続する。図１０は、図９に示すベース基板のランド上にバンプ電極を形成した状態を示す断面図である。
本工程では、ベース基板２８の主面２１ａ上に形成された複数のランド２３上に、複数のバンプ電極４をそれぞれ配置して、これらを接合する。本実施の形態ではバンプ電極４として半田ボールを用いている。半田ボールからなるバンプ電極４とランド２３を接合する際には、例えば、半田ボールの表面活性を向上させる機能を有するフラックス材をランド２３上に予め配置した状態でバンプ電極４を配置して熱処理を施す。フラックス材は接合対象金属の表面活性を向上させる機能や表面の酸化膜を除去する機能、再酸化を防止する機能などを有しているので、半田ボールとランド２３を容易、かつ、確実に接合することができる。
ここで、フラックス材を用いる場合、バンプ電極４とランド２３とを接合した後に、フラックス材由来の残渣（フラックス残渣）を除去するために、接合部に洗浄処理を施す必要がある。洗浄処理は、例えば、接合部に加圧洗浄水を吹き付けて行う。後述するワイヤボンディング工程を本工程よりも前に行う場合、加圧洗浄水がワイヤに当たると、その圧力によりワイヤが変形してしまう懸念が生じる。
そこで、本実施の形態のように、ワイヤボンディングを行う前に、予めバンプ電極４を形成しておくことにより、バンプ電極４とランド２３をフラックス材を介して接合した場合であっても、ワイヤを変形させることなく容易にフラックス材を除去することができる。また、バンプ電極４とランド２３を接合する熱処理工程では、例えば、ベース基板２８のランド２３上にバンプ電極となる半田ボールを配置した状態で、リフロー炉に搬送し、熱処理を行う。このため、リフロー工程への搬送中にワイヤの変形や断線が発生することを防止する観点からも、本バンプ電極形成工程はワイヤボンディング工程よりも前に行っておくことが好ましい。
またバンプ電極形成工程をダイボンディング工程よりも前に行うことにより、バンプ電極形成工程において、不良が発生した場合に高価なマイコンチップ３を廃棄しなくて済む。
なお、本実施の形態では、基材準備工程とバンプ電極形成工程を分けて説明したが、前記した基材準備工程で準備するベース基板２８のランド２３表面に予めバンプ電極４を形成しておいても良い。
次に、ダイボンディング工程では、複数の製品形成領域２８ａがそれぞれ有するチップ搭載領域２１ｃにマイコンチップ３を搭載する。図１１は図１０に示すベース基板に半導体チップを搭載している状態を示す要部断面図、図１２は図１１に示す半導体チップ周辺を拡大して示す拡大断面図である。
本工程では、マイコンチップ３をダイボンディングに用いる半導体チップ保持治具であるコレット４０でマイコンチップ３を保持して各製品形成領域２８ａのチップ搭載領域２１ｃ上に配置する。本実施の形態では、マイコンチップ３をフェイスアップ実装方式により実装するので、マイコンチップ３の裏面３ｂがベース基板２８の主面２１ａと対向した状態でチップ搭載領域２１ｃ上に配置する。次に、マイコンチップ３の裏面３ｂがベース基板２８の主面２１ａと対向した状態で、接着材２９（図１２参照）を介してベース基板２８上に接着固定する。
接着材２９は、ペースト状の接着材やＤＡＦ（Die Attach Film）と呼ばれるフィルム状を用いることができるが、本実施の形態ではマイコンチップ３の裏面３ｂとの対向面である表面２９ａおよびベース基板２８の主面２１ａとの対向面である裏面２９ｂにそれぞれ接着層を備える接着フィルム（以下ＤＡＦと記載する）を用いている。
配線基板上に半導体チップを接着固定する接着材には、一般にペースト状の接着材が用いられるが、近年半導体装置の薄型化および小型化が進み以下の問題が生じる場合がある。まず第１に、半導体チップの薄型化により、半導体チップの主面にペーストが這い上がる懸念がある。また第２に、ペースト状の接着材がダイボンディング工程においてチップ搭載領域の外側に過剰に広がることにより、端子２２の表面を汚染してしまう懸念がある。
そこで本実施の形態では接着材２９としてＤＡＦを用いている。ＤＡＦは、半導体ウエハを個片化してマイコンチップ３を取り出す際に、マイコンチップ３の裏面３ｂに予め貼着しておくことができる。このため、接着材２９の平面寸法は、マイコンチップ３の裏面３ｂと略同じ大きさに形成することができる。したがって、マイコンチップ３の主面３ａ側に接着材２９が回り込むことを防止することができる。チップ搭載領域２１ｃの外側に接着材２９が広がることもないので、端子２２とチップ搭載領域２１ｃの距離を近づけて配置することができる。つまり、端子２２とチップ搭載領域２１ｃ（マイコンチップ３のチップ端）の距離を近づけて、半導体装置の平面寸法を小型化することができる。特に、本実施の形態のようにＰＯＰ型の半導体装置の場合、端子２２の周囲にランド２３を配置するため、端子２２とチップ搭載領域２１ｃの距離を近付けることは、小型化の観点から非常に重要となる。
また、ペースト状の接着材の場合、マイコンチップ３を搭載する際に、ペーストの表面張力などにより、搭載後のマイコンチップ３が動く場合があるが、ＤＡＦを用いれば、搭載後のマイコンチップが動くことを防止することができるので、位置精度良く搭載することができる。
また、ペースト状の接着材を用いる場合と同様に、ＤＡＦを用いる場合にも、マイコンチップ３を搭載した後で、接着材２９を硬化させて固定する。この硬化させるタイミングにより、ＤＡＦを２種類に大別することができる。
まず第１に、ダイボンディング後に硬化ベークを行い、最終的な接着力を得るタイプのＤＡＦがある。このタイプは、ダイボンディング工程において、ＤＡＦを硬化させるため、以降の工程で加熱プロセスの制約がない。例えば、前記した変形例のようにバンプ電極４をダイボンディング工程よりも後で搭載する場合には有効である。
そして第２に、ダイボンディング工程から後述する封止工程までは、硬化（熱硬化）させない状態で各工程を進行し、封止工程において封止用の樹脂を供給した後で硬化させるタイプのＤＡＦがある。本実施の形態では、このタイプのＤＡＦを用いている。
図１２に示すように、ベース基板２８の主面２１ａを覆う絶縁膜（ソルダレジスト膜）２８ｄの表面は完全な平坦面ではなく、例えば主面２１ａ上に形成される配線２５などの影響により、凹凸を有している。このため、コレット４０を用いて主面２１ａ上にマイコンチップ３を載置した状態では接着材２９の裏面２９ｂと絶縁膜２８ｄの表面の間に隙間２８ｃが生じる。
ここで、前記したダイボンディング後に直ちに硬化させるタイプの接着材２９の場合、隙間２８ｃが残った状態で接着材２９が硬化するので、耐リフロー性が低下する懸念がある。一方、本実施の形態では、後述する封止工程において接着材２９を硬化させるので、封止用の樹脂を供給する際の圧力により、接着材２９を、隙間２８ｃを埋めるように押しこむことができる。このため接着材２９と絶縁膜２８ｄの密着性を向上させることができる。
ところで、このように封止工程まで硬化させないタイプのＤＡＦは、本工程以降、封止工程までの間の熱処理工程に制約がある。すなわち、封止工程において、接着材２９が絶縁膜２８ｄと密着するまでの間は、接着材２９の硬化温度を超える熱を加えることができない。そこで、本実施の形態では、熱処理を行う必要があるバンプ電極形成工程を、本工程の前に完了させておくことにより、接着材２９が硬化してしまうことを回避している。
また、本実施の形態で、マイコンチップ３を保持してベース基板２８上に載置するコレット４０は、マイコンチップ３の主面３ａを保持する、所謂、平コレットである。また、詳細には、コレット４０におけるマイコンチップ３との接触面には、マイコンチップ３を真空吸着するための孔が形成されており、マイコンチップ３は吸着保持される。そして、コレット４０の端部は、マイコンチップ３の主面３ａの周縁部よりも内側に配置されている。これにより、ダイボンディング工程において、マイコンチップ３を載置する際に、コレット４０とバンプ電極４の干渉を防止することができる。
次に、ワイヤボンディング工程では、マイコンチップ３の複数のパッド３ｄとベース基板２８の複数の端子２２を複数のワイヤ２６を介してそれぞれ電気的に接続する。図１３は、図１１に示す半導体チップのパッドとベース基板の端子をワイヤボンディングした状態を示す断面図である。
本工程では、ワイヤ２６の一方の端部をマイコンチップ３のパッド３ｄに接合し、他方を端子２２に接合することによりこれらを電気的に接合する。本工程では、ワイヤ２６が例えば図１３に示すようなループ形状を成すように、図示しないワイヤボンディング用の治具（例えばキャピラリと呼ばれる治具）を用いて行う。
なお、図１３では、まず、パッド３ｄとワイヤ２６を接合（第１ボンド）した後で端子２２と接合（第２ボンド）する、所謂正ボンディング方式の接合方法を例示しているが、ワイヤ２６の接合順序はこれに限定されず、例えば、端子２２を先にワイヤ２６と接合する、所謂逆ボンディング方式を用いることができる。逆ボンディング方式の場合、正ボンディング方式と比較して端子２２とマイコンチップ３（チップ搭載領域２１ｃ）の距離をさらに近付けることができる。したがって、半導体装置の小型化の観点からは、逆ボンディング方式が好ましい。ただし、逆ボンディング方式では、第２ボンドをパッド３ｄに対して行うので、パッド３ｄ上にワイヤ２６を接合するために図示しないバンプ電極を形成して行う。したがって、パッド３ｄ上にワイヤボンディングを行うためのバンプ電極を形成する工程を省略し、製造工程を簡略化する観点からは、正ボンディング方式が好ましい。
次に、封止工程について説明する。図１４は、成形金型内に図１３に示すベース基板を配置した状態を示す断面図、図１５は、図１４に示す上金型と下金型を近づけてベース基板をクランプした状態を示す断面図、図１６は図１５に示すキャビティ内に封止用の樹脂を供給し、封止体を形成した状態を示す断面図である。また図１７は、図１６に示すベース基板を成形金型から取り出した状態を示す断面図である。
封止工程は成形金型を準備する金型準備工程、成形金型内に半導体チップの搭載された配線基板を配置する基材配置工程、成形金型で配線基板を挟み込んでクランプするクランプ工程、成形金型のキャビティ内に封止用の樹脂を供給し、封止体を形成する封止体形成工程、および成形金型から配線基板を取り出す基材取り出し工程を有している。本実施の形態では、１つのキャビティ内に行列配置された複数の製品形成領域を有する配線基板を配置して、複数の製品形成領域について一括して封止する、所謂ＭＡＰ（Mold Allay Process）と呼ばれる製造方式について説明する。
まず、金型準備工程で準備する成形金型４１は下面４２ａを有し、下面４２ａ側にキャビティ（凹部、窪み部）４２ｂが形成された上金型（金型）４２、および下面４２ａと対向する上面４３ａを有する下金型（金型）４３を備えている。
上金型４２と下金型４３の間、詳しくは上金型４２の下面４２ａ側には、例えばポリイミド樹脂などの樹脂素材からなるフィルム（シート材）４４が配置されている。フィルム４４は、上金型４２の下面４２ａ側から吸引することにより、下面４２ａの形状に倣って上金型４２に密着（吸着）させている。このように金属からなる成形金型４１よりも弾力性が高いフィルム４４を配置することにより、後述する基材取り出し工程において、封止体が形成されたベース基板２８を容易に取り出すことができる。
次に基材配置工程では、成形金型４１の下金型４３上にベース基板２８を配置する。下金型４３の上面４３ａには、ベース基板２８を配置するための窪み部４３ｂが形成されており、本工程ではベース基板２８の裏面２１ｂと下金型４３の上面４３ａを対向させた状態で、窪み部４３ｂ内にベース基板を配置する。下金型４３と組み合わせる上金型４２に形成されたキャビティ４２ｂは、ベース基板２８の有する複数の製品形成領域２８ａよりも広い面積を有しており、本工程では、１つのキャビティ４２ｂ内に複数の製品形成領域２８ａが収まるようにベース基板２８を配置する。
次にクランプ工程では、上金型４２と下金型４３の距離を近づけて、ベース基板２８を上金型４２と下金型４３でクランプする。なお、図１５は、封止体形成工程において、封止用の樹脂を供給するゲート部４５と、キャビティ内の気体を成形金型４１の外部に排出するエアベント部４６を示している。本工程では、図１５に示すゲート部４５およびエアベント部４６以外の領域において、フィルム４４とベース基板２８の主面２１ａを密着させてクランプする。
また、本実施の形態の封止工程では、バンプ電極４を封止樹脂により完全に封止する。このため、クランプした状態においてフィルム４４とバンプ電極４は離間して配置されている。
次に封止体形成工程では、キャビティ４２ｂ内に封止用の樹脂を供給し、これを硬化させることにより封止樹脂を形成する。本工程では、例えば図１５に示すように上金型４２と下金型４３を組み合わせることにより形成されるポット部４７に配置された樹脂タブレット４８を加熱軟化させ、プランジャ４９で押しこむことにより、キャビティ４２ｂに向かって供給する、トランスファモールド方式により形成する。樹脂タブレット４８は、例えば熱硬化性樹脂であるエポキシ系の樹脂からなり、硬化温度よりも低い温度では、加熱することにより軟化して、流動性が向上する特性を有している。したがって、プランジャ４９を上金型４２に向かって押しこむと、ポット部４７で軟化した樹脂タブレット４８は、成形金型４１内に形成されたゲート部４５からキャビティ４２ｂ内に流れる。キャビティ４２ｂ内の気体は、封止用の樹脂が流入する圧力によりエアベント部４６から排出され、図１６に示すようにキャビティ４２ｂ内は封止用樹脂４８ａで満たされる。
ここで、本実施の形態では、図１５に示すように、封止用の樹脂の供給口であるゲート部４５を半導体チップ（マイコンチップ３）の側面側に配置している。また、エアベント部４６はキャビティ４２ｂに対してゲート部４５の反対側に配置している。つまり、本実施の形態では、封止工程においてマイコンチップ３とともにバンプ電極４も封止するので、マイコンチップ３の側面側から封止用の樹脂を供給する、所謂サイドゲート方式により封止することができる。サイドゲート方式では、エアベント部４６をマイコンチップ３とバンプ電極４の間に配置しないので、前記したトップゲート方式と比較して、バンプ電極４とマイコンチップ３の距離を近づけて配置することができる。つまり、得られるベースパッケージ２０の平面サイズを小型化することができる。
またこの時、封止用の樹脂を供給する際の圧力により、前記した図１２に示す接着材２９は、隙間２８ｃを埋めるようにベース基板２８の方向に押しこまれる。これにより、接着材２９と絶縁膜２８ｄとは密着する。
その後、図１６に示す封止用樹脂４８ａを硬化温度まで加熱して、図１７に示す封止樹脂２７が形成される。
なお、加熱硬化について詳しく説明すると、成形金型４１内に供給された封止用樹脂４８ａは、例えば１５０℃程度に加熱され、樹脂中の硬化成分の半分以上（例えば約７０％程度）が硬化する、所謂、仮硬化と呼ばれる状態となる。この仮硬化の状態では、樹脂中の全ての硬化成分が硬化している訳ではないが、半分以上の硬化成分が硬化しており、この時点でマイコンチップ３やバンプ電極４は封止されている。しかし、封止樹脂２７の強度の安定性などの観点からは全ての硬化成分を完全に硬化させることが好ましいので、後述する基材取り出し工程の後で、仮硬化した封止樹脂２７が形成されたベース基板２８を加熱炉に移動させて再度加熱する、所謂本硬化を行う。また、この仮硬化の状態で、図１２に示す接着材２９は硬化する。したがって、本実施の形態によれば接着材２９を絶縁膜２８ｄと密着させた状態で硬化させることができる。
次に、基材取り出し工程では、前記した封止工程で用いた成形金型４１から図１７に示す封止樹脂２７が形成されたベース基板２８を取り出す。
本工程では、図１６に示す上金型４２の下面４２ａと下金型４３の上面４３ａを引き離し、封止樹脂２７が形成された一括封止構造体５０を取り出す。この段階では、バンプ電極４は封止樹脂２７に完全に封止され、表面２７ａからは露出していない。また、本工程では、必要に応じて前記した封止工程で発生した樹脂バリなどの除去を行う。
次に、バンプ電極露出工程について説明する。図１８は、図１７に示す封止樹脂の表面を研削し、バンプ電極の一部を露出させた状態を示す断面図である。本工程では、複数のバンプ電極４のそれぞれの一部が露出するように、封止樹脂２７の一部を除去する。具体的には、例えば、本実施の形態では、封止樹脂２７の表面２７ａ側を機械的に研削し、バンプ電極４を露出させる。この時、バンプ電極４の一部（詳しくはバンプ電極４の頂部）も研削するので、バンプ電極４は、図１８に示すように略球形の上側の頂部が切断された形状となる。
また、バンプ電極４は、封止樹脂２７とともに研削するので、バンプ電極４の露出面の高さは、封止樹脂２７の表面２７ａと略同じ高さとなる。換言すれば、バンプ電極４は、表面２７ａから突出せず、略平坦な面を構成する。なお、略同じ高さ、あるいは略平坦な面とは、研削工程において微細な凹凸が生じる場合も含んでいる。
本工程で、バンプ電極４を表面２７ａ側に露出させることにより、後述する基材積層工程において、表面２７ａ上に別の配線基板を積層する際に、該配線基板を電気的に接続するための端子として利用することができる。
次にバンプ電極突設工程について説明する。図１９は、図１８に示すバンプ電極を封止樹脂の表面から突出させた状態を示す断面図である。また、図２０は図１８に示すバンプ電極周辺を拡大して示す要部拡大断面図、図２１は図１９に示すバンプ電極周辺を拡大して示す要部拡大断面図である。なお、本実施の形態では、バンプ電極突設工程を、前記したボールマウント工程と一括して行う。このため、図１９では、ベース基板２８の裏面２１ｂ側に半田ボール５が搭載された状態を示している。
本実施の形態では、前記したようにバンプ電極４と積層する配線基板の端子（ランド）とを確実に接続するため、後述する基材積層工程の前に、バンプ電極４を封止樹脂２７の表面２７ａから突出させる。
バンプ電極４を突出させる手段は以下に限定されないが、本実施の形態ではバンプ電極４が半田からなることを利用して、以下の手段を用いている。すなわち、半田からなるバンプ電極４に熱処理を施すことにより、少なくともバンプ電極４の表面を再溶融させて、半田の表面張力により突出させる。詳しく説明すると、半田からなるバンプ電極４が再溶融すると、表面張力の影響により球体に近付くように変形する。一方、既に硬化した封止樹脂２７は、熱影響により若干膨張する場合はあるが、その変形の程度はバンプ電極４と比較して極めて小さい。この結果、図２１に示すように、熱処理により変形したバンプ電極４は封止樹脂２７の表面２７ａから突出した状態となる。
また、バンプ電極４は前記したバンプ電極露出工程で、一部が除去されているので、本工程で変形したバンプ電極４の半径は、前記バンプ電極露出工程で研削する前のバンプ電極４の半径と比較して小さい。このため、熱処理を施したバンプ電極４は、少なくとも一部が封止樹脂２７から引き離され、図８を用いて説明したように、バンプ電極４と封止樹脂２７の間に隙間Ｇ２が形成される。
ところで、バンプ電極４を突出させるために行う熱処理工程では、少なくともバンプ電極４が変形する温度となるまで加熱することが必要であり、バンプ電極４を構成する半田の融点以上とすることが好ましい。
一方、図１９に示すベース基板２８の裏面２１ｂ側に形成された複数のランド２４の表面に複数の半田ボール５をそれぞれ搭載するボールマウント工程においても、ランド２４と半田ボール５を接合するために熱処理（リフロー）を行う必要がある。
そこで、本実施の形態では、本工程とボールマウント工程を一括して行い、製造工程を簡略化している。これにより、新たな工程を追加することなく、バンプ電極４を突出させることができる。
なお、ボールマウント工程においては、複数の半田ボール５を複数のランド２４上にそれぞれ載置した状態で熱処理を施して接合する。この時、既に接合されている状態のバンプ電極４は、図１９に示すように上下を反転させた状態で熱処理を施しても表面張力によりランド２３と密着している。したがって、本実施の形態では、裏面２１ｂを上側、主面２１ａを下側に向けた状態で熱処理（リフロー処理）を施している。
次に、基材積層工程について説明する。図２２は図１９に示す一括封止構造体上に積層する配線基板の裏面側を示す平面図、図２３は、図１９に示す一括封止構造体上に図２２に示す配線基板を配置した状態を示す断面図である。また、図２４は図２３に示す配線基板と一括封止構造体を近づけて積層した状態を示す断面図である。
本工程では、図１に示すインタポーザ基板３０に相当する配線基板３４を準備して、封止樹脂２７上に配線基板３４を積層する。本実施の形態では、配線基板３４を積層した後で、後述する個片化工程を行う。このため、図２２に示すように、本実施の形態で準備する配線基板３４は、図９を用いて説明したベース基板２８と同様に複数の製品形成領域２８ａが例えば行列状に配置されたマトリクス基板（多数個取り基板）である。このように、マトリクス基板を用いて積層し、その後個片化することにより、複数の基板積層構造体を一括して製造することができるので、製造効率を向上させることができる。
配線基板３４が有する複数の製品形成領域２８ａは、ベース基板２８の複数の製品形成領域２８ａとそれぞれ重なる位置に配置されている。また、裏面３０ｂの各製品形成領域２８ａには、それぞれ複数のランド３２が形成され、例えばその表面に半田などからなる接合材（導電性部材、外部端子）３５が配置されている。
ここで、本工程では、配線基板３４の裏面３０ｂと封止樹脂２７の表面２７ａを対向させた状態で複数のランド３２と複数のバンプ電極４をそれぞれ接合する。ところが、配線基板３４や一括封止構造体５０に反りが生じている場合、接合材３５やバンプ電極４の高さが一定とならない。特に、本実施の形態のように、複数の製品形成領域２８ａを有する配線基板３４を搭載する場合には、反りの影響により、接合材３５の高低差が大きくなり易い。このため、例えば、図１８に示すように、バンプ電極４を突出させない状態で、図２３に示す配線基板３４を積層すると、一部のランド３２とバンプ電極４が接続されない場合がある。また、図２３に示す接合材３５を厚く形成すれば、配線基板３４の反りによる接続不良を回避することができるが、この場合、接合材３５を厚く形成したことにより、得られるパッケージの厚さが厚くなってしまう。すなわち、半導体装置の実装高さが増大してしまう。
一方、本実施の形態によれば、前記したように、バンプ電極４を封止樹脂２７の表面２７ａから突出させた状態で本工程を行うので、接合材３５やバンプ電極４の高さが一定でなくても、確実に接続することができる。また、本実施の形態では、バンプ電極４を突出させているので、接合材３５の厚さを薄くしても、接合材３５とバンプ電極４を確実に接続することができる。すなわち、薄型化することができる。
ランド３２に形成された接合材３５とバンプ電極４の接合は、これらを当接させた状態で熱処理（リフロー処理）を施すことにより行う。接合材３５とバンプ電極４の双方が溶融して接合すると、これらは一体化して、図８に示すバンプ電極４のような形状となる。また、配線基板３４と封止樹脂２７の表面２７ａは離間した状態で固定された一括封止構造体５０（図２４参照）が得られる。
次に、個片化工程として、図２４に示す一括封止構造体５０上に配線基板３４が搭載された構造体を製品形成領域２８ａ毎に切断し、個々のパッケージに分割（個片化）する。図２５は、図２４に示す一括封止構造体および配線基板を切断した状態を示す断面図である。
本工程では、例えば、一括封止構造体５０の上下を反転（配線基板３４が下側になるように配置）して配線基板３４の主面３０ａ側にダイシングテープ５２を貼着する。この状態でダイシングブレード５３などの切断手段を、製品形成領域２８ａに沿って走査して一括封止構造体５０（図２４参照）および配線基板３４（図２４参照）を切断し、図２５に示す複数の積層配線基板（電子装置、半導体装置）５１を取得する。
積層配線基板５１は、図２５に示すようにベース基板２１とインタポーザ基板３０が積層された配線基板である。ベース基板２１とインタポーザ基板３０はバンプ電極４を介して固定され、電気的に接続されている。また、ベース基板２１とインタポーザ基板３０の間には、マイコンチップ３が搭載され、封止樹脂２７により封止されている。つまり、積層配線基板５１は、マイコンチップ３を内蔵する配線基板である。
なお、本実施の形態では、基材積層工程の後で個片化工程を行う実施態様について説明したが、変形例として、個片化工程を基材積層工程、あるいはバンプ電極突設工程よりも前に行うこともできる。つまり、図１９に示す一括封止構造体５０あるいは図１８に示す一括封止構造体５０の状態で、個片化工程を行うこともできる。この場合、個片化工程により図１に示すベースパッケージ２０を複数個取得することとなる。また、基材積層工程では、図１に示すインタポーザ基板３０を封止樹脂２７の表面２７ａ上に搭載することとなる。この場合、個片化された状態で積層工程を行うため、本実施の形態と比較すると製造工程は煩雑になる。しかし、配線基板３４（インタポーザ基板３０）を積層する前に個片化工程を行うので、個片化工程において、バンプ電極４に応力が集中することを防止する観点から好ましい。
また、図２５に示す積層配線基板５１は、ベースパッケージ２０（図１参照）を含んでいるので、インタポーザ基板３０の主面３０ａ上に図１に示すようなサブパッケージ１０を搭載しなくても、電気的に駆動させることが可能である。したがって、この積層配線基板５１の状態で完成品とすることもできる。この場合、必要に応じて電気的検査や外観検査を行い良品について出荷する。なお、この場合、インタポーザ基板３０の主面３０ａに形成された複数のランド３１は、必要に応じてサブパッケージ１０（図１参照）を実装するための拡張用の端子となる。
次に、図１に示すサブパッケージ１０を準備して、インタポーザ基板３０の主面３０ａ上に搭載する、サブパッケージ搭載工程について説明する。サブパッケージ１０を準備する工程、すなわちサブパッケージ１０の製造工程は、ＢＧＡ型パッケージの公知の製造工程を適用することができるので、詳細な説明は省略する。例えば、図１に示すサブパッケージ１０の製造工程はサブ基板１１を準備する基板準備工程を有している。また、サブ基板１１の主面１１ａ上に複数のメモリチップ２を積層して固定するダイボンディング工程を有している。またメモリチップ２の主面２ａ上に形成された複数のパッド２ｃとサブ基板１１の主面１１ａに形成された端子１２を、複数のワイヤ１４を介してそれぞれ電気的に接続するワイヤボンディング工程を有している。また、サブ基板１１の主面１１ａ側に封止樹脂１５を配置して、メモリチップ２および複数のワイヤ１４を封止する封止（樹脂封止）工程を有している。また、サブ基板１１の裏面１１ｂ側に形成された複数のランド１３の表面に複数の半田ボール６をそれぞれ接合するボールマウント工程を有している。なお、本実施の形態ではサブパッケージ１０の製造工程において、前記したＭＡＰ方式を適用している。したがって、前記したボールマウント工程の後で、個片化工程を行い、図１に示すサブパッケージ１０を得る。
次に、上記のように準備したサブパッケージ１０をインタポーザ基板３０上に搭載する。本工程では、図１に示すようにサブ基板１１の裏面１１ｂとインタポーザ基板３０の主面３０ａを対向させて、複数の半田ボール６とランド３１の位置を合わせて配置する。この状態で、熱処理（リフロー）を行い、半田ボール６を溶融させてランド３１と半田ボール６を接合することにより電気的に接続する。
なお、半田ボール６とランド３１の接合性を向上させる観点から、複数のランド３１の表面にクリーム半田と呼ばれるフラックス成分を含む半田材を予め配置した状態で熱処理を施すことが好ましい。この場合、接合した後で、フラックス成分の残渣を洗浄する洗浄工程を行う。この時、インタポーザ基板３０の裏面３０ｂと封止樹脂２７の表面２７ａの間の隙間から水分が侵入する場合があるが、本実施の形態では、封止樹脂２７とインタポーザ基板３０を離間して配置しているので、侵入した水分を容易に取り除くことができる。
（実施の形態２）
前記実施の形態１では、半田ボールであるバンプ電極４に熱処理を施すことにより、封止樹脂２７の表面２７ａから突出させる実施態様について説明した。しかし、積層する基板間を電気的に接続する導電性部材は、半田ボールからなるバンプ電極には限定されない。本実施の形態では、柱状の導電性部材を用いた実施態様について説明する。図２６は本実施の形態の半導体装置の全体構造を示す断面図である。図２７は図２６に示す半導体装置の製造工程において、電極ポスト上にバンプ電極を接合して封止樹脂の表面から突出させる工程を示す要部拡大断面図である。なお、本実施の形態では、前記実施の形態１との相違点を中心に説明し、前記実施の形態１と重複する説明は原則として省略する。
図２６に示す本実施の形態２のＰＯＰ６０と、前記実施の形態１のＰＯＰ１の相違点は、ベース基板２１とインタポーザ基板３０を電気的に接続する導電性部材が電極ポスト（導体柱）６１となっている点である。詳しくは、ＰＯＰ６０は、ベース基板２１に形成された複数のランド２３上に、柱状に形成された複数の電極ポスト６１がそれぞれ接合されている。また複数の電極ポスト６１の上面（ランド２３との接合面と反対側に位置する面）は、封止樹脂２７の表面２７ａからそれぞれ露出しており、該露出面に導電性部材である複数の半田材（バンプ電極）６２がそれぞれ接合されている。インタポーザ基板３０のランド３２と、ベース基板２１のランド２３とは、この電極ポスト６１および半田材６２を介して電気的に接続されている。
本実施の形態のように、電極ポスト６１を用いて基板間を電気的に接続する場合、前記実施の形態１で説明した半田ボールからなるバンプ電極４と比較して電極ポスト６１を細く形成することができる。したがって、ランド２３の配置ピッチを狭くすることができるので、前記実施の形態１と比較して、半導体装置の小型化、あるいは単位面積あたりの端子数を増加させる（高集積化）ことができる点で好ましい。
電極ポスト６１は、例えばＣｕからなり、めっき法、あるいは予め柱状に形成した電極ポスト６１を、図示しない導電性接着材を介してランド２３上に接着固定することにより形成することができる。導電性接着材としては、例えば熱硬化性樹脂中にＡｇなどの金属粒子を混入した、所謂、Ａｇペーストと呼ばれる接着材を用いることができる。Ａｇペーストのような導電性接着材は、硬化温度よりも低い温度で接着した後に、さらに加熱して熱硬化性樹脂成分を硬化させることにより固定することができる。また。熱硬化性樹脂中に含まれる金属粒子を介して導通を確保することができるので、電極ポスト６１とランド２３を電気的に接続することができる。
電極ポスト６１をめっき法で形成する場合には、前記実施の形態１で説明したダイボンディング工程よりも前に形成しておくことが好ましい。すなわち、前記実施の形態１で説明した基材準備工程において準備するベース基板２８のランド２３上に予め電極ポスト６１を形成しておくことが好ましい。めっき工程において、マイコンチップ３やワイヤ２６が汚染されることを防止するためである。
また、予め柱状に形成した電極ポスト６１を図示しない導電性接着材を介してランド２３上に接着固定する場合には、前記しためっき法のような問題は生じないため、ダイボンディング工程の後で電極ポスト６１を接着固定することもできる。しかし、前記実施の形態１で説明したように、ワイヤの変形や断線を防止する観点、マイコンチップ３を接着固定する接着材としてＤＡＦを用いた場合に、接着材と配線基板上の絶縁膜の密着性を向上させる観点から、ダイボンディング工程を行う前に電極ポスト６１を接着固定することが好ましい。
また、電極ポスト６１を封止樹脂２７の表面２７ａから露出させる方法は、前記実施の形態１で説明したバンプ電極露出工程と同様に、封止工程で電極ポスト６１を完全に封止した後で、例えば封止樹脂２７を研削して取り除くことにより露出させることができる。
また、本実施の形態のように、電極ポスト６１を用いる場合であっても、前記実施の形態１で説明した配線基板３４（インタポーザ基板３０）と接続する前に、電極ポスト６１の露出面上にバンプ電極を突設しておく。つまり、図２７に示すように、電極ポスト６１の露出面に半田材６２を接合し、半田材６２を封止樹脂２７の表面２７ａから突出させておく。これにより、前記実施の形態１で説明した基材積層工程において、全てのランド３２と電極ポスト６１を確実に電気的に接続することができる。
ただし、図２７に示すように、本実施の形態では、電極ポスト６１と封止樹脂２７が密着して形成されている。つまり、前記実施の形態１で説明した図８あるいは図２１に示すような隙間Ｇ２は形成されていない。このため、半田材６２に熱処理を施してランド３２（図２６参照）と接合する際には、電極ポスト６１は大きくは変形しないので、前記実施の形態１と比較すると、図２６に示すように封止樹脂２７の表面２７ａとインタポーザ基板３０の裏面３０ｂの間の隙間は広くなる。したがって、半導体装置の薄型化の観点からは前記実施の形態１の方が好ましい。
（実施の形態３）
前記実施の形態１では、半田からなるバンプ電極４に熱処理を施すことにより、封止樹脂２７の表面２７ａから突出させる実施態様について説明した。本実施の形態では、バンプ電極４を突出させる別の製造方法について説明する。なお、本実施の形態では、前記実施の形態１との相違点を中心に説明し、前記実施の形態１と重複する説明は原則として省略する。
図２８は、本実施の形態の半導体装置の製造方法の封止工程において、上金型と下金型を近づけてベース基板をクランプした状態を示す断面図である。また、図２９は本実施の形態の半導体装置の製造方法により得られる一括封止構造体を示す断面図である。
本実施の形態の半導体装置の製造方法と、前記実施の形態１で説明した半導体装置の製造方法は、封止工程、詳しくはクランプ工程が異なる。
図２８に示すように、本実施の形態では、クランプ工程において、ベース基板２８と上金型４２の間に配置されたフィルム（シート材）４４をバンプ電極４に当接させる。詳しく説明すると、フィルム４４は、前記したように例えばポリイミドなど成形金型４１よりも弾力性の高い樹脂材料からなり、この弾力性を利用して、フィルム４４にバンプ電極４の頂部を食い込ませる。
このようにフィルム４４をバンプ電極４に食い込ませた状態で封止用の樹脂を供給して硬化させると、図２９に示すように、バンプ電極４が封止樹脂２７の表面２７ａから露出（詳しくは突出）した一括封止構造体６５が得られる。
本実施の形態によれば、封止工程において、バンプ電極４を突出させることができるので、前記実施の形態１の製造方法と比較して、バンプ電極突設工程を省略することができる。また、前記したバンプ電極突設工程を省略することにより、例えば、機械的に封止樹脂２７とバンプ電極４を研削することによる異物の発生を防止することができる。
ただし、本実施の形態により得られる半導体装置は、バンプ電極４の一部を研削する工程を含まないので、その後、熱処理を施してもバンプ電極４の形状は大きくは変形せず、封止樹脂２７と密着した状態で形成される。つまり、前記実施の形態１で説明した図８あるいは図２１に示すような隙間Ｇ２は形成されない。このため、前記実施の形態１と比較すると、封止樹脂２７の表面２７ａとインタポーザ基板３０（図１参照）の裏面３０ｂ（図１参照）の間の隙間は広くなる。したがって、半導体装置の薄型化の観点からは前記実施の形態１の方が好ましい。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１〜３では、ベースパッケージ２０とサブパッケージ１０の設計の自由度を向上させる観点から、インタポーザ基板３０を介してこれらを電気的に接続する実施態様について説明した。しかし、図３０に示すＰＯＰ７０のように、サブ基板１１の裏面１１ｂに形成された複数のランド１３と複数のバンプ電極４を接合する構造とすることもできる。図３０は、図１に示す半導体装置の第１の変形例を示す断面図である。
ＰＯＰ７０のようにランド１３とバンプ電極４を接続する場合、前記実施の形態１と比較してインタポーザ基板３０（図１参照）を省略することができるので、ＰＯＰ１と比較してさらに半導体装置の実装高さを低減することができる。また、製造工程においても、前記実施の形態１で説明した基材積層工程を省略することができるので製造工程を簡略化することができる。
また、前記実施の形態１〜３では、マイコンチップ３やメモリチップ２をフェイスアップ実装方式により搭載する実施態様について説明した。しかし、例えば、図３１に示すＰＯＰ７１の有するベースパッケージ２０のように、マイコンチップ３の主面３ａをベース基板２１の主面２１ａと対向させた状態で搭載する、所謂フェイスダウン実装方式（フリップチップ実装方式）とすることもできる。図３１は、図１に示す半導体装置の第２の変形例を示す断面図である。
フェイスダウン実装方式の場合、主面３ａ上に形成されたパッド３ｄと端子２２は、パッド３ｄの表面に形成されたバンプ（導電性部材）７２を介して電気的に接続する。バンプ７２は、例えば金（Ａｕ）からなり、半田材を介して端子２２と接合される。
また、バンプ７２による接合部を保護する観点から、フェイスダウン実装方式では、マイコンチップ３の主面３ａとベース基板２１の主面２１ａの間にアンダフィル樹脂７３が配置される。
図３１に示すようにマイコンチップ３をフェイスダウン実装方式で実装する場合、前記実施の形態１で説明したようなワイヤループ高さを考慮しなくてよいので、封止樹脂２７の厚さを前記実施の形態１と比較してさらに薄くすることができる。つまり、実装高さをさらに低減することができる。具体的には、前記実施の形態１で説明したバンプ電極露出工程において、マイコンチップ３の裏面３ｂに向かって、封止樹脂２７を研削して極力薄くすることができる。例えば、マイコンチップ３の裏面３ｂが露出するまで研削することもできる。ただし、マイコンチップ３と封止樹脂２７の線膨張係数の差に起因して、マイコンチップ３と封止樹脂２７の間に隙間が生じると、吸湿不良が発生する可能性があるため、半導体装置の信頼性を向上させる観点からは、マイコンチップ３の裏面３ｂが封止樹脂２７で覆われていることが好ましい。
また、ＰＯＰに搭載する電子部品は、半導体チップには限定されない。図３２は図１に示す半導体装置の第３の変形例を示す断面図である。例えば、図３２に示すＰＯＰ８０のように、抵抗やコンデンサなどの能動素子が形成されたチップ部品（電子部品）８１や、ＭＥＭＳ（Micro Electro Mechanical Systems）や半導体技術（薄膜技術）を用いて受動素子が集積化されたＩＰＣ(Integrated passive Component)などの機能素子が形成されたパッケージ（電子部品）８２を搭載することもできる。また、これらの電子部品を複数搭載して複数搭載して、マルチチップモジュールとすることもできる。
また例えば、前記実施の形態では、バンプ電極形成工程をダイボンディング工程およびワイヤボンディング工程の前に行うこともできる。ただしこの場合、ワイヤ２６の変形を防止する観点からは、フラックス材を用いずにバンプ電極４とランド２３を接合することが好ましい。
例えば、本工程を窒素などの不活性ガスの雰囲気中で行うことにより、接合対象金属であるバンプ電極４やランド２３の表面の酸化を防止することが好ましい。また、ランド２３の表面を例えば金膜など、銅よりも酸化し難い金属材料からなる薄膜を形成することにより、ランド２３の表面が酸化することを防止することが好ましい。また、例えば、バンプ電極４として、半田ボールの代わりに、前記実施の形態２で説明したような柱状の導電性部材（例えば銅ポストと呼ばれる導体柱）を用いて、この柱状の導電性部材をランド２３と接合することにより、フラックス材の使用を回避することができる。
また、前記した第１〜第３の変形例では、前記実施の形態１に対する変形例として説明したが、前記実施の形態２、あるいは前記実施の形態３の変形例として適用することもできる。
本発明は、半導体チップなどの電子部品が搭載された基材の主面上にさらに別の配線基板を積層する電子装置（半導体装置）に利用可能である。
１、６０、７０、７１、８０ ＰＯＰ（半導体装置）
２ メモリチップ
２ａ 主面
２ｂ 裏面
２ｃ パッド
３ マイコンチップ
３ａ 主面
３ｂ 裏面
３ｃ 側面
３ｄ パッド
４ バンプ電極
５ 半田ボール
６ 半田ボール
１０ サブパッケージ
１１ サブ基板
１１ａ 主面
１１ｂ 裏面
１１ｃ チップ搭載領域
１２ 端子
１３ ランド
１４ ワイヤ
１５ 封止樹脂
２０ ベースパッケージ
２１ ベース基板
２１ａ 主面
２１ｂ 裏面
２１ｃ チップ搭載領域
２２ 端子
２３ ランド
２４ ランド
２５ 配線
２６ ワイヤ
２７ 封止樹脂
２７ａ 表面
２８ ベース基板
２８ａ 製品形成領域
２８ｂ 枠部
２８ｃ 隙間
２８ｄ 絶縁膜
２９ 接着材
２９ａ 表面
２９ｂ 裏面
３０ インタポーザ基板
３０ａ 主面
３０ｂ 裏面
３１ ランド
３２ ランド
３２ａ ランド本体部
３２ｂ ニッケル膜
３２ｃ 金膜
３３ ソルダレジスト膜
３４ 配線基板
３５ 接合材
４０ コレット
４１ 成形金型
４２ 上金型
４２ａ 下面
４２ｂ キャビティ
４３ 下金型
４３ａ 上面
４３ｂ 窪み部
４４ フィルム
４５ ゲート部
４６ エアベント部
４７ ポット部
４８ 樹脂タブレット
４８ａ 封止用樹脂
４９ プランジャ
５０ 一括封止構造体
５１ 積層配線基板
５２ ダイシングテープ
５３ ダイシングブレード
６１ 電極ポスト
６２ 半田材
６５ 一括封止構造体
７２ バンプ
７３ アンダフィル樹脂
Ｇ１、Ｇ２ 隙間

Claims (24)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）主面、前記主面に形成された複数のボンディングリード、前記複数のボンディングリードよりも前記主面の周縁部側に形成された複数の第１ランド、前記主面とは反対側の裏面、および前記裏面に形成された複数の第２ランドを有する第１配線基板を準備する工程；
    （ｂ）前記第１配線基板の前記複数の第１ランド上に複数の第２導電性部材をそれぞれ配置する工程；
    （ｃ）主面、前記主面に形成された複数の電極パッド、および前記主面とは反対側の裏面を有する第１半導体チップを、前記第１配線基板の前記主面に搭載する工程；
    （ｄ）前記第１半導体チップの前記複数の電極パッドと前記第１配線基板の前記複数のボンディングリードとを複数の第１導電性部材を介してそれぞれ電気的に接続する工程；
    （ｅ）前記第１半導体チップおよび前記複数の第２導電性部材を樹脂で封止し、封止体を形成する工程；
    （ｆ）前記（ｅ）工程の後、前記複数の第２導電性部材のそれぞれの一部が露出するように、前記封止体の一部を除去する工程；
    （ｇ）前記（ｆ）工程の後、前記複数の第２導電性部材のそれぞれの一部を、前記封止体の表面から突出させる工程。
  2. 請求項１において、
    前記（ｆ）工程では、前記封止体の前記表面を研削することを特徴とする半導体装置の製造方法。
  3. 請求項２において、
    前記（ｇ）工程では、熱処理を施すことを特徴とする半導体装置の製造方法。
  4. 請求項３において、
    前記熱処理を施した後、冷却し、前記複数の第２導電性部材の一部をそれぞれ前記封止体の表面から突出させ、前記封止体から前記複数の第２導電性部材の一部を引き離すことを特徴とする半導体装置の製造方法。
  5. 請求項４において、
    前記複数の第２導電性部材は、バンプ電極であることを特徴とする半導体装置の製造方法。
  6. 請求項５において、
    前記複数の第２導電性部材は、半田材からなることを特徴とする半導体装置の製造方法。
  7. 請求項６において、
    前記（ｇ）工程では、前記熱処理を施す際に、前記複数の第２ランドの表面に、複数の半田ボールをそれぞれ接合することを特徴とする半導体装置の製造方法。
  8. 請求項７において、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｈ）前記（ｇ）工程の後、主面、前記主面に形成された複数の端子、前記主面とは反対側の裏面、および前記裏面に形成され、前記複数の端子とそれぞれ電気的に接続される複数の第３ランドを有する第２配線基板を前記封止体上に搭載し、前記複数の第２導電性部材と、前記複数の第３ランドをそれぞれ電気的に接続する工程。
  9. 請求項８において、
    前記第２配線基板の前記主面上には、前記複数の端子と電気的に接続される第２半導体チップが搭載されていることを特徴とする半導体装置の製造方法。
  10. 請求項４において、
    前記第２導電性部材は、ボール状電極であることを特徴とする半導体装置の製造方法。
  11. 請求項１０において、
    前記第２導電性部材は、半田材からなることを特徴とする半導体装置の製造方法。
  12. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）主面、前記主面に形成された複数のボンディングリード、前記複数のボンディングリードよりも前記主面の周縁部側に形成された複数の第１ランド、前記複数の第１ランドのそれぞれに形成された複数の第１導電性部材、前記主面とは反対側の裏面、及び前記裏面に形成された複数の第２ランドを有する第１配線基板を準備する工程；
    （ｂ）主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有する第１半導体チップを、前記第１配線基板の前記主面に搭載する工程；
    （ｃ）前記第１半導体チップの前記複数の電極パッドと前記第１配線基板の前記複数のボンディングリードとを複数の第２導電性部材を介してそれぞれ電気的に接続する工程；
    （ｄ）前記第１半導体チップ及び前記複数の第１導電性部材を樹脂で封止し、封止体を形成する工程；
    （ｅ）前記（ｄ）工程の後、前記複数の第１導電性部材のそれぞれの一部が露出するように、前記封止体の一部を除去する工程；
    （ｆ）前記（ｅ）工程の後、前記封止体の表面から露出した前記複数の第１導電性部材のそれぞれの露出面に、第３導電性部材を形成する工程。
  13. 請求項１２において、
    前記複数の第１導電性部材は、めっき法により形成されていることを特徴とする半導体装置の製造方法。
  14. 請求項１２において、
    前記複数の第１導電性部材は、柱状に形成されていることを特徴とする半導体装置の製造方法。
  15. 請求項１２において、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｇ）前記（ｆ）工程の後、主面、前記主面に形成された複数の端子、前記主面とは反対側の裏面、および前記裏面に形成され、前記複数の端子とそれぞれ電気的に接続される複数の第３ランドを有する第２配線基板を前記封止体上に搭載し、前記複数の第１導電性部材と、前記複数の第３ランドをそれぞれ電気的に接続する工程。
  16. 請求項１５において、
    前記第２配線基板の前記主面上には、前記複数の端子と電気的に接続される第２半導体チップが搭載されていることを特徴とする半導体装置の製造方法。
  17. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）主面、前記主面に形成された複数のボンディングリード、前記複数のボンディングリードよりも前記主面の周縁部側に形成された複数の第１ランド、前記主面とは反対側の裏面、及び前記裏面に形成された複数の第２ランドを有する第１配線基板を準備する工程；
    （ｂ）前記第１配線基板の前記複数の第１ランド上に複数の第２導電性部材をそれぞれ配置する工程；
    （ｃ）主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有する第１半導体チップを、前記第１配線基板の前記主面に搭載する工程；
    （ｄ）前記第１半導体チップの前記複数の電極パッドと前記第１配線基板の前記複数のボンディングリードとを複数の第１導電性部材を介してそれぞれ電気的に接続する工程；
    （ｅ）前記複数の第２導電性部材のそれぞれの一部が露出するように、前記第１半導体チップ及び前記複数の第２導電性部材を樹脂で封止し、封止体を形成する工程；
    ここで、
    前記（ｅ）工程では、第１金型と、前記第１金型と対向する第２金型との間にシート材を配置し、
    前記第１配線基板の前記裏面が前記第２金型と対向するように、前記シート材と前記第２金型との間に前記第１配線基板を配置し、
    前記複数の第２導電性部材の一部を前記シート材に食い込ませた状態で、前記シート材と前記第１配線基板の前記主面との間に樹脂を供給する。
  18. 請求項１７において、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｆ）前記（ｅ）工程の後、主面、前記主面に形成された複数の端子、前記主面とは反対側の裏面、および前記裏面に形成され、前記複数の端子とそれぞれ電気的に接続される複数の第３ランドを有する第２配線基板を前記封止体上に搭載し、前記複数の第２導電性部材と、前記複数の第３ランドをそれぞれ電気的に接続する工程。
  19. 請求項１８において、
    前記第２配線基板の前記主面上には、前記複数の端子と電気的に接続される第２半導体チップが搭載されていることを特徴とする半導体装置の製造方法。
  20. 主面、前記主面に形成された複数のボンディングリード、前記複数のボンディングリードよりも前記主面の周縁部側に形成された複数の第１ランド、前記主面とは反対側の裏面、及び前記裏面に形成された複数の第２ランドを有する第１配線基板と、
    主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有し、前記第１配線基板の前記主面に搭載された第１半導体チップと、
    前記第１半導体チップの前記複数の電極パッドと前記第１配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
    前記第１配線基板の前記複数の第１ランド上にそれぞれ配置された複数の第２導電性部材と、
    前記複数の第２導電性部材のそれぞれの一部が露出するように、前記第１半導体チップ及び前記複数の第２導電性部材を封止する封止体と、
    前記第１配線基板の前記複数の第２ランド上にそれぞれ形成された複数の外部端子と、
    主面、前記主面に形成された複数の端子、前記主面とは反対側の裏面、及び前記裏面に形成された複数の第３ランドを有し、前記封止体上に配置された第２配線基板と、
    主面、前記主面に形成された複数の電極パッド、及び前記主面とは反対側の裏面を有し、前記第２配線基板の前記主面に搭載された第２半導体チップと、
    前記第２半導体チップの前記複数の電極パッドと前記第２配線基板の前記複数の端子とをそれぞれ電気的に接続する複数の第３導電性部材と、
    を含み、
    前記第１配線基板の前記複数の第１ランドと、前記第２配線基板の前記複数の第３ランドは、前記複数の第２導電性部材を介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
  21. 請求項２０において、
    前記封止体の表面と前記第２配線基板の前記裏面の間には隙間が形成されていることを特徴とする半導体装置。
  22. 請求項２１において、
    前記複数の第２導電性部材は、それぞれ半田材からなるボール電極であることを特徴とする半導体装置。
  23. 請求項２２において、
    前記複数の第２導電性部材は、前記封止体と接触していない部分をそれぞれ有することを特徴とする半導体装置。
  24. 請求項２２において、
    前記複数の第２導電性部材の表面は、それぞれ前記封止体から離れていることを特徴とする半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014179484A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置
JP2014528166A (ja) * 2011-09-09 2014-10-23 クアルコム，インコーポレイテッド はんだ付け緩和方法およびそれを使用した半導体デバイス
KR101607989B1 (ko) * 2014-10-14 2016-03-31 앰코 테크놀로지 코리아 주식회사 패키지 온 패키지 및 이의 제조 방법
US11581252B2 (en) 2020-03-13 2023-02-14 Fuji Electric Co., Ltd. Semiconductor module and wire bonding method

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742603B2 (en) 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
US8482134B1 (en) * 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
TWI455265B (zh) * 2010-11-01 2014-10-01 矽品精密工業股份有限公司 具微機電元件之封裝結構及其製法
US8546193B2 (en) * 2010-11-02 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming penetrable film encapsulant around semiconductor die and interconnect structure
US9202715B2 (en) * 2010-11-16 2015-12-01 Stats Chippac Ltd. Integrated circuit packaging system with connection structure and method of manufacture thereof
TWI445155B (zh) * 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
US8508045B2 (en) 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
JP5618873B2 (ja) * 2011-03-15 2014-11-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103748678B (zh) 2011-08-16 2016-09-14 英特尔公司 用于大底座封装和大管芯层叠封装结构的偏移中介层
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
US9881898B2 (en) * 2011-11-07 2018-01-30 Taiwan Semiconductor Manufacturing Co.,Ltd. System in package process flow
US9087830B2 (en) * 2012-03-22 2015-07-21 Nvidia Corporation System, method, and computer program product for affixing a post to a substrate pad
JP5924110B2 (ja) * 2012-05-11 2016-05-25 株式会社ソシオネクスト 半導体装置、半導体装置モジュールおよび半導体装置の製造方法
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
KR20150004005A (ko) * 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 스택 패키지 및 이의 제조방법
CN103390717B (zh) * 2013-07-30 2016-02-03 广东洲明节能科技有限公司 叠层led发光模组及制作方法
KR102245770B1 (ko) * 2013-10-29 2021-04-28 삼성전자주식회사 반도체 패키지 장치
CN107466425B (zh) * 2015-06-26 2020-03-06 瑞萨电子株式会社 电子装置
JP6604211B2 (ja) * 2016-01-15 2019-11-13 富士通株式会社 積層半導体及び積層半導体の製造方法
JP6939568B2 (ja) * 2016-01-15 2021-09-22 ソニーグループ株式会社 半導体装置および撮像装置
KR20170129983A (ko) 2016-05-17 2017-11-28 삼성전자주식회사 발광소자 패키지, 이를 이용한 디스플레이 장치 및 그 제조방법
TW201824403A (zh) * 2016-12-20 2018-07-01 力成科技股份有限公司 微間距封裝堆疊方法
CN108461454B (zh) * 2017-02-20 2020-03-31 力成科技股份有限公司 封装堆叠构造及其制造方法
KR102358323B1 (ko) 2017-07-17 2022-02-04 삼성전자주식회사 반도체 패키지
US20190206827A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Semiconductor package with externally accessible wirebonds
JP2020047836A (ja) * 2018-09-20 2020-03-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
WO2020261969A1 (ja) * 2019-06-24 2020-12-30 株式会社村田製作所 電子モジュール
WO2022160084A1 (en) * 2021-01-26 2022-08-04 Yangtze Memory Technologies Co., Ltd. Substrate structure, and fabrication and packaging methods thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170906A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2004327855A (ja) * 2003-04-25 2004-11-18 Nec Electronics Corp 半導体装置およびその製造方法
JP2007194436A (ja) * 2006-01-19 2007-08-02 Elpida Memory Inc 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法
JP2009152253A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118152A (ja) 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
US7034386B2 (en) 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
JP2007123454A (ja) 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
TWI335070B (en) * 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170906A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2004327855A (ja) * 2003-04-25 2004-11-18 Nec Electronics Corp 半導体装置およびその製造方法
JP2007194436A (ja) * 2006-01-19 2007-08-02 Elpida Memory Inc 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法
JP2009152253A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014528166A (ja) * 2011-09-09 2014-10-23 クアルコム，インコーポレイテッド はんだ付け緩和方法およびそれを使用した半導体デバイス
JP2014179484A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置
KR101607989B1 (ko) * 2014-10-14 2016-03-31 앰코 테크놀로지 코리아 주식회사 패키지 온 패키지 및 이의 제조 방법
US11581252B2 (en) 2020-03-13 2023-02-14 Fuji Electric Co., Ltd. Semiconductor module and wire bonding method

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US8541261B2 (en) 2013-09-24
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