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KR101607989B1 - 패키지 온 패키지 및 이의 제조 방법 - Google Patents

패키지 온 패키지 및 이의 제조 방법 Download PDF

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KR101607989B1
KR101607989B1 KR1020140137984A KR20140137984A KR101607989B1 KR 101607989 B1 KR101607989 B1 KR 101607989B1 KR 1020140137984 A KR1020140137984 A KR 1020140137984A KR 20140137984 A KR20140137984 A KR 20140137984A KR 101607989 B1 KR101607989 B1 KR 101607989B1
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KR
South Korea
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terminal
molding compound
package
compound resin
semiconductor chip
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고영범
김준동
박재진
이승현
김동진
김희성
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Publication date
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Abstract

본 발명은 패키지 온 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 전체적인 두께 및 크기를 감소시킬 수 있고, 공정수 절감 및 비용 절감 등을 도모할 수 있도록 새롭게 개선된 구조의 패키지 온 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 캐리어 위에 상부 반도체 패키지를 먼저 부착한 후, 그 위에 재배선을 이용한 하부 반도체 패키지를 적층 구성함으로써, 전체적인 두께 및 크기 감소와 함께 제조 공정수 축소 등을 통하여 제조 비용을 절감할 수 있도록 한 새로운 구조의 패키지 온 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

패키지 온 패키지 및 이의 제조 방법{PACKAGE ON PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 패키지 온 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 전체적인 두께 및 크기를 감소시킬 수 있고, 공정수 절감 및 비용 절감 등을 도모할 수 있도록 새롭게 개선된 구조의 패키지 온 패키지 및 이의 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지, 인터포저를 사이에 두고 상하로 적층되는 패키지 온 패키지(POP, Package On Package) 등 다양한 구조의 반도체 패키지가 개발되고 있다.
여기서, 종래의 패키지 온 패키지의 구성 및 그 제조 과정을 살펴보면 다음과 같다.
첨부한 도 4는 종래의 패키지 온 패키지를 나타낸 단면도이다.
먼저, 상기 하부 반도체 패키지(10)를 제조하고자, 다수의 반도체 패키지 제조 영역이 가로 및 세로방향을 따라 등간격으로 형성된 스트립 형태의 인쇄회로기판(12)이 제공된다.
연이어, 상기 인쇄회로기판(12)의 각 반도체 패키지 제조영역의 중앙부에 반도체 칩(14)이 도전성 범프(16)를 매개로 전기적 신호 교환 가능하게 적층 부착된다.
이때, 상기 반도체 칩(14)과 기판(12) 사이에 도전성 범프(16)들을 절연 가능하게 감싸면서 고정시키는 언더필 재료(18)가 충진된다.
다음으로, 상기 기판(12)의 상면에 걸쳐 몰딩 컴파운드 수지(15)가 몰딩되는 단계가 진행되어, 반도체 칩(14)이 외부로부터 보호 가능하게 봉지되는 상태가 된다.
이어서, 상기 몰딩 컴파운드 수지(15)의 상면에 레이저 가공에 의한 일정 깊이의 관통 몰드 비아(17: TMV, Through Mold Via)를 형성하는 단계가 진행된다.
이때, 상기 관통 몰드 비아(17)는 반도체 칩(14)의 사방 주변 영역 즉, 기판(12)의 테두리 영역에 형성된 전도성패턴이 외부로 노출될 때까지의 깊이로 형성된다.
다음으로, 상기 하부 반도체 패키지(10) 위에 상부 반도체 패키지(20)가 전기적 신호 교환 가능하게 적층되는 단계가 진행된다.
즉, 상기 상부 반도체 패키지(20)의 기판(22) 저면에 노출된 볼패드에 적층용 볼(24)이 융착된 상태에서, 이 적층용 볼(24)을 관통 몰드 비아(17)를 통하여 삽입하는 동시에 하부 반도체 패키지(10)의 기판(12)의 전도성패턴에 융착시킴으로써, 하부 반도체 패키지(10) 위에 상부 반도체 패키지(20)가 전기적 신호 교환 가능하게 적층되는 상태가 된다.
다음으로, 상기 하부 반도체 패키지(10)의 기판(12) 저면에 노출된 볼패드에 전자기기의 마더보드 등에 연결되는 솔더볼(19)을 융착시킨 후, 스트립 기판을 포함하는 상부 및 하부 반도체 패키지의 소잉라인을 따라 소잉함으로써, 도 4에 도시된 바와 같은 개개의 패키지 온 패키지가 완성된다.
그러나, 상기한 종래의 패키지 온 패키지는 다음과 같은 문제점이 있다.
첫째, 상부 및 하부 반도체 패키지 모두 두꺼운 인쇄회로기판을 사용함에 따라 전체적인 패키지 두께 및 크기가 증가하는 단점이 있다.
둘째, 하부 반도체 패키지의 반도체 칩과 기판 사이에 언더필재료를 충진하는 공정과, 적층용 볼이 노출되도록 레이저 가공을 이용하여 관통 몰드 비아를 형성하는 공정 등 공정수가 많이 들고, 그에 따라 제조 비용이 상승하는 단점이 있다.
셋째, 기판과, 반도체 칩과, 몰딩 컴파운드 수지와, 언더필 재료 간의 열팽창계수가 달라 제조 공정 중 워피지(warpage) 현상이 발생하여 불량을 초래하는 단점이 있다.
넷째, 하부 반도체 패키지 위에 상부 반도체 패키지를 적층할 때, 하부 반도체 패키지의 적층용 볼과 상부 반도체 패키지의 볼패드가 정확하게 일치하지 않는 미스 매치(mis-match)가 발생할 소지가 있다.
Figure 112014097468890-pat00001
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 캐리어 위에 상부 반도체 패키지를 먼저 부착한 후, 그 위에 재배선을 이용한 하부 반도체 패키지를 적층 구성함으로써, 전체적인 두께 및 크기 감소와 함께 제조 공정수 축소 등을 통하여 제조 비용을 절감할 수 있도록 한 새로운 구조의 패키지 온 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 제1구현예에 따른 패키지 온 패키지는: 기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조로 구비되어, 캐리어 위에 기판이 상부를 향하도록 부착되는 상부 반도체 패키지와; 본딩패드에 제1전도성 단자가 연결된 채로 상기 상부 반도체 패키지의 기판 중앙영역에 부착되는 하부 반도체 패키지용 제2반도체 칩과; 상기 상부 반도체 패키지의 기판 테두리 영역에 도전 가능하게 부착되는 제1적층용 단자와; 상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 캐리어 위에 오버 몰딩되는 제2몰딩 컴파운드 수지와; 상기 제2몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제1적층용 단자 및 제2반도체 칩의 제1전도성단자에 도전 가능하게 연결되면서, 제2몰딩 컴파운드 수지의 일면에 걸쳐 재배선 공정에 의하여 형성되는 하부 반도체 패키지용 제1재배선층과; 상기 제1재배선층에 형성된 볼패드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제1구현예에 따른 패키지 온 패키지 제조 방법은: 일정 면적의 캐리어를 배치하는 단계와; 기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조의 상부 반도체 패키지를 캐리어 위에 부착하되, 기판이 상부를 향하도록 부착하는 단계와; 제1전도성 단자가 본딩패드에 연결된 하부 반도체 패키지용 제2반도체 칩을 상기 상부 반도체 패키지의 기판 중앙영역에 부착하는 단계와; 상기 상부 반도체 패키지의 기판 테두리 영역에 제1적층용 단자를 도전 가능하게 부착하는 단계와; 상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 제2몰딩 컴파운드 수지를 캐리어 위에 오버 몰딩하는 단계와; 상기 제1적층용 단자 및 제2반도체 칩의 제1전도성단자가 노출되도록 제2몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와; 상기 제2몰딩 컴파운드 수지의 일면에 걸쳐 제1적층용 단자 및 제2반도체 칩의 제1전도성단자와 도전 가능하게 연결되는 하부 반도체 패키지용 제1재배선층을 형성하는 단계와; 상기 제1재배선층에 형성된 볼패드에 입출력단자를 융착시키는 단계; 를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제2구현예에 따른 패키지 온 패키지는: 기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조로 구비되어, 캐리어 위에 기판이 상부를 향하도록 부착되는 상부 반도체 패키지와; 본딩패드에 제1전도성 단자가 연결된 채로 상기 상부 반도체 패키지의 기판 중앙영역에 부착되는 하부 반도체 패키지용 제2반도체 칩과; 상기 상부 반도체 패키지의 기판 테두리 영역에 도전 가능하게 부착되는 제1적층용 단자와; 상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 캐리어 위에 오버 몰딩되는 제2몰딩 컴파운드 수지와; 상기 제2몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제1적층용 단자 및 제2반도체 칩의 제1전도성단자에 도전 가능하게 연결되면서, 제2몰딩 컴파운드 수지의 일면에 걸쳐 형성되는 하부 반도체 패키지용 제1재배선층과; 상기 제1재배선층 위에 부착되고, 본딩패드에 제1전도성 단자와 동일한 제2전도성 단자가 연결된 채로 상기 제1재배선층 위에 도전 가능하게 부착되는 제3반도체 칩과; 상기 제3반도체 칩의 주변에 노출되는 제1재배선층의 볼패드에 융착되는 제2적층용 단자와; 상기 제3반도체 칩 및 제2적층용 단자가 봉지되도록 제2몰딩 컴파운드 수지와 동일한 재질을 이용하여 제1재배선층 위에 오버 몰딩되는 제3몰딩 컴파운드 수지와; 상기 제3몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제2적층용 단자 및 제3반도체 칩의 제2전도성단자에 도전 가능하게 연결되면서, 제3몰딩 컴파운드 수지의 일면에 걸쳐 재배선 공정에 의하여 형성되는 제2재배선층과; 상기 제2재배선층에 형성된 볼패드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제2구현예에 따른 패키지 온 패키지 제조 방법은: 일정 면적의 캐리어를 배치하는 단계와; 기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조의 상부 반도체 패키지를 캐리어 위에 부착하되, 기판이 상부를 향하도록 부착하는 단계와; 제1전도성 단자가 본딩패드에 연결된 하부 반도체 패키지용 제2반도체 칩을 상기 상부 반도체 패키지의 기판 중앙영역에 부착하는 단계와; 상기 상부 반도체 패키지의 기판 테두리 영역에 제1적층용 단자를 도전 가능하게 부착하는 단계와; 상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 제2몰딩 컴파운드 수지를 캐리어 위에 오버 몰딩하는 단계와; 상기 제1적층용 단자 및 제2반도체 칩의 제1전도성단자가 노출되도록 제2몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와; 상기 제2몰딩 컴파운드 수지의 일면에 걸쳐 제1적층용 단자 및 제2반도체 칩의 제1전도성단자와 도전 가능하게 연결되는 하부 반도체 패키지용 제1재배선층을 형성하는 단계와; 상기 제1재배선층 위에 제2전도성 단자가 본딩패드에 연결된 제3반도체 칩을 부착하는 단계와; 상기 제3반도체 칩의 주변에 노출되는 제1재배선층의 볼패드에 제2적층용 단자를 부착하는 단계와; 상기 제3반도체 칩 및 제2적층용 단자가 봉지되도록 제3몰딩 컴파운드 수지를 제1재배선층 위에 오버 몰딩하는 단계와; 상기 제2적층용 단자 및 제3반도체 칩의 제2전도성단자가 노출되도록 제3몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와; 상기 제3몰딩 컴파운드 수지의 일면에 걸쳐 제2적층용 단자 및 제3반도체 칩의 제2전도성단자와 도전 가능하게 연결되는 제2재배선층을 형성하는 단계와; 상기 제2재배선층에 형성된 볼패드에 입출력단자를 융착시키는 단계; 를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제3구현예에 따른 패키지 온 패키지는: 본딩패드에 제1전도성 단자가 연결된 채로 캐리어 위에 부착되는 상부 반도체 패키지용 제1반도체 칩과; 상기 제1반도체 칩이 봉지되도록 캐리어 위에 오버 몰딩되는 제1몰딩 컴파운드 수지와; 상기 제1몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제1전도성 단자 에 도전 가능하게 연결되면서, 제1몰딩 컴파운드 수지의 일면에 걸쳐 형성되는 상부 반도체 패키지용 제1재배선층과; 본딩패드에 제2전도성 단자가 연결된 채로 상기 제1재배선층의 중앙영역에 부착되는 하부 반도체 패키지용 제2반도체 칩과; 상기 제1재배선층의 테두리 영역에 도전 가능하게 부착되는 적층용 단자와; 상기 제2반도체 칩 및 적층용 단자가 봉지되도록 제1재배선층 위에 오버 몰딩되는 제2몰딩 컴파운드 수지와; 상기 제2몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제2전도성 단자 및 적층용 단자에 도전 가능하게 연결되면서, 제2몰딩 컴파운드 수지의 일면에 걸쳐 형성되는 하부 반도체 패키지용 제2재배선층과; 상기 제2재배선층에 형성된 볼패드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제3구현예에 따른 패키지 온 패키지제조 방법은: 캐리어를 제공하는 단계와; 제1전도성 단자가 본딩패드에 연결된 제1반도체 칩을 상기 캐리어 위에 부착하는 단계와; 상기 제1반도체 칩이 봉지되도록 캐리어 위에 제1몰딩 컴파운드 수지를 오버 몰딩하는 단계와; 상기 제1전도성 단자가 노출되도록 제1몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와; 상기 제1몰딩 컴파운드 수지의 일면에 걸쳐 제1전도성 단자와 도전 가능하게 연결되는 하부 반도체 패키지용 제1재배선층을 형성하는 단계와; 본딩패드에 제2전도성 단자가 연결된 제2반도체 칩을 상기 제1재배선층의 중앙영역에 부착하는 단계와; 상기 제1재배선층의 테두리 영역에 적층용 단자를 도전 가능하게 부착하는 단계와; 상기 제2반도체 칩 및 적층용 단자를 봉지되도록 제1재배선층 위에 제2몰딩 컴파운드 수지를 오버 몰딩하는 단계와; 상기 제2전도성 단자 및 적층용 단자가 노출되도록 제2몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와; 상기 제2몰딩 컴파운드 수지의 일면을 걸쳐 제2전도성 단자 및 적층용 단자와 도전 가능하게 연결되는 상부 반도체 패키지용 제2재배선층을 형성하는 단계와; 상기 제2재배선층에 형성된 볼패드에 입출력단자를 융착시키는 단계; 를 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 캐리어 위에 상부 반도체 패키지를 먼저 부착한 후, 그 위에 재배선을 이용한 하부 반도체 패키지를 적층 구성함으로써, 전체적인 패키지 두께 및 크기를 감소시킬 수 있다.
둘째, 기존의 반도체 칩과 기판 사이에 언더필 재료를 충진하고, 몰딩 컴파운드 수지에 관통 몰드 비아를 형성하는 공정 등을 배제할 수 있으므로, 제조 공정수 축소 및 제조 비용을 절감할 수 있다.
셋째, 기존에 기판과, 반도체 칩과, 몰딩 컴파운드 수지와, 언더필 재료 간의 열팽창계수가 달라 제조 공정 중 워피지(warpage) 현상이 발생하는 것을 최소화시킬 수 있다.
넷째, 상부 및 하부 반도체 패키지 사이에 간극이 존재하지 않아 보다 컴팩트한 스케일의 패키지 온 패키지를 제공할 수 있다.
도 1a 내지 도 1h는 본 발명의 제1실시예에 따른 패키지 온 패키지 및 이의 제조 방법을 도시한 단면도,
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 패키지 온 패키지 및 이의 제조 방법을 도시한 단면도,
도 3a 내지 도 3h는 본 발명의 제3실시예에 따른 패키지 온 패키지 및 이의 제조 방법을 도시한 단면도.
도 4는 종래의 패키지 온 패키지를 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 상부 및 하부 반도체 패키지가 도전 가능하게 적층되는 패키지 온 패키지를 제공하고자 한 것으로서, 고가이면서 두꺼운 인쇄회로기판 대신 재배선층을 이용하여 전체적인 두께를 줄이는 동시에 제조비용을 절감할 수 있도록 한 점에 주안점이 있다.
여기서, 본 발명에 따른 패키지 온 패키지 및 그 제조 방법에 대한 각 실시예를 살펴보면 다음과 같다.
제1실시예
첨부한 도 1a 내지 도 1h는 본 발명의 제1실시예에 따른 패키지 온 패키지 및 그 제조 방법을 도시한 단면도이다.
본 발명의 제1실시예에 따른 패키지 온 패키지는 기판(substrate) 즉, 인쇄회로기판 또는 리드프레임 등을 이용한 상부 반도체 패키지(100)과 재배선층을 이용한 하부 반도체 패키지(110)가 도전 가능하게 적층 구성된다.
이를 위해, 먼저 일정 면적을 갖는 금속 재질의 캐리어(130)가 제공되고, 이 캐리어(130) 위에 복수개의 상부 반도체 패키지(100)이 접착수단에 의하여 일정 간격으로 부착된다(도 1a 참조).
상기 상부 반도체 패키지(100)는 기판(101)에 제1반도체 칩(102)이 도전성 와이어 또는 전도성 범프 등을 매개로 도전 가능하게 부착되고, 외부로부터 제1반도체 칩(102)을 보호하기 위하여 제1반도체 칩(102) 제1몰딩 컴파운드 수지(103)로 몰딩된 구조로 구비된다.
이때, 상기 상부 반도체 패키지(100)를 캐리어(130) 위에 부착할 때, 제1몰딩 컴파운드 수지(103)의 표면을 캐리어(130)에 부착하여, 기판(101)이 상부를 향하도록 한다.
다음으로, 상기 상부 반도체 패키지(100)의 기판(101) 위에서 중앙 영역에 하부 반도체 패키지용 제2반도체 칩(112)이 접착수단에 의하여 부착된다(도 1b 참조).
상기 제2반도체 칩(112)의 각 본딩패드에는 전도성 범프와 같은 제1전도성 단자(111)가 범핑 공정 등에 의하여 미리 융착된 상태이며, 제1전도성 단자(111)는 제2반도체 칩(112)의 전기적 신호를 입출력하는 단자 역할을 한다.
또한, 상기 상부 반도체 패키지(100)의 기판(101) 위에서 그 테두리 영역에는 솔더볼과 같은 제1적층용 단자(104)가 도전 가능하게 부착된다.
이때, 상기 제1적층용 단자(104)와 제1전도성 단자(111)의 상단부는 동일한 높이가 되도록 한다.
다음으로, 상기 상부 반도체 패키지(100)를 비롯하여 제2반도체 칩(112) 및 제1적층용 단자(104)가 봉지되도록 제2몰딩 컴파운드 수지(113)가 캐리어(130) 위에 오버 몰딩된다(도 1c 참조).
연이어, 상기 제2몰딩 컴파운드 수지(113)의 일면을 그라인딩하는 단계를 진행함으로써, 상기 제1적층용 단자(104) 및 제2반도체 칩(112)의 제1전도성 단자(111)의 상단부가 외부로 노출되는 상태가 된다(도 1d 참조).
이어서, 상기 제2몰딩 컴파운드 수지(113)의 일면에 걸쳐 제1적층용 단자(104) 및 제2반도체 칩(112)의 제1전도성 단자(111)와 도전 가능하게 연결되는 하부 반도체 패키지용 제1재배선층(115)을 형성하는 단계가 진행된다(도 1e 참조).
상기 재배선층(ReDistribution Layer)은 다수의 제1전도성 단자(111) 및 제1적층용 단자(104)가 서로 조밀하게 배열되어 있기 때문에 각 단자로부터 원하는 위치까지 연장되는 일종의 금속배선라인을 말하며, 각 금속배선라인은 서로 간의 절연 유지시키기 위하여 절연 재질의 패시베이션층으로 감싸여지게 된다.
또한, 상기 재배선층의 각 금속배선라인은 패시베이션층을 사이에 두고 도전 가능하게 연결되는 다층 구조로 구성될 수 있다.
이에, 상기 제1재배선층(115)은 통상의 도금 공정에 의하여 일단부가 제1전도성 단자(111) 및 제1적층용 단자(104)에 도전 가능하게 연결되는 동시에 타단부가 제2몰딩 컴파운드 수지(113)의 표면 중 원하는 위치로 연장되는 금속배선라인(117)과, 각 금속배선라인을 절연 가능하게 감싸는 패시베이션층(118)으로 구성된다.
이때, 상기 제1재배선층(115)의 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 솔더볼 등을 융착시킬 수 있는 볼패드(114)가 형성된다.
다음으로, 상기 제1재배선층(115)에 형성된 볼패드(114)에 솔더볼과 같은 입출력단자(116)가 융착된다(도 1f 참조).
최종적으로, 상기 제1재배선층(115)과 제2몰딩 컴파운드 수지(113)의 소잉라인을 따라 소잉 공정이 진행됨으로써, 기판(101)을 이용한 상부 반도체 패키지(100)와 제1재배선층(115)을 이용한 하부 반도체 패키지(110)가 상호 적층된 제1실시예의 패키지 온 패키지가 완성된다(도 1g 참조).
이때, 상기 입출력단자(116) 융착 단계 및 소잉 단계 후, 상기 캐리어(130)는 재사용 가능하게 분리된다.
이와 같이, 상기 캐리어(130) 위에 기판을 이용한 상부 반도체 패키지(100)를 먼저 부착한 후, 그 위에 기판에 비하여 얇은 제1재배선층(115)을 이용하여 하부 반도체 패키지(110)를 적층 구성함으로써, 패키지 온 패키지의 전체적인 두께 및 크기를 감소시킬 수 있다.
한편, 상기 제1몰딩 컴파운드 수지(103)와 제2몰딩 컴파운드 수지(113)가 서로 다른 재질로 적용된 경우, 서로 접합되지 못하고 그 경계면에서 박리 현상이 발생될 우려가 있다.
따라서, 첨부한 도 1h에 도시된 바와 같이 상기 소잉 공정시 제1몰딩 컴파운드 수지(103)와 제2몰딩 컴파운드 수지(113)의 측면을 상하방향을 따라 일직선을 이루도록 소잉하는 것이 바람직하고, 이에 본 발명의 제1실시예에 따른 패키지 온 패키지의 크기를 보다 작게 줄일 수 있다.
제2실시예
첨부한 도 2a 및 도 2b는 본 발명의 제2실시예에 따른 패키지 온 패키지 및 그 제조 방법을 도시한 단면도이다.
본 발명의 제2실시예에 따른 패키지 온 패키지는 상기한 제1실시예의 패키지 온 패키지와 동일하게 구성되고, 단 패키지 온 패키지의 초고성능을 위하여 2개의 로직 칩(제2반도체 칩 및 제3반도체 칩)을 적층 구성한 점에 특징이 있다.
이를 위해, 본 발명의 제2실시예에 따른 패키지 온 패키지는 상기한 도 1a 내지 도 1d를 참조로 설명된 제조 공정까지 동일하게 진행된다.
즉, 캐리어(130) 위에 복수개의 상부 반도체 패키지(100)을 부착하는 단계(도 1a 참조)와, 상부 반도체 패키지(100)의 기판(101) 위에 하부 반도체 패키지용 제2반도체 칩(112)을 부착하는 단계(도 1b 참조)와, 상부 반도체 패키지(100)를 비롯하여 제2반도체 칩(112) 및 제1적층용 단자(104)를 제2몰딩 컴파운드 수지(113)로 몰딩하는 단계(도 1c 참조)와, 제2몰딩 컴파운드 수지(113)의 일면을 그라인딩하여 제1적층용 단자(104) 및 제1전도성 단자(111)의 상단부를 외부로 노출시키는 단계(도 1d 참조)와, 제2몰딩 컴파운드 수지(113)의 일면에 걸쳐 제1적층용 단자(104) 및 제2반도체 칩(112)의 제1전도성 단자(111)와 도전 가능하게 연결되는 제1재배선층(115) 형성 단계(도 1e 참조)가 동일하게 진행된다.
다음으로, 상기 제1재배선층(115) 위에 제3반도체 칩(122)이 접착수단에 의하여 부착되며, 이 제3반도체 칩(122)은 제2반도체 칩(112)과 함께 패키지 온 패키지의 초고성능(ultra high performance)을 위하여 로직 칩(logic die)로 채택된 것이다.
이때, 상기 제3반도체 칩(122)의 각 본딩패드에는 전도성 범프와 같은 제2전도성 단자(121)가 범핑 공정 등에 의하여 미리 융착된 상태이며, 이 제2전도성 단자(121)는 제3반도체 칩(122)의 전기적 신호를 입출력하는 단자 역할을 한다.
또한, 상기 제3반도체 칩(122)의 주변에 노출되는 제1재배선층(115)의 볼패드(114)에 솔더볼과 같은 제2적층용 단자(124)가 도전 가능하게 부착된다.
연이어, 제3몰딩 컴파운드 수지(123)를 제1재배선층(115) 위에 오버 몰딩하는 단계를 진행함으로써, 제3반도체 칩(122) 및 제2적층용 단자(124)가 외부로부터 보호되도록 봉지되는 상태가 된다.
이어서, 상기 제2적층용 단자(124) 및 제3반도체 칩(122)의 제2전도성 단자(121)의 상단부가 노출되도록 제3몰딩 컴파운드 수지(123)의 일면을 그라인딩하는 단계가 진행된다.
다음으로, 상기한 제1재배선층(115)을 형성하는 공정과 동일하게 상기 제3몰딩 컴파운드 수지(123)의 일면에 걸쳐 제2재배선층(125)을 형성하는 단계가 진행된다.
보다 상세하게는, 상기 제2재배선층(125)은 상기한 제1재배선층(115)과 동일한 방법으로 형성됨으로써, 통상의 도금 공정에 의하여 일단부가 제2전도성 단자(121) 및 제2적층용 단자(124)에 도전 가능하게 연결되는 동시에 타단부가 제3몰딩 컴파운드 수지(123)의 표면 중 원하는 위치로 연장되는 금속배선라인과, 각 금속배선라인을 절연 가능하게 감싸는 패시베이션층으로 구성된다.
이때, 가장 위쪽의 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 솔더볼 등을 융착시킬 수 있는 제2재배선층(125)의 볼패드(127)가 형성된다.
이어서, 상기 제2재배선층(125)에 형성된 볼패드(127)에 입출력단자(126)가 도전 가능하게 융착된다.
최종적으로, 상기 제2재배선층(125)과 제3몰딩 컴파운드 수지(123)의 소잉라인을 따라 소잉 공정이 진행됨으로써, 기판(101)을 이용한 상부 반도체 패키지(100)와 제1재배선층(115) 및 제2재배선층(125)을 이용한 하부 반도체 패키지(110)가 상호 적층된 제2실시예의 패키지 온 패키지가 완성된다(도 2b 참조).
이때, 상기 입출력단자(116) 융착 단계 및 소잉 단계 후, 상기 캐리어(130)는 재사용 가능하게 분리된다.
이와 같이, 본 발명의 제2실시예는 상기 캐리어(130) 위에 기판(101)을 이용한 상부 반도체 패키지(100)를 먼저 부착한 후, 그 위에 로직 칩으로 제2반도체 칩(112) 및 제3반도체 칩(122)을 포함하는 하부 반도체 패키지(110)를 제2 및 제3재배선층(115,125)을 이용하여 적층 구성함으로써, 초고성능의 패키지 온 패키지를 제공할 수 있다.
제3실시예
첨부한 도 3a 내지 도 3h는 본 발명의 제3실시예에 따른 패키지 온 패키지 및 그 제조 방법을 도시한 단면도이다.
본 발명의 제3실시예에 따른 패키지 온 패키지는 제1재배선층을 이용한 상부 반도체 패키지(200)와 제2재배선층을 이용한 하부 반도체 패키지(202)가 도전 가능하게 적층 구성된 점에 특징이 있다.
이를 위해, 먼저 일정 면적을 갖는 금속 재질의 캐리어(230)가 제공되고, 이 캐리어(230) 위에 제1전도성 단자(211)가 본딩패드에 연결된 상부 반도체 패키지용 제1반도체 칩(210)이 접착수단에 의하여 부착된다(도 3a 참조).
상기 제1반도체 칩(210)의 각 본딩패드에는 전도성 범프와 같은 제1전도성 단자(211)가 범핑 공정 등에 의하여 미리 융착된 상태이며, 제1전도성 단자(211)는 제1반도체 칩(210)의 전기적 신호를 입출력하는 단자 역할을 한다.
이어서, 상기 제1반도체 칩(210)이 봉지되도록 캐리어(230) 위에 제1몰딩 컴파운드 수지(212)를 오버 몰딩하는 단계가 진행된다(도 3b 참조).
연이어, 상기 제1전도성 단자(211)의 상단부가 외부로 노출되도록 제1몰딩 컴파운드 수지(212)의 일면을 그라인딩하는 단계가 진행된다.
다음으로, 상기 제1몰딩 컴파운드 수지(212)의 일면에 걸쳐 제1전도성 단자(211)와 도전 가능하게 연결되는 상부 반도체 패키지용 제1재배선층(214)을 형성하는 단계가 진행된다(도 3c 참조).
상기 재배선층(ReDistribution Layer)은 다수의 제1전도성 단자(211)들이 서로 조밀하게 배열되어 있기 때문에 각 단자로부터 원하는 위치까지 연장되는 일종의 금속배선라인을 말하며, 각 금속배선라인은 서로 간의 절연 유지시키기 위하여 절연 재질의 패시베이션층으로 감싸여지게 된다.
이에, 상기 상부 반도체 패키지용 제1재배선층(214)은 통상의 도금 공정에 의하여 일단부가 제1전도성 단자(211)에 도전 가능하게 연결되는 동시에 타단부가 제1몰딩 컴파운드 수지(212)의 표면 중 원하는 위치로 연장되는 금속배선라인과, 각 금속배선라인을 절연 가능하게 감싸는 패시베이션층으로 구성된다.
이때, 상기 제1재배선층(214)의 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 솔더볼 등을 융착시킬 수 있는 볼패드가 형성된다.
이어서, 본딩패드에 제2전도성 단자(221)가 연결된 하부 반도체 패키지용 제2반도체 칩(220)이 상기 제1재배선층(214)의 중앙영역에 접착수단에 의하여 부착되고, 이와 함께 상기 제1재배선층(214)의 테두리 영역에 형성된 볼패드에 솔더볼과 같은 적층용 단자(215)를 도전 가능하게 부착된다.
바람직하게는, 상기 제2반도체 칩(220)의 각 본딩패드에는 전도성 범프와 같은 제2전도성 단자(221)가 범핑 공정 등에 의하여 미리 융착된 상태이며, 제2전도성 단자(221)는 제2반도체 칩(220)의 전기적 신호를 입출력하는 단자 역할을 한다.
다음으로, 상기 제1재배선층(214) 위에 제2몰딩 컴파운드 수지(222)를 오버 몰딩함으로써, 제2반도체 칩(220) 및 적층용 단자(215)가 외부로부터 보호되도록 제2몰딩 컴파운드 수지(222)에 의하여 봉지되는 상태가 된다(도 3e 참조).
연이어, 상기 제2전도성 단자(221) 및 적층용 단자(215)의 상단부가 외부로 노출되도록 제2몰딩 컴파운드 수지(222)의 일면을 그라인딩하는 단계가 진행된다.
이어서, 상기 제2몰딩 컴파운드 수지(222)의 일면을 걸쳐 제2전도성 단자(221) 및 적층용 단자(215)와 도전 가능하게 연결되는 하부 반도체 패키지용 제2재배선층(224)을 형성하는 단계가 제1재배선층(214)을 형성하는 과정과 동일하게 진행된다(도 3f 참조).
이에, 상기 하부 반도체 패키지용 제2재배선층(224)은 통상의 도금 공정에 의하여 일단부가 제2전도성 단자(221) 및 적층용 단자(215)에 도전 가능하게 연결되는 동시에 타단부가 제2몰딩 컴파운드 수지(222)의 표면 중 원하는 위치로 연장되는 금속배선라인과, 각 금속배선라인을 절연 가능하게 감싸는 패시베이션층으로 구성된다.
또한, 상기 제2재배선층(224)의 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 솔더볼 등을 융착시킬 수 있는 볼패드(225)가 형성된다.
다음으로, 상기 제2재배선층(224)에 형성된 볼패드(225)에 솔더볼과 같은 입출력단자(226)가 융착된다(도 3g 참조).
이와 같이, 본 발명의 제3실시예에 따르면 상기 캐리어(230) 위에 기판에 비하여 얇은 제1재배선층(214)을 이용하여 상부 반도체 패키지(200)를 구성하고, 그 위에 제2재배선층(224)을 이용하여 하부 반도체 패키지(202)를 구성함으로써, 패키지 온 패키지의 전체적인 두께 및 크기를 더욱 감소시킬 수 있다.
한편, 상기 캐리어(230)를 제1반도체 칩(210)의 표면을 외부로 노출시키면서 재사용 가능하게 분리하는 단계가 더 진행될 수 있다(도 3h의 좌측 도면 참조).
반면, 도 3h의 우측 도면에서 보듯이 상기 캐리어(230)를 열방출을 위한 메탈 서스로 채택한 경우에는 일종의 방열판 역할을 하도록 제1반도체 칩(210)의 표면에 부착 유지되도록 함으로써, 열방출 효과를 극대화시킬 수 있다.
100 : 상부 반도체 패키지 101 : 기판
102 : 제1반도체 칩 103 : 제1몰딩 컴파운드 수지
104 : 제1적층용 단자 110 : 하부 반도체 패키지
111 : 제1전도성 단자 112 : 제2반도체 칩
113 : 제2몰딩 컴파운드 수지 114 : 볼패드
115 : 제1재배선층 116 : 입출력단자
117 : 금속배선라인 118 : 패시베이션층
121 : 제2전도성 단자 122 : 제3반도체 칩
123 : 제3몰딩 컴파운드 수지 124 : 제2적층용 단자
125 : 제2재배선층 126 : 입출력단자
127 : 볼패드 130 : 캐리어
200 : 상부 반도체 패키지 202 : 하부 반도체 패키지
210 : 제1반도체 칩 211 : 제1전도성 단자
212 : 제1몰딩 컴파운드 수지 214 : 제1재배선층
215 : 적층용 단자 220 : 제2반도체 칩
221 : 제2전도성 단자 222 : 제2몰딩 컴파운드 수지
224 : 제2재배선층 225 : 볼패드
226 : 입출력단자 230 : 캐리어

Claims (21)

  1. 기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조로 구비되어, 캐리어 위에 기판이 상부를 향하도록 부착되는 상부 반도체 패키지와;
    본딩패드에 제1전도성 단자가 연결된 채로 상기 상부 반도체 패키지의 기판 중앙영역에 부착되는 하부 반도체 패키지용 제2반도체 칩과;
    상기 상부 반도체 패키지의 기판 테두리 영역에 도전 가능하게 부착되는 제1적층용 단자와;
    상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 캐리어 위에 오버 몰딩되는 제2몰딩 컴파운드 수지와;
    상기 제2몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제1적층용 단자 및 제2반도체 칩의 제1전도성 단자에 도전 가능하게 연결되면서, 제2몰딩 컴파운드 수지의 일면에 걸쳐 재배선 공정에 의하여 형성되는 하부 반도체 패키지용 제1재배선층과;
    상기 제1재배선층에 형성된 볼패드에 융착되는 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 패키지 온 패키지.
  2. 청구항 1에 있어서,
    상기 제1전도성 단자는 전도성 범프로 채택되고, 상기 제1적층용 단자 및 입출력단자는 솔더볼로 채택된 것을 특징으로 하는 패키지 온 패키지.
  3. 청구항 1에 있어서,
    상기 캐리어는 입출력단자 부착 후에 재사용 가능하게 분리되는 것을 특징으로 하는 패키지 온 패키지.
  4. 청구항 1에 있어서,
    상기 제1몰딩 컴파운드 수지와 제2몰딩 컴파운드 수지가 서로 다른 재질로 적용된 경우, 제1몰딩 컴파운드 수지와 제2몰딩 컴파운드 수지의 측면이 상하방향을 따라 일직선을 이루도록 소잉되는 것을 특징으로 하는 패키지 온 패키지.
  5. 일정 면적의 캐리어를 배치하는 단계와;
    기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조의 상부 반도체 패키지를 캐리어 위에 부착하되, 기판이 상부를 향하도록 부착하는 단계와;
    제1전도성 단자가 본딩패드에 연결된 하부 반도체 패키지용 제2반도체 칩을 상기 상부 반도체 패키지의 기판 중앙영역에 부착하는 단계와;
    상기 상부 반도체 패키지의 기판 테두리 영역에 제1적층용 단자를 도전 가능하게 부착하는 단계와;
    상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 제2몰딩 컴파운드 수지를 캐리어 위에 오버 몰딩하는 단계와;
    상기 제1적층용 단자 및 제2반도체 칩의 제1전도성 단자가 노출되도록 제2몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와;
    상기 제2몰딩 컴파운드 수지의 일면에 걸쳐 제1적층용 단자 및 제2반도체 칩의 제1전도성 단자와 도전 가능하게 연결되는 하부 반도체 패키지용 제1재배선층을 형성하는 단계와;
    상기 제1재배선층에 형성된 볼패드에 입출력단자를 융착시키는 단계;
    를 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  6. 청구항 5에 있어서,
    상기 입출력단자 융착 단계 후, 캐리어를 재사용 가능하게 분리하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  7. 청구항 5에 있어서,
    상기 제1몰딩 컴파운드 수지와 제2몰딩 컴파운드 수지가 서로 다른 재질로 적용된 경우, 제1몰딩 컴파운드 수지와 제2몰딩 컴파운드 수지의 측면을 상하방향을 따라 일직선을 이루도록 소잉하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  8. 기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조로 구비되어, 캐리어 위에 기판이 상부를 향하도록 부착되는 상부 반도체 패키지와;
    본딩패드에 제1전도성 단자가 연결된 채로 상기 상부 반도체 패키지의 기판 중앙영역에 부착되는 하부 반도체 패키지용 제2반도체 칩과;
    상기 상부 반도체 패키지의 기판 테두리 영역에 도전 가능하게 부착되는 제1적층용 단자와;
    상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 캐리어 위에 오버 몰딩되는 제2몰딩 컴파운드 수지와;
    상기 제2몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제1적층용 단자 및 제2반도체 칩의 제1전도성 단자에 도전 가능하게 연결되면서, 제2몰딩 컴파운드 수지의 일면에 걸쳐 재배선 공정에 의하여 형성되는 하부 반도체 패키지용 제1재배선층과;
    상기 제1재배선층 위에 부착되고, 본딩패드에 제1전도성 단자와 동일한 제2전도성 단자가 연결된 채로 상기 제1재배선층 위에 도전 가능하게 부착되는 제3반도체 칩과;
    상기 제3반도체 칩의 주변에 노출되는 제1재배선층의 볼패드에 융착되는 제2적층용 단자와;
    상기 제3반도체 칩 및 제2적층용 단자가 봉지되도록 제2몰딩 컴파운드 수지와 동일한 재질을 이용하여 제1재배선층 위에 오버 몰딩되는 제3몰딩 컴파운드 수지와;
    상기 제3몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제2적층용 단자 및 제3반도체 칩의 제2전도성 단자에 도전 가능하게 연결되면서, 제3몰딩 컴파운드 수지의 일면에 걸쳐 재배선 공정에 의하여 형성되는 제2재배선층과;
    상기 제2재배선층에 형성된 볼패드에 융착되는 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 패키지 온 패키지.
  9. 청구항 8에 있어서,
    상기 제1전도성 단자와 제2전도성 단자는 전도성 범프로 채택되고, 상기 제1적층용 단자 및 입출력단자는 솔더볼로 채택된 것을 특징으로 하는 패키지 온 패키지.
  10. 청구항 8에 있어서,
    상기 캐리어는 입출력단자 부착 후에 재사용 가능하게 분리되는 것을 특징으로 하는 패키지 온 패키지.
  11. 청구항 8에 있어서,
    상기 제1몰딩 컴파운드 수지와, 제2 및 제3몰딩 컴파운드 수지가 서로 다른 재질로 적용된 경우, 제1몰딩 컴파운드 수지와 제2 및 제3몰딩 컴파운드 수지의 측면이 상하방향을 따라 일직선을 이루도록 소잉되는 것을 특징으로 하는 패키지 온 패키지.
  12. 일정 면적의 캐리어를 배치하는 단계와;
    기판에 도전 가능하게 부착된 제1반도체 칩이 제1몰딩 컴파운드 수지로 몰딩된 구조의 상부 반도체 패키지를 캐리어 위에 부착하되, 기판이 상부를 향하도록 부착하는 단계와;
    제1전도성 단자가 본딩패드에 연결된 하부 반도체 패키지용 제2반도체 칩을 상기 상부 반도체 패키지의 기판 중앙영역에 부착하는 단계와;
    상기 상부 반도체 패키지의 기판 테두리 영역에 제1적층용 단자를 도전 가능하게 부착하는 단계와;
    상기 상부 반도체 패키지를 비롯하여 제2반도체 칩 및 제1적층용 단자가 봉지되도록 제2몰딩 컴파운드 수지를 캐리어 위에 오버 몰딩하는 단계와;
    상기 제1적층용 단자 및 제2반도체 칩의 제1전도성 단자가 노출되도록 제2몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와;
    상기 제2몰딩 컴파운드 수지의 일면에 걸쳐 제1적층용 단자 및 제2반도체 칩의 제1전도성 단자와 도전 가능하게 연결되는 하부 반도체 패키지용 제1재배선층을 형성하는 단계와;
    상기 제1재배선층 위에 제2전도성 단자가 본딩패드에 연결된 제3반도체 칩을 부착하는 단계와;
    상기 제3반도체 칩의 주변에 노출되는 제1재배선층의 볼패드에 제2적층용 단자를 부착하는 단계와;
    상기 제3반도체 칩 및 제2적층용 단자가 봉지되도록 제3몰딩 컴파운드 수지를 제1재배선층 위에 오버 몰딩하는 단계와;
    상기 제2적층용 단자 및 제3반도체 칩의 제2전도성 단자가 노출되도록 제3몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와;
    상기 제3몰딩 컴파운드 수지의 일면에 걸쳐 제2적층용 단자 및 제3반도체 칩의 제2전도성 단자와 도전 가능하게 연결되는 제2재배선층을 형성하는 단계와;
    상기 제2재배선층에 형성된 볼패드에 입출력단자를 융착시키는 단계;
    를 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  13. 청구항 12에 있어서,
    상기 입출력단자 융착 단계 후, 캐리어를 재사용 가능하게 분리하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  14. 청구항 12에 있어서,
    상기 제1몰딩 컴파운드 수지와, 제2 및 제3몰딩 컴파운드 수지가 서로 다른 재질로 적용된 경우, 제1몰딩 컴파운드 수지와 제2 및 제3몰딩 컴파운드 수지의 측면을 상하방향을 따라 일직선을 이루도록 소잉하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  15. 본딩패드에 제1전도성 단자가 연결된 채로 캐리어 위에 부착되는 상부 반도체 패키지용 제1반도체 칩과;
    상기 제1반도체 칩이 봉지되도록 캐리어 위에 오버 몰딩되는 제1몰딩 컴파운드 수지와;
    상기 제1몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제1전도성 단자에 도전 가능하게 연결되면서, 제1몰딩 컴파운드 수지의 일면에 걸쳐 형성되는 상부 반도체 패키지용 제1재배선층과;
    본딩패드에 제2전도성 단자가 연결된 채로 상기 제1재배선층의 중앙영역에 부착되는 하부 반도체 패키지용 제2반도체 칩과;
    상기 제1재배선층의 테두리 영역에 도전 가능하게 부착되는 적층용 단자와;
    상기 제2반도체 칩 및 적층용 단자가 봉지되도록 제1재배선층 위에 오버 몰딩되는 제2몰딩 컴파운드 수지와;
    상기 제2몰딩 컴파운드 수지의 일면을 그라인딩하여 노출된 제2전도성 단자 및 적층용 단자에 도전 가능하게 연결되면서, 제2몰딩 컴파운드 수지의 일면에 걸쳐 형성되는 하부 반도체 패키지용 제2재배선층과;
    상기 제2재배선층에 형성된 볼패드에 융착되는 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 패키지 온 패키지.
  16. 청구항 15에 있어서,
    상기 캐리어는 제1반도체 칩의 표면을 외부로 노출시키면서 재사용 가능하게 분리되는 것을 특징으로 하는 패키지 온 패키지.
  17. 청구항 15에 있어서,
    상기 캐리어는 열방출을 위한 메탈 서스로 채택되어, 일종의 방열판 기능을 하도록 제1반도체 칩의 표면에 부착 유지되는 것을 특징으로 하는 패키지 온 패키지.
  18. 청구항 15에 있어서,
    상기 제1전도성 단자와 제2전도성 단자는 전도성 범프로 채택되고, 상기 적층용 단자 및 입출력 단자는 솔더볼로 채택된 것을 특징으로 하는 패키지 온 패키지.
  19. 캐리어를 제공하는 단계와;
    제1전도성 단자가 본딩패드에 연결된 상부 반도체 패키지용 제1반도체 칩을 상기 캐리어 위에 부착하는 단계와;
    상기 제1반도체 칩이 봉지되도록 캐리어 위에 제1몰딩 컴파운드 수지를 오버 몰딩하는 단계와;
    상기 제1전도성 단자가 노출되도록 제1몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와;
    상기 제1몰딩 컴파운드 수지의 일면에 걸쳐 제1전도성 단자와 도전 가능하게 연결되는 상부 반도체 패키지용 제1재배선층을 형성하는 단계와;
    본딩패드에 제2전도성 단자가 연결된 하부 반도체 패키지용 제2반도체 칩을 상기 제1재배선층의 중앙영역에 부착하는 단계와;
    상기 제1재배선층의 테두리 영역에 적층용 단자를 도전 가능하게 부착하는 단계와;
    상기 제2반도체 칩 및 적층용 단자가 봉지되도록 제1재배선층 위에 제2몰딩 컴파운드 수지를 오버 몰딩하는 단계와;
    상기 제2전도성 단자 및 적층용 단자가 노출되도록 제2몰딩 컴파운드 수지의 일면을 그라인딩하는 단계와;
    상기 제2몰딩 컴파운드 수지의 일면을 걸쳐 제2전도성 단자 및 적층용 단자와 도전 가능하게 연결되는 하부 반도체 패키지용 제2재배선층을 형성하는 단계와;
    상기 제2재배선층에 형성된 볼패드에 입출력단자를 융착시키는 단계;
    를 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  20. 청구항 19에 있어서,
    상기 캐리어를 제1반도체 칩의 표면을 외부로 노출시키면서 재사용 가능하게 분리하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  21. 청구항 19에 있어서,
    상기 캐리어를 열방출을 위한 메탈 서스로 채택하여, 일종의 방열판 역할을 하도록 제1반도체 칩의 표면에 부착 유지되도록 한 것을 특징으로 하는 패키지 온 패키지 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN109473765A (zh) * 2018-12-21 2019-03-15 中芯长电半导体（江阴）有限公司 三维封装天线及其封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086766A (ja) * 2009-10-15 2011-04-28 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2014500632A (ja) * 2010-12-22 2014-01-09 インテル コーポレイション 上下に埋め込まれた複数のダイを有する基板を持つマルチチップパッケージ、及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086766A (ja) * 2009-10-15 2011-04-28 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2014500632A (ja) * 2010-12-22 2014-01-09 インテル コーポレイション 上下に埋め込まれた複数のダイを有する基板を持つマルチチップパッケージ、及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905540B1 (en) 2016-08-22 2018-02-27 SK Hynix Inc. Fan-out packages including vertically stacked chips and methods of fabricating the same
CN109473765A (zh) * 2018-12-21 2019-03-15 中芯长电半导体（江阴）有限公司 三维封装天线及其封装方法

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