[go: up one dir, main page]

JP2010278309A - 回路基板の製造方法および回路装置の製造方法 - Google Patents

回路基板の製造方法および回路装置の製造方法 Download PDF

Info

Publication number
JP2010278309A
JP2010278309A JP2009130654A JP2009130654A JP2010278309A JP 2010278309 A JP2010278309 A JP 2010278309A JP 2009130654 A JP2009130654 A JP 2009130654A JP 2009130654 A JP2009130654 A JP 2009130654A JP 2010278309 A JP2010278309 A JP 2010278309A
Authority
JP
Japan
Prior art keywords
groove
substrate
circuit board
manufacturing
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009130654A
Other languages
English (en)
Inventor
Masahiko Mizutani
雅彦 水谷
Haruhiko Mori
晴彦 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2009130654A priority Critical patent/JP2010278309A/ja
Publication of JP2010278309A publication Critical patent/JP2010278309A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】バリの発生が抑制された回路基板の製造方法および回路装置の製造方法を提供する。
【解決手段】本発明の回路基板の製造方法では、基板を分離するために構成される溝同士が交差する領域を切除して分離領域34を形成している。第1溝30と第2溝32とを基板10の上面に形成すると、除去することが困難なバリが、第1溝30と第2溝32とが交差する箇所に形成される。本発明では、これらの溝が交差する箇所を部分的に除去することで、発生したバリを除去される部分と共に基板10から取り去ることが可能となる。結果的に、導電性のバリが基板10に残存しないので、バリに起因したショートの発生が防止される。
【選択図】図3

Description

本発明は、上面に複数の回路素子が実装される回路基板の製造方法および回路装置の製造方法に関する。
回路基板上に実装された回路素子から成る回路装置を形成する場合、一枚の大型の基板の上面に多数個のユニットを構成する導電パターンを構成して、導電パターンに回路素子を接続した後に、各ユニットを分離する方法が従来から採用されている(下記特許文献1参照)。
図8を参照して、従来の回路装置の製造方法を説明する。図8(A)、図8(B)および図8(C)は、各工程を示す断面図である。
図8(A)を参照して、先ず、基板100の上面に多数個のユニット106を構成する導電パターン104を形成し、各ユニット106の境界に第1溝108および第2溝110を設ける。
基板100の平面的な大きさは多数個のユニット106が形成される程度であり、例えば厚みが1.5mm程度のアルミニウムから成る基板が採用される。この様な基板1000の上面は、フィラーが混入された樹脂材料から成る絶縁層102により被覆される。
絶縁層102の上面には、厚みが数十μm程度の導電箔をエッチングすることにより所定形状にパターニングされた導電パターン104が形成されている。ここで、ユニット106とは、1つの回路装置を構成する単位要素のことであり、各ユニット106毎に同一の形状の導電パターン104が形成されている。ここでは図示されていないが、基板100には、マトリックス状に多数個のユニット106が配置される。
第1溝108は、各ユニット106の境界に沿って基板100の上面から形成された溝であり、V字型の断面形状を有する。基板100には、マトリックス状にユニット106が形成されているので、各ユニット106の間に設けられる第1溝108は格子状に形成される。ここで、基板100の厚みが1.5mmの場合、第1溝108の深さは0.6mm程度に形成されている。
第2溝110は、第1溝108が形成される箇所に対応して、基板100の下面に設けられている。第2溝110の深さは、第1溝108と同様に形成されている。
上記した第1溝108および第2溝110は、高速で回転するカットソーを用いて、基板100を部分的に切削することにより形成される。
図8(B)を参照して、次に、各ユニット106の導電パターン104に回路素子112を電気的に接続する。ここで、回路素子112としては、トランジスタまたはIC等の半導体素子や、チップ抵抗やチップコンデンサ等のチップ素子が示されている。IC等の半導体素子は、金属細線を経由して導電パターン104と接続される。
図8(C)を参照して、次に、第1溝108および第2溝110が設けられた箇所にて基板100を分割して、各ユニット106に分離する。第1溝108および第2溝110が設けられた領域では、基板100の厚みが局所的に薄くなっているので、この領域にて基板100は容易に分離できる。基板100の分離方法としては、両溝が設けられた箇所にて基板100を曲折して分離する方法、この箇所にて基板100をダイシングする方法等がある。
上記した分離の工程が終了した後は、導電パターン104から成るパッドにリードを固着し、封止樹脂やケース材を用いて回路素子112および基板100を封止して、回路装置が完成する。
上記した方法により回路装置を製造することにより、多数個の回路装置を効率的に製造することが可能となる。
特開2003−318334号公報
しかしながら、上記した回路基板および回路装置の製造方法では、第1溝108および第2溝110を形成する際に、バリが発生してしまう問題があった。
具体的には、図8(A)を参照して、基板100の上面にはユニット106がマトリックス状に配置されているので、基板100の上面には第1溝108が格子状に形成される。同様に、基板100の下面にも格子状に第2溝110が形成される。
しかしながら、図9の画像に示すように、基板100の上面に形成される第1溝108同士が交差する部分でバリが発生する。この図では、紙面上で縦方向に第1溝108Aが形成され、紙面上にて横方向に第1溝108Bが形成されており、第1溝108Aと第1溝108Bが交差する箇所でバリが大量に発生している。ここで、バリが発生する箇所は白抜きの矢印にて指し示している。
第1溝108同士が交差する箇所にてバリが発生する原因は、縦方向に第1溝108Aを形成した後に、横方向に交差する第1溝108Bを形成すると、両溝が交差する箇所にて、基板100を構成する金属材料の一部が、第1溝108Aの内側にはみ出て付着するからである。
このバリの除去方法として、空気などの気体や水などの液体を高圧にてバリに対して噴射する方法がある。しかしながら、このバリと基板100との密着強度は非常に高いので、この方法によっても全てのバリを基板100から除去することは困難であった。
この様に、アルミ等の金属から成る導電性のバリが発生すると、後の工程で基板に組み込まれる導電パターンや回路素子にバリが付着することにより、ショートが発生してしまう恐れがある。
本発明は上記した問題を鑑みてなされ、本発明の目的は、分離用の溝を形成することにより発生するバリの基板への残存を抑制する回路基板の製造方法および回路装置の製造方法を提供することにある。
本発明の回路基板の製造方法は、複数の導電パターンから構成されるユニットがマトリックス状に形成された基板を用意する工程と、前記基板の一主面に、各前記ユニットの境界に沿って互いに直交する第1溝および第2溝を設ける工程と、前記第1溝および前記第2溝が設けられた箇所にて、前記基板を各前記ユニット毎に分離する工程と、を備え、前記基板の前記第1溝と第2溝とが交差する箇所を部分的に除去することにより除去領域を設けることを特徴とする。
本発明では、基板の上面にマトリックス状に形成されるユニットを分離するために、分離用の第1溝および第2溝を基板の上面に格子状に設けている。そして、第1溝と第2溝が交差する箇所の金属基板を部分的に除去して除去領域を設けている。この様にすることで、第1溝と第2溝とが交差する箇所にてバリが発生しても、この箇所と共にバリを基板から分離することが可能となる。従って、導電性のバリが基板に残存することによるショートの発生が抑制される。
更に、上記した除去領域の形成は、分離用の溝を形成する前に行っても良い。除去領域を形成した後に分離用の第1溝および第2溝を形成すれば、これらの溝が交差しないので、バリの発生が防止され、更にバリが発生したとしてもその量は極めて少なくなる。
本発明の回路基板の製造方法および回路装置の製造方法を示す図であり、(A)は平面図であり、(B)は拡大された平面図であり、(C)は断面図である。 本発明の回路基板の製造方法および回路装置の製造方法を示す図であり、(A)は斜視図であり、(B)は斜視図であり、(C)は拡大された斜視図であり、(D)は断面図である。 本発明の回路基板の製造方法および回路装置の製造方法を示す図であり、(A)は断面図であり、(B)は平面図である。 本発明の回路基板の製造方法および回路装置の製造方法を示す断面図である。 本発明の回路基板の製造方法および回路装置の製造方法を示す図であり、(A)は断面図であり、(B)は断面図である。 本発明により製造される発光モジュールの構成を示す図であり、(A)は平面図であり、(B)および(C)は断面図である。 本発明により製造される混成集積回路装置の構成を示す図であり、(A)は斜視図であり、(B)は断面図である。 背景技術の回路装置の製造方法を示す図であり、(A)−(C)は断面図である。 背景技術にて発生する金属バリを示す画像である。
<第1の実施の形態:回路基板および回路装置の製造方法>
本実施の形態では、図1から図5を参照して、回路基板および回路装置の製造方法を説明する。
図1を参照して、先ず、アルミニウムや銅等の金属から成る基板10を用意する。図1(A)は基板10を示す平面図であり、図1(B)は基板10を拡大して部分的に示す平面図であり、(C)は基板10の断面図である。
図1(A)を参照して、基板10の平面視での大きさは、例えば縦×横=20cm×40cm程度であり、この基板は数十個〜数百個程度の回路装置の材料となる。ここでは、1つの回路装置となる領域をユニット16と称している。
ユニット16は、基板10の上面にマトリックス状に配置されている。そして、各ユニット16同士の間には、縦方向のダイシングライン12と、横方向のダイシングライン14が規程されている。基板10に分離用の溝を形成する工程では、基板10の上面および/または下面に、ダイシングライン12およびダイシングライン14に沿って分離用の溝が形成される。これらのダイシングライン12、14に沿って基板10はユニット16毎に分離される。
図1(B)を参照して、各ユニット16の上面には、所定形状にパターニングされた複数個の導電パターン24が形成されている。各ユニット16には同一形状の導電パターン24が形成される。導電パターン24の形状は、各ユニット16に組み込まれる回路の種類によって異なる。ここでは一例として、複数個のLEDを接続するための導電パターン24が示されている。
図1(C)を参照して、基板10の材料としてアルミニウムが採用された場合、基板10の上面はアルマイト処理により形成された酸化膜18(Al2O3)により被覆される。同様に、基板10の下面もアルマイト処理により形成された酸化膜20により被覆される。酸化膜18、20は、基板10の材料であるアルミニウムよりも耐摩耗性および耐食性に優れた材料である。従って、酸化膜18、20により基板10の上下両主面を被覆することで、基板10自体の耐摩耗性および耐食性が向上される。また、基板10の厚みは1.5mm程度であり、上記した各酸化膜の厚さは5μm〜10μm程度である。
絶縁膜22は、基板10の上面全域を覆うように形成されており、粒状のアルミナやシリカ等のフィラーが高充填されたエポキシ樹脂等の樹脂材料から成る。フィラーが含有されることにより、絶縁膜22の熱抵抗が低減されると共に、絶縁膜22の熱膨張係数が基板10に近似した値となる。絶縁膜22の厚みは、例えば50μm程度である
導電パターン24は、厚みが50μm程度の銅を主材料とする金属膜を、所定形状にウェットエッチングすることにより形成される。更にまた、後に回路素子と接続される箇所を除外して、絶縁膜22の上面および導電パターン24は全面的にソルダーレジストにより被覆される。
図2を参照して、次に、ダイシングラインに沿って基板10に分離用の溝を形成する。図2(A)は本工程を示す斜視図であり、図2(B)は分離用の溝が形成された後の基板10を示す斜視図であり、図2(C)は拡大された断面図であり、図2(D)は溝を形成している状態を示す断面図である。
図2(A)を参照して、本工程では、高速で回転しつつ紙面上にて右方向に移動するカットソー26を用いて、ダイシングライン14に沿って基板10の上面を部分的に研削する。具体的には、カットソー26により、アルミニウムから成る基板10、酸化膜18、絶縁膜22が溝状に除去される。また、絶縁膜22の上面にソルダーレジストが形成されている場合は、基板10と共にソルダーレジストも研削される。尚、各ユニットを構成する導電パターンは、ダイシングライン12、14により囲まれる部分よりも内側に形成されているので、本工程の切削加工により導電パターンは切除されない。
カットソー26の周囲(先端)に設けられたブレードの断面形状は三角形形状を呈しているので、カットソー26により形成される溝も三角形形状となる。しかしながら、本工程にて形成される溝の断面形状は他の形状でも良く、例えばU字形状でも良いし、四角形形状でも良い。
カットソー26が回転する方向は、図2(A)にて矢印にて示す方向である。即ち、カットソー26の下側外周の進行方向が、カットソーの進行方向(紙面上にて右方向)と同じ方向となっている。換言すると、カットソー26に設けられたブレードの、カットソー26の下半分に於ける移動方向は、カットソー26自体の進行方向と同じ方向と成っている。この様にすることで、カットソー26による基板10の研削に伴い発生するバリの量が低減される。
同様に、ダイシングライン14に直交するダイシングライン12に沿ってカットソー26による研削が行われる。即ち、ダイシングライン14に沿って溝を形成した後に、基板10を90度回転させて、カットソー26による溝の形成を再び行う。
更にここでは、基板10の下面からも、カットソー28を用いた研削加工が行われる。具体的には、基板10の上面の場合と同様に、予め規定されたダイシングライン12およびダイシングライン14に沿って、高速で回転するカットソー28により基板10を下面から研削加工して分離用の溝を形成する。カットソー28による研削加工により、基板10と酸化膜20が部分的に除去されて分離用の溝が形成される。
また、カットソー28の回転方向は図2(A)にて矢印で示すとおりである。具体的には、カットソー28の周囲に設けられたブレードの、カットソー28の上半分に於ける移動方向は、カットソー28自体が研削時に移動する方向(紙面上にて右方向)と同じ方向である。
図2(B)に、上記したカットソーを用いた研削加工により各溝が形成された基板10を示す。基板10の上面からは第1溝30および第2溝32が格子状に形成されており、基板10の下面からは第3溝46および第4溝48が形成されている。ここで、第1溝30と第3溝46とは、図2(A)に示すダイシングライン12に沿って、平面視で重畳して配置される。更に、第2溝32と第4溝48とは、図2(A)に示すダイシングライン14に沿って、平面視で重畳して配置される。
ここで、上記説明では、基板10の上面に第1溝30および第2溝32を格子状に設け、下面に第3溝46および第4溝48を格子状に設けたが、何れか一方の面のみに分離用の溝を設けても良い。即ち、基板10の上面のみに第1溝30および第2溝32を設け、基板10の下面は平坦なままでよい。更には、基板10の下面のみに第3溝46および第4溝48を設け、上面は平坦なままでよい。
更にまた、基板10の上面に設けられる溝(第1溝30および第2溝32)の深さと、下面に設けられる溝(第3溝46および第4溝48)の深さは、同じでも良いし、どちらか一方が相対的に深く形成されても良い。
一般的に、金属の中でも粘性が高いアルミニウムに対して上記のような研削加工を施すと、研削面に多量のバリが発生する傾向にある。本工程では、アルマイト処理された基板10に対して研削加工を行うことで、発生するバリの量を低減させている。
具体的には、図2(C)および図2(D)を参照して、アルミニウムから成る基板10の上面は、アルマイト処理により形成された厚みが数μm程度の酸化膜18により全面的に被覆されている。この酸化膜18(Al2O3)は、基板10自体を構成するアルミニウムよりも硬い材料である。従って、カットソーのブレード26Aにより基板10を研削しても、ブレード26Aにより研削される箇所近傍の基板10の上面は酸化膜18により被覆されて押圧されているので、この研削に伴うバリの発生が抑制されている。
更に、基板10の下面も全面的に酸化膜20により被覆されているので、カットソーのブレード28Aによる研削を行っても、基板10の下面が酸化膜20により被覆されているので、研削に伴うバリの発生が抑制されている。
上記したように、本形態では切削加工によるバリの発生は極力抑えられているが、それでも局所的にバリが発生する。具体的には、基板10の上面においては第1溝30と第2溝32とが交差する箇所にてバリが発生する。また、基板10の下面に於いては第3溝46と第4溝48とが交差する箇所にてバリが発生する。これらのバリをそのままにしておくとショートの原因となるので、次工程において基板10の一部分と共に除去される。
図3を参照して、次に、基板10を部分的に除去して、先工程にて発生したバリを基板10から分離させる。図3(A)は本工程を示す断面図であり、図3(B)は本工程を経た後の基板10を部分的に示す平面図である。
図3(A)および図3(B)を参照して、基板10の上面にて第1溝30と第2溝32とが交差する箇所およびその付近の基板10を部分的に除去する。この除去方法としては、プレス金型を用いたプレス加工またはルーターを用いた切削加工がある。
プレス加工により基板10を部分的に除去して除去領域34を設ける場合は、図3(B)に示す第1溝30と第2溝32とクロスする箇所およびその周辺部(除去領域34)を、プレス金型により打ち抜いて除去する。打ち抜く方向としては、除去領域34を上方から下方に向かって打ち抜いても良いし、除去領域34を下方から上方に向かって打ち抜いても良い。
第1溝30と第2溝32とが交差する箇所ではバリが発生しているが、このバリも本工程では基板10の一部分と共に除去される。更に、基板10の裏面に設けられた第3溝46および第4溝48が交差する箇所でもバリが発生しているが、このバリも上記したプレス加工により基板10の除去部分と共に除去される。
除去領域34の形状は特に限定されないが、具体的な形状としては円形または四角形形状等の多角形が好適である。特に、除去領域34の形状として、第1溝30または第2溝と重なる位置に角部を有する四角形形状が採用されると、除去領域34を設けることにより形成される辺が直線形状となる。結果的に、製造される回路基板の平面視での形状が簡素化される。
図3(B)を参照すると、除去領域34の形状としては、一部がユニットの内部に突出する菱形が採用されている。更に、除去領域34の菱形形状を構成する角部は、第1溝30または第2溝32と重なる位置に配置されている。除去領域34の内部に突出する部分は、導電パターンに接続される導線を、下面側に通過させるために設けられている。
ここで、上記の説明では、基板10に分離用の各溝を形成した後に、除去領域34を形成することでバリを除去したが、この順番を入れ替えても良い。即ち、溝同士が交差する場所の基板10を予め除去して除去領域34を設け、この後に基板10に対して分離用の各溝を形成しても良い。この様にすることで、図3(B)を参照して、第1溝30と第2溝とが交差することが無いので、バリの発生が抑制される。
図4を参照して、次に、各ユニット16の導電パターン24に回路素子を接続する。ここでは、接続される回路素子としては、LEDが樹脂封止された発光装置40が採用されている。各発光装置40では、内蔵されたLEDと接続された接続端子が下面に露出しており、この接続端子は、基板10の上面に形成された導電パターン24と半田38を介して接続される。
本実施の形態では、発光装置40等の回路素子が接続される箇所を除いてソルダーレジスト36が形成されている。即ち、発光装置40に接続される箇所以外では、導電パターン24および絶縁膜22はソルダーレジスト36により被覆されている。ソルダーレジスト36は、エポキシ樹脂等の樹脂材料を主体とする材料であり、ここでは発光装置40から発せられる光の反射率を高めるために白色を呈している。
ここで、後に説明する混成集積回路が各ユニット16に組み込まれる場合は、MOSFET等のトランジスタ、IC等が金属細線を経由して導電パターン24と接続される。更に、チップ抵抗やチップコンデンサ等のチップ素子が半田を介して導電パターン24に固着される。
図5を参照して、次に、基板10を各ユニット16に分離する。各ユニット16の分離は、ユニット16同士の境界(溝が形成された箇所)にて基板10を曲折させることにより行う方法と、鋭利なカッターを使用した方法が考えられる。
図5(A)を参照して、基板10を曲折させることにより、個々のユニット16を分割する方法を説明する。この方法では、紙面上にて左側の第1溝30および第3溝46が形成された箇所が支点と成るように、基板10を折り曲げる。第1溝30および第3溝46が形成された箇所は、両溝が形成されていない厚み部分のみで連結されているので、この箇所で複数回折り曲げることにより、この連結部分から容易に基板10を分離することができる。また、基板10の上面に形成された電気回路が破壊されないように、曲折を行う際には基板10の側面を保持する。
図5(B)を参照して、カッター44により、基板10の分割を行う方法を説明する。先端が鋭利に形成された円盤状のカッター44は、回転自在に支持部42に備えられている。そして、第1溝30にカッター44を押し当てながら支持部42を移動させることにより、第1溝30と第3溝46との間の基板10の残りの厚み部分を除去している。
また、上記したユニット16の分離は、図2(B)に示す第2溝32および第4溝48が形成された箇所に於いても行われる。更に、各ユニット16を分離する方法としては、上記した方法の他にも、レーザー照射、打ち抜き等が採用されても良い。
上記した工程を経た各ユニット16は、そのまま製品としてユーザーに提供されても良いし、上面に形成された回路が封止されても良い。封止される場合は、トランスファーモールドやディッピングにより形成された封止樹脂により、各ユニット16が備える基板10の上面や側面が被覆される。また、上面をカバーするケース材による封止が行われても良い。
<第2の実施の形態:製造される回路装置の構成>
図6および図7を参照して、上記した製造方法により製造される回路装置の構成を説明する。製造される回路装置の一例として、図6を参照して発光モジュール50を説明し、図7を参照して混成集積回路装置60の構成を説明する。
図6を参照して、発光モジュール50の構成を説明する。図6(A)は発光モジュール50を示す平面図であり、図6(B)は図6(A)のB−B’線に於ける断面図であり、図6(C)は図6(A)のC−C’線に於ける断面図である。
これらの図を参照して、発光モジュール50は、回路基板52と、回路基板52の上面に形成された導電パターン24A−24Fと、これらの導電パターン24A−24Fに接続された発光装置40とを備えて構成されている。
回路基板52は、上記した製造方法により製造され、厚みが1.5mm程度のアルミニウム等の金属から成る。回路基板52の上面および下面は、アルマイト処理により形成された酸化膜18、20により被覆される。また、酸化膜18の上面は、フィラーを含む樹脂材料から成る絶縁膜22により被覆され、この絶縁膜22の上面に導電パターン24が形成されている。更に、発光装置40に接続される箇所以外の導電パターン24は、ソルダーレジスト36により被覆されている。
図6(A)を参照して、回路基板52の上面には、各々が分離された導電パターン24A−24Fが形成されており、これらの導電パターン24A−24Fは全体として外縁が円形を呈する様に配置されている。そして、隣接する導電パターン同士を橋渡しするように発光装置40が接続されている。このことにより、導電パターン24A−24Fを経由して、5つの発光装置40が直列に接続される。また、導電パターン24Aの一部は、ソルダーレジスト36により被覆されずに露出する端子部54Aとなっている。更に、導電パターン24Fの一部も露出して端子部54Bと成っている。端子部54A、54Bは外部の電源と接続される。
回路基板52の平面視での形状は、角部付近が面取りされた四角形形状を呈している。図6(A)を参照すると、回路基板52は、側面52A−52Hを備えている。側面52A、52C、52E、52Gは、図2に示したような分離用の溝を設けることにより形成された側面である。一方、側面52B、52D、52F、52Hは、図3(B)に示した打ち抜き加工またはルーター加工により形成された側面である。
また、側面52Hからは内側に矩形形状の切欠き部54が形成されており、この切欠き部54は、端子部54A、54Bに接続される導線を上面側から下面側に通過させるために用いられる。切欠き部54の側面は、プレス加工またはルーター加工により形成される。
図6(B)を参照して、側面52Aおよび側面52Eは傾斜面と備えた側面となる。具体的には、側面52Aは、回路基板52の上面から連続して外側に膨らむように傾斜する傾斜面55と、回路基板52の下面から連続して外側に膨らむように傾斜する傾斜面56とから構成されている。この構成は、側面52C、52E、52Gに関しても同様である。
図6(C)を参照して、側面52Bは、回路基板52の上面および下面に対して垂直な平坦面である。この構成は、側面52D、52F、52Hに関しても同様である。
上記した構成の発光モジュール50は、例えば懐中電灯等の照明器具に、照明源として組み込まれる。懐中電灯に採用される場合は、懐中電灯を構成する筐体の先端部に発光モジュール50が組み込まれる。そして、図6(A)に示す端子部54A、54Bは、内蔵された電池と接続される。また、端子部54A、54Bと電池とを接続される導線は切欠き部54を通過するように配置される。
図7を参照して、混成集積回路装置60の構成を説明する。図7(A)は混成集積回路装置60を示す斜視図であり、図7(B)はその断面図である。
混成集積回路装置60は、回路基板52と、回路基板52の上面に形成された導電パターン24と、この導電パターン24に接続された回路素子62と、導電パターン24から成るパッドに接続されたリード64とを主に備えている。
図7(A)を参照して、回路基板52の平面視での形状は、上記と同様に、角部が切り取られた矩形形状である。即ち、主たる側面52A、52C、52E、52Gが矩形形状と成るように配置され、この矩形形状の角部を直線状に面取りするように側面52B、52D、52F、52Hが配置されている。
図6を参照して説明したように、主たる側面52A、52C、52E、52Gは傾斜面から構成され、側面52B、52D、52F、52Hは回路基板52の上面に対して垂直な形状である。
導電パターン24に接続される回路素子としては、トランジスタ、IC、チップコンデンサ、チップ抵抗等が多数個採用される。これらの回路素子62と導電パターン24との接続は、半田等の導電性接合材または金属細線が用いられる。
図7(B)を参照して、上記した構成の回路基板52の上面および側面は、封止樹脂58により被覆される。ここでは、回路素子62が駆動することにより発生した熱を回路基板52を経由して良好に外部に放出させるために、回路基板52の下面は封止樹脂58により被覆せずに外部に露出させている。しかしながら、装置全体の耐湿性を向上させるために、回路基板52の下面も封止樹脂58により被覆しても良い。
10 基板
12 ダイシングライン
14 ダイシングライン
16 ユニット
18 酸化膜
20 酸化膜
22 絶縁膜
24、24A−24F 導電パターン
26 カットソー
26A ブレード
28 カットソー
28A ブレード
30 第1溝
32 第2溝
34 除去領域
36 ソルダーレジスト
38 半田
40 発光装置
40A、40B、40C、40D 発光装置
42 支持部
44 カッター
46 第3溝
48 第4溝
50 発光モジュール
52 回路基板
52A、52B、52C、52D、52E、52F、52G、52H 側面
54 切欠き部
54A、54B 端子部
55 傾斜面
56 傾斜面
58 封止樹脂
60 混成集積回路装置
62 回路素子
64 リード

Claims (8)

  1. 複数の導電パターンから構成されるユニットがマトリックス状に形成された基板を用意する工程と、
    前記基板の一主面に、各前記ユニットの境界に沿って互いに直交する第1溝および第2溝を設ける工程と、
    前記第1溝および前記第2溝が設けられた箇所にて、前記基板を各前記ユニット毎に分離する工程と、を備え、
    前記基板の前記第1溝と第2溝とが交差する箇所を部分的に除去することにより除去領域を設けることを特徴とする回路基板の製造方法。
  2. 前記第1溝および前記第2溝を設ける工程では、
    前記第1溝および前記第2溝に対応する前記基板の他主面に、第3溝および第4溝を設けることを特徴とする請求項1記載の回路基板の製造方法。
  3. 前記除去領域の形状は、前記第1溝または前記第2溝に重なる位置に角部を備えた多角形形状であることを特徴とする請求項2記載の回路基板の製造方法。
  4. 前記第1溝と前記第2溝とが交差する箇所および前記第3溝と前記第4溝とが交差する箇所ではバリが発生し、
    前記除去領域を設ける際に、前記基板の除去される部分と共に前記バリを前記基板から分離することを特徴とする請求項3記載の回路基板の製造方法。
  5. 前記除去領域は、プレス加工または切断加工により形成されることを特徴とする請求項4記載の回路基板の製造方法。
  6. 前記基板は、前記一主面および前記他主面が酸化膜により被覆されたアルミニウムを主体とする金属基板であり、
    前記第1溝、前記第2溝、前記第3溝および前記第4溝は、高速で回転するダイシングソーにて前記基板を研削加工することにより形成されることを特徴とする請求項5記載の回路基板の製造方法。
  7. 前記ダイシングソーが前記基板を研削する際の、前記ダイシングソーに備えられたブレードの進行方向は、前記ダイシングソーの進行方向と同じ方向であることを特徴とする請求項6記載の回路基板の製造方法。
  8. 請求項1から請求項7のいずれかに記載された回路基板の製造方法により製造された回路基板に回路素子を固着する工程を備えたことを特徴とする回路装置の製造方法。
JP2009130654A 2009-05-29 2009-05-29 回路基板の製造方法および回路装置の製造方法 Pending JP2010278309A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009130654A JP2010278309A (ja) 2009-05-29 2009-05-29 回路基板の製造方法および回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009130654A JP2010278309A (ja) 2009-05-29 2009-05-29 回路基板の製造方法および回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010278309A true JP2010278309A (ja) 2010-12-09

Family

ID=43424988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009130654A Pending JP2010278309A (ja) 2009-05-29 2009-05-29 回路基板の製造方法および回路装置の製造方法

Country Status (1)

Country Link
JP (1) JP2010278309A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101569192B1 (ko) 2013-01-14 2015-11-16 조기우 경연성 인쇄회로기판의 제조 방법
JP2016134538A (ja) * 2015-01-21 2016-07-25 株式会社デンソー 積層基板
AT522987A3 (de) * 2019-09-20 2021-04-15 KSG GmbH Verfahren zum Herstellen eines metallischen Einlegeteils und einer Anordnung für eine Leiterplatte, metallisches Einlegeteil und Leiterplatte
JP7506713B2 (ja) 2022-06-24 2024-06-26 日本特殊陶業株式会社 配線基板
US12023931B2 (en) 2020-07-31 2024-07-02 Canon Kabushiki Kaisha Liquid ejection head and manufacturing method thereof
JP7564024B2 (ja) 2021-03-12 2024-10-08 日本特殊陶業株式会社 配線基板
JP7564025B2 (ja) 2021-03-12 2024-10-08 日本特殊陶業株式会社 配線基板
WO2025027940A1 (ja) * 2023-07-28 2025-02-06 日本発條株式会社 集合基板及びその製造方法並びに回路基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57181060U (ja) * 1981-05-14 1982-11-17
JPH0263614A (ja) * 1988-08-31 1990-03-02 Fujikura Ltd ホウロウ基板とその製造方法
JPH03252191A (ja) * 1990-03-01 1991-11-11 Matsushita Electric Ind Co Ltd 金属基材絶縁基板
JP2005191149A (ja) * 2003-12-24 2005-07-14 Sanyo Electric Co Ltd 混成集積回路装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57181060U (ja) * 1981-05-14 1982-11-17
JPH0263614A (ja) * 1988-08-31 1990-03-02 Fujikura Ltd ホウロウ基板とその製造方法
JPH03252191A (ja) * 1990-03-01 1991-11-11 Matsushita Electric Ind Co Ltd 金属基材絶縁基板
JP2005191149A (ja) * 2003-12-24 2005-07-14 Sanyo Electric Co Ltd 混成集積回路装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101569192B1 (ko) 2013-01-14 2015-11-16 조기우 경연성 인쇄회로기판의 제조 방법
JP2016134538A (ja) * 2015-01-21 2016-07-25 株式会社デンソー 積層基板
AT522987A3 (de) * 2019-09-20 2021-04-15 KSG GmbH Verfahren zum Herstellen eines metallischen Einlegeteils und einer Anordnung für eine Leiterplatte, metallisches Einlegeteil und Leiterplatte
AT522987B1 (de) * 2019-09-20 2021-12-15 KSG GmbH Verfahren zum Herstellen eines metallischen Einlegeteils und einer Anordnung für eine Leiterplatte, metallisches Einlegeteil und Leiterplatte
US12023931B2 (en) 2020-07-31 2024-07-02 Canon Kabushiki Kaisha Liquid ejection head and manufacturing method thereof
JP7520622B2 (ja) 2020-07-31 2024-07-23 キヤノン株式会社 液体吐出ヘッドおよびその製造方法
JP7564024B2 (ja) 2021-03-12 2024-10-08 日本特殊陶業株式会社 配線基板
JP7564025B2 (ja) 2021-03-12 2024-10-08 日本特殊陶業株式会社 配線基板
JP7506713B2 (ja) 2022-06-24 2024-06-26 日本特殊陶業株式会社 配線基板
WO2025027940A1 (ja) * 2023-07-28 2025-02-06 日本発條株式会社 集合基板及びその製造方法並びに回路基板の製造方法

Similar Documents

Publication Publication Date Title
JP5108496B2 (ja) 回路基板およびその製造方法、回路装置およびその製造方法
JP2010278309A (ja) 回路基板の製造方法および回路装置の製造方法
US9842794B2 (en) Semiconductor package with integrated heatsink
JP2008288285A (ja) 積層基板の切断方法、半導体装置の製造方法、半導体装置、発光装置及びバックライト装置
JP6394634B2 (ja) リードフレーム、パッケージ及び発光装置、並びにこれらの製造方法
CN100438719C (zh) 混合集成电路装置及其制造方法
JP2014216622A (ja) 発光装置の製造方法
US8846422B2 (en) Method for manufacturing LED package struture and method for manufacturing LEDs using the LED packange struture
JP2010232471A (ja) 半導体装置の製造方法および半導体装置
CN103855058A (zh) 电子元件制造装置及制造方法
JP2003318312A (ja) 混成集積回路装置
JP2008124195A (ja) 発光装置およびその製造方法
KR100637819B1 (ko) 혼성 집적 회로 장치 및 그 제조 방법
KR20160083660A (ko) 렌즈 삽입부 내에 접합 홈을 구비하는 칩 기판
JP2004006585A (ja) 混成集積回路装置の製造方法
JP4606447B2 (ja) 中板の金属基板の製造方法。
JP2006100750A (ja) 回路装置およびその製造方法
JP2011129754A (ja) 回路装置およびその製造方法
JP2003318334A (ja) 混成集積回路装置
JP2008147512A (ja) 発光装置およびその製造方法
JP6800523B2 (ja) パッケージ基板の加工方法
JP7086903B2 (ja) 発光装置
US11398592B2 (en) Method for manufacturing light emitting module and light emitting module
CN101226887A (zh) 晶片切割方法
JP2006237375A (ja) ダイシング方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110606

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120514

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130218

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130408

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130517

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131029