JP2010040123A - 半導体装置 - Google Patents

Abstract

【課題】データ信号の誤反転確率が低い半導体装置を提供する。
【解決手段】このＭＲＡＭ４は、（ｍ＋１）行（ｎ＋１）列に配列された（ｍ＋１）×（ｎ＋１）個のメモリセルＭＣと、各行に対応して設けられたディジット線ＤＬと、各列に対応して設けられたビット線ＢＬとを備え、選択された行のディジット線ＤＬに磁化電流Ｉｍを流してその行の各メモリセルＭＣを半選択状態にし、（ｎ＋１）本のビット線ＢＬにそれぞれ（ｎ＋１）ビットのデータ信号の論理に応じた方向の書込電流Ｉｗを流して（ｎ＋１）個のメモリセルＭＣにそれぞれ（ｎ＋１）ビットのデータ信号を書込む。したがって、ディジット線ＤＬの磁界によってデータ信号の誤反転が発生することがない。
【選択図】図３

Description

この発明は半導体装置に関し、特に、半導体基板上に形成され、磁気的にデータ信号を記憶するメモリセルを備えた半導体装置に関する。

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある（たとえば、特許文献１参照）。

トンネル磁気抵抗素子は、トンネル絶縁膜と、その上下に積層された２つの強磁性体膜とを含む。トンネル磁気抵抗素子の抵抗値は、２つの強磁性体膜の磁気モーメントの向きが同じである場合に最小値になり、それらの向きが反対である場合に最大値になる。トンネル磁気抵抗素子の抵抗値が最小値および最小値である場合をそれぞれデータ信号“０”および“１”に対応付けることにより、データ信号“０”および“１”を記憶することができる。トンネル磁気抵抗素子の２つの強磁性体膜の磁気モーメントの向きは、しきい値レベルを超えるレベルの反対向きの磁界が印加されるまで永久に維持される。

ＭＲＡＭは、複数行複数列に配置された複数のトンネル磁気抵抗素子と、各行に対応して設けられたディジット線と、各列に対応して設けられたビット線とを備え、選択された行のディジット線に磁化電流を流すとともに、選択された列のビット線に書込データ信号に応じた方向の書込電流を流すことにより、選択されたトンネル磁気抵抗素子にデータ信号を書込む。
特開２００４−１８５７５２号公報

しかし、従来のＭＲＡＭでは、選択されたトンネル磁気抵抗素子だけでなく、選択された行および列の他のトンネル磁気抵抗素子も磁界によってディスターブされ、データ信号の誤反転が発生する可能性があった。データ信号の誤反転の可能性（誤反転確率）は、トンネル磁気抵抗素子が受けているディスターブ磁界の大きさに比例して高くなる。データ信号の誤反転確率が高くなるとメモリデバイスとしての使用時の故障率が高くなり、信頼性が低下する。

それゆえに、この発明の主たる目的は、データ信号の誤反転確率が低い半導体装置を提供することである。

この発明に係る半導体装置は、半導体基板上に形成された半導体装置であって、メモリアレイ、行デコーダ、および書込回路を備えたものである。メモリアレイは、Ｍ行Ｎ列（ただし、Ｍ，Ｎの各々は２以上の整数である）に配置され、各々が磁気的にデータ信号を記憶するＭ×Ｎ個のメモリセルと、それぞれＭ行に対応して設けられたＭ本のディジット線と、それぞれＮ列に対応して設けられたＮ本のビット線とを含む。行デコーダは、行アドレス信号に従ってＭ行のうちのいずれかの行を選択する。書込回路は、書込動作時に、行デコーダによって選択された行のＮ個のメモリセルにそれぞれＮ個のデータ信号を書込む。この書込回路は、ディジット線ドライバおよびＮ個のビット線ドライバを含む。ディジット線ドライバは、行デコーダによって選択された行のディジット線に磁化電流を流して、その行のＮ個のメモリセルを半選択状態にする。Ｎ個のビット線ドライバは、それぞれＮ列に対応して設けられ、それぞれＮ個のデータ信号を受け、各々が、受けたデータ信号の論理に応じた方向の書込電流を対応の列のビット線に流して、半選択状態にされた対応の列のメモリセルにデータ信号を書込む。

また、この発明に係る他の半導体装置は、半導体基板上に形成された半導体装置であって、メモリアレイを備える。このメモリアレイは、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含む。各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、対応のビット線と基準電圧のラインとの間に磁気抵抗素子と直列接続され、そのゲートが対応のワード線に接続されたアクセストランジスタとを有する。この半導体装置は、さらに、読出回路および書込回路を備える。読出回路は、複数のワード線および複数のビット線に接続され、複数のメモリセルのうちの選択された少なくとも１つのメモリセルのデータ信号を読み出す。書込回路は、複数のディジット線および複数のビット線に接続され、複数のメモリセルのうちの選択された少なくとも１つのメモリセルにデータ信号を書込む。この書込回路は、各行に対応して設けられ、電源電圧のラインと基準電圧のラインとの間に対応の行のディジット線と直列接続され、対応の行のメモリセルが選択されたことに応じて導通するドライバトランジスタを含む。ドライバトランジスタと、それに対応する行の複数のメモリセルの複数のアクセストランジスタとは、ビット線の延在する方向に隣接して配置されている。

また、この発明に係るさらに他の半導体装置は、半導体基板上に形成された半導体装置であって、複数行複数列に配置された複数のメモリセルを備える。各メモリセルは、磁気的にデータを記憶する磁気抵抗素子と、該磁気抵抗素子と直列に接続されたアクセストランジスタとを含む。この半導体装置は、さらに、ワード線、ディジット線、およびドライバトランジスタを備える。ワード線は、各行に対応して設けられ、対応の行の各アクセストランジスタのゲート電極に接続される。ディジット線は、各行に対応して設けられ、対応の行の各磁気抵抗素子に誘起磁場を与える。ドライバトランジスタは、各行に対応して設けられ、書込動作時に対応のデジット線が選択されたことに応じて導通し、対応のデジット線に電流を流して誘起磁場を発生させる。ここで、複数のメモリセルに含まれる複数のアクセストランジスタは、半導体基板上に複数行複数列に配置される。複数のメモリセルに含まれる複数の磁気抵抗素子は、複数のアクセストランジスタが配置された層よりも上層に複数行複数列に配置される。ドライバトランジスタは、２つのアクセストランジスタ行の間に配置されている。

この発明に係る半導体装置では、Ｍ×Ｎ個のメモリセルをＭ行Ｎ列に配置し、選択された行のディジット線に磁化電流を流して、その行のＮ個のメモリセルを半選択状態にし、Ｎ本のビット線の各々に書込電流を流してＮ個のメモリセルの各々にデータ信号を書込む。したがって、選択されたディジット線に対応する全てのメモリセルにデータ信号を書き込むので、選択されたディジット線に対応するＮ個のメモリセルにおいてデータ信号の誤反転が生じることがない。また、ディジット線に流す磁化電流をビット線に流す書込電流よりも大きくすることにより、ビット線に対応するメモリセルで誤判定が発生する確率を低く抑えることができる。

また、この発明に係る他の半導体装置では、ディジット線用のドライバトランジスタと、それに対応する行の複数のメモリセルの複数のアクセストランジスタとは、ビット線の延在する方向に隣接して配置されている。したがって、ドライバトランジスタがメモリアレイ外に配置されていた従来に比べ、磁気抵抗素子の面積を大きくすることができ、データ信号の誤反転が発生する確率を低く抑えることができる。

また、この発明に係るさらに他の半導体装置では、複数のメモリセルに含まれる複数のアクセストランジスタは半導体基板上に複数行複数列に配置され、ドライバトランジスタは２つのアクセストランジスタ行の間に配置されている。したがって、ドライバトランジスタがメモリアレイ外に配置されていた従来に比べ、磁気抵抗素子の面積を大きくすることができ、データ信号の誤反転が発生する確率を低く抑えることができる。

[実施の形態１]
図１は、この発明の実施の形態１による半導体チップ１の構成を示すブロック図である。図１において、この半導体チップ１は、半導体基板２と、その表面に形成された演算処理部３およびＭＲＡＭ４とを備える。演算処理部３は、所定の演算処理を行なうＣＰＵ（Central Processing Unit)、ＭＲＡＭ４を制御するメモリコントローラなどを含む。ＭＲＡＭ４は、プログラムコードやデータの格納および読出のために使用される。

演算処理部３からＭＲＡＭ４にアドレス信号などを含む制御信号ＣＮＴが与えられ、演算処理部３とＭＲＡＭ４の間で多ビットのデータ信号Ｄ０〜Ｄｎの授受が行なわれる。ここで、ｎは、自然数であり、たとえば、１５，３１，６３，１２７である。演算処理部３とＭＲＡＭ４の間で並列に授受されるデータ信号Ｄ０〜Ｄｎのビット数が多いほど、半導体チップ１の動作速度が速くなる。したがって、メモリ部と演算処理部を同一チップ上に形成するような半導体チップ１では、データ信号Ｄ０〜Ｄｎの多ビット化が不可欠である。

図２は、ＭＲＡＭ４の構成を示すブロック図である。図２において、ＭＲＡＭ４は、メモリアレイＭＡ１，ＭＡ２、行デコーダ５、列デコーダ６，７、読出回路８、および制御回路９を備える。メモリアレイＭＡ１，ＭＡ２の各々は、複数行複数列（図では４行４列）に配置された複数のメモリブロックＭＢを含む。

メモリブロックＭＢは、図３に示すように、（ｍ＋１）行（ｎ＋１）列に配置された（ｍ＋１）×（ｎ＋１）個のメモリセルＭＣ００〜ＭＣｍｎと、それぞれ（ｍ＋１）行に対応して設けられた（ｍ＋１）本のワード線ＷＬ０〜ＷＬｍと、それぞれ（ｍ＋１）行に対応して設けられた（ｍ＋１）本のディジット線ＤＬ０〜ＤＬｍと、それぞれ（ｎ＋１）列に対応して設けられた（ｎ＋１）本のビット線ＢＬ０〜ＢＬｎとを含む。ただし、ｍは自然数である。

各メモリセルＭＣは、図４に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。

トンネル磁気抵抗素子ＴＭＲは、図５（ａ）に示すように、対応のディジット線ＤＬと対応のビット線ＢＬとの間に配置されている。トンネル磁気抵抗素子ＴＭＲの磁化容易軸はディジット線ＤＬの延在方向に向けられ、その磁化困難軸はビット線ＢＬの延在方向に向けられている。ディジット線ＤＬに磁化電流Ｉｍを流すとともにビット線ＢＬに書込データ信号の論理に応じた方向の書込電流Ｉｗを流すと、図５（ｂ）に示すように、トンネル磁気抵抗素子ＴＭＲの磁化方向は、書込電流Ｉｗの方向に応じて、磁化容易軸の正方向または負方向に向く。トンネル磁気抵抗素子ＴＭＲは、その磁化方向に応じて高抵抗状態または低抵抗状態になる。

詳しく説明すると、トンネル磁気抵抗素子ＴＭＲは、図６に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的小さな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的大きな値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ信号０，１にそれぞれ対応付けられる。

データ書込時は、図６に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ディジット線ＤＬに磁化電流Ｉｍが流されるとともに、ビット線ＢＬに書込電流Ｉｗが流される。自由磁化膜ＶＬの磁化方向は、磁化電流Ｉｍおよび書込電流Ｉｗの方向の組合せによって決定される。

図７は、データ書込時における磁化電流Ｉｍおよび書込電流Ｉｗの方向と磁界方向との関係を示す図である。図７を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れる磁化電流Ｉｍによって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる書込電流Ｉｗによって生じる磁界Ｈ（ＢＬ）を示している。

自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。ここでは、ディジット線ＤＬには一方方向の磁化電流Ｉｍを流し、ビット線ＢＬにはデータ信号の論理（０または１）に応じた方向の書込電流Ｉｗを流すものとする。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

データ読出時は、図８に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電圧ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読出すことができる。

図２に戻って、メモリアレイＭＡ１，ＭＡ２の各々の各メモリブロック行には、そのメモリブロック行の４つのメモリブロックＭＢに共通の（ｍ＋１）本のメインワード線ＭＷＬ０〜ＭＷＬｍが配置されている。また、メモリアレイＭＡ１の４つのメモリブロック列にはそれぞれ列選択線ＣＳＬ０〜ＣＳＬ３が配置され、メモリアレイＭＡ２の４つのメモリブロック列にはそれぞれ列選択線ＣＳＬ４〜ＣＳＬ７が配置されている。各列選択線ＣＳＬは、対応するメモリブロック列の４つのメモリブロックＭＢに共通に設けられている。

行デコーダ５は、制御回路９から与えられる行アドレス信号に従って、複数（図では８つ）のメモリブロック行のうちのいずれかのメモリブロック行と、そのメモリブロック行に属する（ｍ＋１）本のメインワード線ＭＷＬ０〜ＭＷＬｍのうちのいずれかメインワード線ＭＷＬを選択し、選択したメインワード線ＭＷＬを選択レベルの「Ｈ」レベルに立ち上げる。

列デコーダ６，７は、制御回路９から与えられる列アドレス信号に従って、複数（図では８個）のメモリブロック列のうちのいずれかのメモリブロック列を選択し、選択したメモリブロック列に対応する列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立ち上げる。

読出回路８は、読出動作時に、デコーダ５〜７によって選択されたメモリブロックＭＢの（ｎ＋１）本のビット線ＢＬ０〜ＢＬｎの各々に所定の電圧を印加し、各ビット線ＢＬに流れる電流に基づいて、選択された（ｎ＋１）個のメモリセルＭＣのデータ信号を読み出し、読み出した（ｎ＋１）ビットのデータ信号Ｄ０〜Ｄｎを演算処理部３に出力する。制御回路９は、演算処理部３からの制御信号ＣＮＴに従ってＭＲＡＭ４全体を制御する。

また、複数のメモリブロックＭＢの間の領域には、図９に示すように、各メモリブロックＭＢに対応してＷＬドライバ１０、ＤＬドライバ１１、およびＢＬドライバ１２，１３が設けられている。ＷＬドライバ１０およびＤＬドライバ１１の各々は、対応のメインワード線ＭＷＬ０〜ＭＷＬｍおよび列選択線ＣＳＬに接続される。ＢＬドライバ１２，１３の各々は、対応の列選択線ＣＳＬに接続されるとともに、書込データ信号ＷＤ０〜ＷＤｎを受ける。書込データ信号ＷＤ０〜ＷＤｎは、演算処理部３から与えられたデータ信号Ｄ０〜Ｄｎである。

ＷＬドライバ１０は、図１０に示すように、各ワード線ＷＬに対応して設けられたＮＡＮＤゲート１４およびインバータ１５を含む。ＮＡＮＤゲート１４の第１入力ノードは対応のメインワード線ＭＷＬに接続され、その第２入力ノードは対応の列選択線ＣＳＬに接続され、その第３入力ノードは読出活性化信号ＲＥを受け、その出力信号はインバータ１５を介してワード線ＷＬに与えられる。

読出動作時に、読出活性化信号ＲＥが活性化レベルの「Ｈ」レベルにされ、行デコーダ５によって対応のメインワード線ＭＷＬが選択レベルの「Ｈ」レベルにされ、かつ列デコーダ６，７によって対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされると、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられる。これにより、そのワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタＡＴＲが導通し、そのワード線ＷＬに対応する（ｎ＋１）個のメモリセルＭＣのデータ信号の読出が可能になる。

書込動作時は、読出活性化信号ＲＥが非活性化レベルの「Ｌ」レベルにされ、ワード線ＷＬは非選択レベルの「Ｌ」レベルに固定され、そのワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタＡＴＲが非導通になる。

ＤＬドライバ１１は、図１１に示すように、各ディジット線ＤＬに対応して設けられたＮＡＮＤゲート１６、インバータ１７、およびＮチャネルＭＯＳトランジスタ（ドライバトランジスタ）１８を含む。ＮＡＮＤゲート１６の第１入力ノードは対応のメインワード線ＭＷＬに接続され、その第２入力ノードは対応の列選択線ＣＳＬに接続され、その第３入力ノードは書込活性化信号ＷＥを受け、その出力信号はインバータ１７を介してＮチャネルＭＯＳトランジスタ１８のゲートに与えられる。ＮチャネルＭＯＳトランジスタ１８のドレインはディジット線ＤＬを介して電源電圧ＶＣＣを受け、そのソースは接地電圧ＶＳＳを受ける。

書込動作時に、書込活性化信号ＷＥが活性化レベルの「Ｈ」レベルにされ、行デコーダ５によって対応のメインワード線ＭＷＬが選択レベルの「Ｈ」レベルにされ、かつ列デコーダ６，７によって対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされると、インバータ１７の出力信号が「Ｈ」レベルになる。これにより、ＮチャネルＭＯＳトランジスタ１８が導通してディジット線ＤＬに磁化電流Ｉｍが流れ、その行の各メモリセルＭＣが半選択状態になり、その行の（ｎ＋１）個のメモリセルＭＣのデータ信号の書込が可能になる。読出動作時は、書込活性化信号ＷＥが非活性化レベルの「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタ１８は非導通状態に固定される。なお、磁化電流Ｉｍは、書込電流Ｉｗよりも十分に大きな値に設定されている。この理由については、後述する。

ＢＬドライバ１２は、図１２に示すように、各ビット線ＢＬに対応して設けられたＮＡＮＤゲート２０、定電流源２１、ＰチャネルＭＯＳトランジスタ２２、およびＮチャネルＭＯＳトランジスタ２３を含む。ＮＡＮＤゲート２０の第１入力ノードは対応の書込データ信号ＷＤを受け、その第２入力ノードは対応の列選択線ＣＳＬに接続され、その第３入力ノードは書込活性化信号ＷＥを受け、その出力信号はトランジスタ２２，２３のゲートに与えられる。定電流源２１およびトランジスタ２２，２３は、電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２２，２３のドレインは、対応のビット線ＢＬの一方端に接続される。

また、ＢＬドライバ１３は、各ビット線ＢＬに対応して設けられたインバータ２４、ＮＡＮＤゲート２５、定電流源２６、ＰチャネルＭＯＳトランジスタ２７、およびＮチャネルＭＯＳトランジスタ２８を含む。インバータ２４は、書込データ信号ＷＤを反転させる。ＮＡＮＤゲート２５の第１入力ノードはインバータ２４の出力信号を受け、その第２入力ノードは対応の列選択線ＣＳＬに接続され、その第３入力ノードは書込活性化信号ＷＥを受け、その出力信号はトランジスタ２７，２８のゲートに与えられる。定電流源２６およびトランジスタ２７，２８は、電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２７，２８のドレインは、対応のビット線ＢＬの他方端に接続される。

書込動作時に、書込活性化信号ＷＥが活性化レベルの「Ｈ」レベルにされ、対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされ、かつ書込データ信号ＷＤが「Ｈ」レベルにされると、ＮＡＮＤゲート２０，２５の出力信号がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。これにより、トランジスタ２３，２７が非導通になるとともにトランジスタ２２，２８が導通し、電源電圧ＶＣＣのラインから定電流源２１、ＰチャネルＭＯＳトランジスタ２２、ビット線ＢＬ，およびＮチャネルＭＯＳトランジスタ２８を介して接地電圧ＶＳＳのラインに書込電流Ｉｗが流れる。

また、書込活性化信号ＷＥが活性化レベルの「Ｈ」レベルにされ、対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされ、かつ書込データ信号ＷＤが「Ｌ」レベルにされると、ＮＡＮＤゲート２０，２５の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。これにより、トランジスタ２２，２８が非導通になるとともにトランジスタ２３，２７が導通し、電源電圧ＶＣＣのラインから定電流源２６、ＰチャネルＭＯＳトランジスタ２７、ビット線ＢＬ，およびＮチャネルＭＯＳトランジスタ２３を介して接地電圧ＶＳＳのラインに書込電流Ｉｗが流れる。これにより、選択されたメモリブロックＭＢの選択された行の（ｎ＋１）個のメモリセルＭＣに（ｎ＋１）ビットの書込データ信号ＷＤ０〜ＷＤｎが同時に書き込まれる。

次に、この半導体チップ１の全体の動作について簡単に説明する。書込動作時は、アドレス信号を含む制御信号ＣＮＴと書込データ信号Ｄ０〜Ｄｎとが演算処理部３からＭＲＡＭ４に与えられる。演算処理部３からのアドレス信号に基づいて、制御回路９によって行アドレス信号および列アドレス信号が生成され、それぞれ行デコーダ５および列デコーダ６，７に与えられる。

デコーダ５〜７によって複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢの（ｍ＋１）行のうちのいずれかの行が選択される。選択された行のディジット線ＤＬにＤＬドライバ１１によって磁化電流Ｉｍが流され、その行の（ｎ＋１）個のメモリセルＭＣが半選択状態にされる。また、選択されたメモリブロックＭＢの（ｎ＋１）本のビット線ＢＬ０〜ＢＬｎの各々にＢＬドライバ１２，１３によって書込データ信号に応じた方向の書込電流Ｉｗが流され、（ｎ＋１）個のメモリセルＭＣにそれぞれデータ信号Ｄ０〜Ｄｎが同時に書き込まれる。すなわち、選択されたメモリブロックＭＢの１本のディジット線ＤＬによって半選択状態にされる（ｎ＋１）個の目盛セルＭＣの全てに並列に書込み動作が実施される。

また、読出動作時は、アドレス信号を含む制御信号ＣＮＴが演算処理部３からＭＲＡＭ４に与えられる。演算処理部３からのアドレス信号に基づいて、制御回路９によって行アドレス信号および列アドレス信号が生成され、それぞれ行デコーダ５および列デコーダ６，７に与えられる。

デコーダ５〜７によって複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢの（ｍ＋１）行のうちのいずれかの行が選択される。選択された行のワード線ＷＬがＷＬドライバ１０によって「Ｈ」レベルに立ち上げられ、その行の各メモリセルＭＣのアクセストランジスタＡＴＲが導通状態にされる。また、選択されたメモリブロックＭＢの（ｎ＋１）本のビット線ＢＬ０〜ＢＬｎに読出回路８によって所定の電圧が印加され、ビット線ＢＬ０〜ＢＬｎに流れる電流に基づいて、選択された行の（ｎ＋１）個のメモリセルＭＣからそれぞれデータ信号Ｄ０〜Ｄｎが同時に読み出される。読み出されたデータ信号Ｄ０〜Ｄｎは、演算処理部３に与えられる。ただし、読出動作については、ディジット線ＤＬの選択は実施されないため、読出制御回路やセンスアンプなどの周辺回路を適宜整えれば、１ビットずつの読出しや、（ｎ＋１）個のメモリセルＭＣを時間分割で読み出すことも十分可能である。

次に、この実施の形態１の効果について説明する。従来のＭＲＡＭでは、書込動作時に、１つのメモリブロックＭＢにおいて、１本のディジット線ＤＬと１本のビット線ＢＬのみが選択されていた。今、図３のメモリブロックＭＢにおいて、たとえば、１本のディジット線ＤＬ１と１本のビット線ＢＬ０が選択されたものとする。この場合、ディジット線ＤＬ１に磁化電流Ｉｍが流されるとともに、ビット線ＢＬ０に書込電流Ｉｗが流され、ディジット線ＤＬ１とビット線ＢＬ０の交差部のメモリセルＭＣ１０にのみデータ書込が行なわれる。

このとき、ビット線ＢＬ０の電流Ｉｗによる磁界のみを受けるメモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０の各々と、ディジット線ＤＬ１の電流Ｉｍによる磁界のみを受けるメモリセルＭＣ１１〜ＭＣ１ｎの各々とは、半選択状態になるが、各々のデータは反転しない。しかし、半選択状態のメモリセルＭＣすなわちディスターブを受けているメモリセルＭＣにおいては、データ信号の誤反転が発生する可能性があり、その誤反転の可能性（誤反転確率）は、そのメモリセルＭＣが受けているディスターブ磁界の大きさに比例して高くなる。データ信号の誤反転確率が高くなるとメモリデバイスとしての使用時の故障率が高くなり、信頼性が低下する。

この状態を図１３（ａ）〜図１３（ｃ）を用いて説明する。図１３（ａ）は、書込動作時にメモリセルＭＣに印加される磁界を示す図である。図１３（ａ）において、縦軸はデイジット線ＤＬの電流Ｉｍによって発生する磁界Ｈ（ＤＬ）を示し、横軸はビット線ＢＬの電流Ｉｗによって発生する磁界Ｈ（ＢＬ）を示している。メモリセルＭＣ１０〜ＭＣ１ｎにはディジット線ＤＬ１の電流Ｉｍによって発生する磁界Ｈ（ＤＬ）が印加され、メモリセルＭＣ００〜ＭＣｍ０にはビット線ＢＬ０の電流Ｉｗによって発生する磁界Ｈ（ＢＬ）が印加される。

メモリセルＭＣ１０には、ディジット線ＤＬ１で発生した磁界Ｈ（ＤＬ）とビット線ＢＬ０で発生した磁界Ｈ（ＢＬ）との両方が印加される。メモリセルＭＣ１０に印加される磁界の和はアステロイド曲線の外側の領域に達し、メモリセルＭＣ１０のデータ書込が行なわれる。

メモリセルＭＣ１１〜ＭＣ１ｎに印加される磁界Ｈ（ＤＬ）はアステロイド曲線の内側の領域に止まり、メモリセルＭＣ１１〜ＭＣ１ｎのデータ書込は行なわれない。しかし、メモリセルＭＣ１１〜ＭＣ１ｎは、その磁界Ｈ（ＤＬ）によるディスターブを受ける。メモリセルＭＣ１１〜ＭＣ１ｎの誤反転確率は、アステロイド曲線の縦軸方向の最大値とメモリセルＭＣ１１〜ＭＣ１ｎが受ける磁界Ｈ（ＤＬ）との差ΔＨＤＬの大きさに反比例する。

また、メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０に印加される磁界Ｈ（ＢＬ）はアステロイド曲線の内側の領域に止まり、メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０のデータ書込は行なわれない。しかし、メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０は、その磁界Ｈ（ＢＬ）によるディスターブを受ける。メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０の誤反転確率は、アステロイド曲線の横軸方向の最大値とメモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０が受ける磁界Ｈ（ＢＬ）との差ΔＨＢＬの大きさに反比例する。

ΔＨＢＬを大きくするためには、図１３（ｂ）に示すように、メモリセルＭＣ１０に印加する磁界をアステロイド曲線に沿って上方に移動させ、磁界Ｈ（ＢＬ）を小さくするとともに磁界Ｈ（ＤＬ）を大きくすればよいが、ΔＨＤＬが小さくなってしまう。逆に、ΔＨＤＬを大きくするためには、メモリセルＭＣ１０に印加する磁界をアステロイド曲線に沿って下方に移動させ、磁界Ｈ（ＤＬ）を小さくするとともに磁界Ｈ（ＢＬ）を大きくすればよいが、ΔＨＢＬが小さくなってしまう。このため、従来のＭＲＡＭでは、ΔＨＤＬとΔＨＢＬの両方が一定値以上になるように、書込対象のメモリセルＭＣ１０における磁界を図１３(ａ）の状態に設定していた。

このように、アステロイド曲線が決まれば、ΔＨＤＬ，ΔＨＢＬが決まってしまうので、ΔＨＤＬ，ΔＨＢＬを大きくするためには、図１３（ｃ）に示すように、アステロイド曲線を拡大するしかない。しかし、アステロイド曲線を大きくすると、磁化電流Ｉｍおよび書込電流Ｉｗを大きくする必要があるので、半導体チップ１の消費電流が大きくなってしまう。また、ＤＬドライバ１１およびＢＬドライバ１２，１３の電流駆動能力を大きくすることが必要になり、ドライバ１１〜１３のレイアウト面積が増大する。また、アステロイド曲線を大きくするためには、トンネル磁気抵抗素子ＴＭＲの自由磁化膜ＶＬの体積（＝面積×膜厚）を大きくする必要がある。したがって、チップ面積が増大してしまう。

これに対して本願発明では、書込動作時に、１つのメモリブロックＭＢにおいて、１本のディジット線ＤＬと全ビット線ＢＬが選択される。今、図３のメモリブロックＭＢにおいて、たとえば、１本のディジット線ＤＬ１と全ビット線ＢＬ０〜ＢＬｎが選択されたものとする。この場合、ディジット線ＤＬ１に磁化電流Ｉｍが流されるとともに、ビット線ＢＬ０〜ＢＬｎの各々に書込電流Ｉｗが流され、ディジット線ＤＬ１とビット線ＢＬ０〜ＢＬｎの交差部のメモリセルＭＣ１０〜ＭＣ１ｎの各々にデータ書込が行なわれる。

このとき、ビット線ＢＬ０〜ＢＬｎの電流Ｉｗによる磁界のみを受けるメモリセルＭＣ００〜ＭＣ０ｎ，ＭＣ２０〜ＭＣ２ｎ，…，ＭＣｍ０〜ＭＣｍｎは、半選択状態になるが、各々のデータは反転しない。半選択状態のメモリセルＭＣすなわちディスターブを受けているメモリセルＭＣにおいては、データ信号が誤反転を起こす可能性があり、その誤反転の可能性（誤反転確率）は受けているディスターブ磁界の大きさに比例して大きくなる。

しかし、本願発明では、ディジット線ＤＬ１に対応する全メモリセルＭＣ１０〜ＭＣ１ｎにデータ信号を書き込むので、ディジット線ＤＬ１の電流Ｉｍからのディスターブによるデータ信号の誤反転を考慮する必要がない。このため、ディジット線ＤＬの電流Ｉｍは、ビット線ＢＬの電流Ｉｗよりも十分に大きな値に設定される。

したがって、ビット線ＢＬ０〜ＢＬｎの電流ＩｗによってメモリセルＭＣ００〜ＭＣ０ｎ，ＭＣ２０〜ＭＣ２ｎ，…，ＭＣｍ０〜ＭＣｍｎが受けるディスターブを十分に小さくすることができ、データ信号の誤反転確率を低く抑えることができる。また、半導体チップ１の書込動作時の消費電流Ｉは、Ｉ＝Ｉｍ＋ｎ×Ｉｗ（ｎはたとえば６４）で表わされるので、ビット線ＢＬに流す電流Ｉｗの低減化は半導体チップ１の消費電流の低減化に大きく寄与する。

この状態を図１４を用いて説明する。図１４は、書込動作時にメモリセルＭＣに印加される磁界を示す図であって、図１３（ａ）と対比される図である。図１４では、ビット線ＢＬ０に対応するメモリセルＭＣ００〜ＭＣｍ０のみが示されている。メモリセルＭＣ００〜ＭＣｍ０にはビット線ＢＬ０の電流Ｉｗによって発生する弱い磁界Ｈ（ＢＬ）が印加され、メモリセルＭＣ１０にはディジット線ＤＬ１の電流Ｉｍによって発生する強い磁界Ｈ（ＤＬ）も印加される。メモリセルＭＣ１０に印加される磁界の和はアステロイド曲線の外側の領域に達し、メモリセルＭＣ１０のデータ書込が行なわれる。

メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０に印加される磁界Ｈ（ＤＬ）はアステロイド曲線の内側の領域に止まり、メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０のデータ書込は行なわれない。また、メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０は、その磁界Ｈ（ＢＬ）によるディスターブを受ける。メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０の誤反転確率は、アステロイド曲線の横軸方向の最大値とメモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０が受ける磁界Ｈ（ＢＬ）との差ΔＨＢＬの大きさに反比例する。しかし、本願発明では、ΔＨＢＬを大きくすることができ、メモリセルＭＣ００，ＭＣ２０〜ＭＣｍ０の誤反転確率を低く抑制することができる。

以上のように、本願発明では、書込動作時に選択されたディジット線ＤＬにより所謂半選択状態にされる（ｎ＋１）個のメモリセルＭＣの全てに並列に書込動作を行なうこと、すなわち、半選択状態の（ｎ＋１）個のメモリセルＭＣに対応する（ｎ＋１）本のビット線ＢＬに並列に書込電流を供給することが重要である。したがって、データ信号Ｄ０〜Ｄｎや書込データ信号ＷＤ０〜ＷＤｎの数と、これらを伝送するデータ信号線数（バス幅）とは、必ずしも同じである必要はなく、たとえば、ビット線ＢＬとデータ信号線の間にレジスタを設け、６４本のビット線ＢＬに対して１２８本のデータ信号線を設けてもよい。また、２つのメモリブロックＭＢを同時選択して２×６４＝１２８本のビット線ＢＬに同時に書込むことも可能である。

[実施の形態２]
図１５は、この発明の実施の形態２による半導体チップのＭＲＡＭの要部を示すブロック図であって、図９と対比される図である。図１５において、この半導体チップが実施の形態１の半導体チップ１と異なる点は、メモリブロックＭＢおよびＤＬドライバ１１がメモリブロック＋ＤＬドライバ３０で置換されている点である。ＤＬドライバ１１のうちのＮチャネルＭＯＳトランジスタ１８はメモリブロックＭＢ内に分散配置され、ＮＡＮＤゲート１６およびインバータ１７はＮチャネルＭＯＳトランジスタ１８のゲートの近傍に配置される。

図１６はメモリブロック＋ＤＬドライバ３０のうちのビット線ＢＬよりも下の部分の構成を示す図であり、図１７は図１６のＸＶＩＩ−ＸＶＩＩ線断面図である。図１６および図１７において、半導体基板のＰ型ウェルＰＷの表面に（ｍ＋１）本のゲート電極１８ｇが所定のピッチで形成される。各ゲート電極１８ｇとＰ型ウェルＰＷとの間には、ゲート酸化膜Ｇが形成されている。ゲート電極１８ｇは、図１１で示したＮチャネルＭＯＳトランジスタ１８のゲート電極である。また、Ｐ型ウェルＰＷの表面に（ｍ＋１）本のワード線ＷＬが所定のピッチで形成される。各ワード線ＷＬとＰ型ウェルＰＷとの間には、ゲート酸化膜Ｇが形成されている。ワード線ＷＬは、図４で示したアクセストランジスタＡＴＲのゲート電極を兼ねている。（ｍ＋１）本のゲート電極１８ｇと（ｍ＋１）本のワード線ＷＬは、１本ずつ交互に平行に配置される。なお、ＮチャネルＭＯＳトランジスタ１８のチャネル幅（図１６の上下方向の長さ）は、アクセストランジスタＡＴＲのチャネル幅の数十倍（１０〜８０倍）である。

ゲート電極１８ｇの両側にＮ型不純物が拡散されてＮチャネルＭＯＳトランジスタ１８のソースＳおよびドレインＤが形成される。ＮチャネルＭＯＳトランジスタ１８のソースＳ上にコンタクトホールＣＨを介してソース配線１８ｓが形成され、そのドレインＤ上にコンタクトホールＣＨを介してドレイン配線１８ｄが形成される。配線１８ｓ，１８ｄは、第１メタル層Ｍ１で形成される。

Ｐ型ウェルＰＷの一方側（図中の下側）に接地配線３１が第１メタル層Ｍ１で形成される。接地配線３１には、接地電圧ＶＳＳが与えられる。ＮチャネルＭＯＳトランジスタ１８の各ソース配線１８ｓの一方端は、接地配線３１に接続される。

また、各ドレイン配線１８ｄの上方に、第２メタル配線層Ｍ２によってディジット線ＤＬが形成される。ディジット線ＤＬの一方端は、スルーホールＴＨを介してドレイン配線１８ｄの一方端部（図中の下側端部）に接続される。Ｐ型ウェルＰＷの他方側（図中の上側）に電源配線３２が第２メタル層Ｍ２で形成される。電源配線３２には、電源電圧ＶＣＣが与えられる。各ディジット線ＤＬの他方端は、電源配線３２に接続される。

したがって、選択された１つのＮチャネルＭＯＳトランジスタ１８が導通すると、電源配線３２からディジット線ＤＬおよびＮチャネルＭＯＳトランジスタ１８を介して接地配線３１に磁化電流Ｉｍが流れる。

また、図１７に示すように、ワード線ＷＬの両側にＮ型不純物が拡散されてアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲのソースＳおよびドレインＤが形成される。アクセストランジスタＡＴＲのソースＳ上にコンタクトホールＣＨを介してソース電極ＥＬｓが形成され、そのドレインＤ上にコンタクトホールＣＨを介してドレイン電極ＥＬｄが形成される。電極ＥＬｓ，ＥＬｄは、第１メタル層Ｍ１で形成される。ソース電極ＥＬｓには、接地電圧ＶＳＳが与えられる。

ドレイン電極ＥＬｄ上にスルーホールＴＨを介して接続電極ＥＬｃが形成される。接続電極ＥＬｃは、第２メタル層Ｍ２で形成される。接続電極ＥＬｃ上にスルーホールＴＨを介して電極ＥＬが形成される。電極ＥＬは、図６で示したものであり、ディジット線ＤＬの上方まで延在している。電極ＥＬの上面のうちのディジット線ＤＬの上方の領域にトンネル磁気抵抗素子ＴＭＲが形成され、トンネル磁気抵抗素子ＴＭＲの表面に第３メタル層Ｍ３によってビット線ＢＬが形成される。デジット線ＤＬに磁化電流Ｉｍが流され、ビット線ＢＬに書込電流Ｉｗが流されると、トンネル磁気抵抗素子ＴＭＲのデータ信号の論理が反転される。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態２では、ディジット線ＤＬを駆動するためのＮチャネルＭＯＳトランジスタ１８と、それに対応する行の複数のメモリセルＭＣの複数のアクセストランジスタＡＴＲとは、ビット線ＢＬの延在する方向に隣接して配置されている。したがって、ＮチャネルＭＯＳトランジスタ１８をメモリブロックＭＢ外に配置した場合に比べ、トンネル磁気抵抗素子ＴＭＲの面積を大きくすることができ、データ信号の誤反転が発生する確率を低くすることができる。

また、ディジット線ＤＬを駆動するためのＮチャネルＭＯＳトランジスタ１８をメモリブロックＭＢの領域外に配置した場合と、実施の形態２のようにメモリブロックＭＢの領域内に配置した場合を比べると、メモリブロックＭＢの面積を少し大きくするだけで実施の形態２の構成が可能となり、実施の形態２の方が総合的なレイアウト面積が小さくなる場合もある。さらに、トランジスタのプロセス微細化技術が進めば、トンネル磁気抵抗素子ＴＭＲの面積との兼ね合いで、メモリブロックＭＢのレイアウト面積を増やすことなくメモリブロックＭＢ内にＮチャネルＭＯＳトランジスタ１８を配置することも可能になる。

また、図１８は、この実施の形態２の変更例を示す図であって、図１７と対比される図である。図１８において、この変更例では、アクセストランジスタＡＴＲのソース電極ＥＬｓがＮチャネルＭＯＳトランジスタ１８のソース配線１８ｓを兼ねている。ＮチャネルＭＯＳトランジスタ１８のゲート電極１８ｇは、ソース電極ＥＬｓとドレイン配線１８ｄの間に配置される。この変更例でも、実施の形態２と同じ効果が得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による半導体チップの構成を示すブロック図である。 図１に示したＭＲＡＭの構成を示すブロック図である。 図２に示したメモリブロックの構成を示すブロック図である。 図３に示したメモリセルの構成を示す回路図である。 図４に示したトンネル磁気抵抗素子の動作を説明するための図である。 図４に示したメモリセルの書込動作を説明するための図である。 図４に示したメモリセルの書込動作を説明するための他の図である。 図４に示したメモリセルの読出動作を説明するための図である。 図２に示したメモリブロックを駆動するドライバを示すブロック図である。 図９に示したＷＬドライバの構成を示す回路図である。 図９に示したＤＬドライバの構成を示す回路図である。 図９に示したＢＬドライバの構成を示す回路図である。 図１〜図１２に示した半導体チップの効果を説明するための図である。 図１〜図１２に示した半導体チップの効果を説明するための他の図である。 この発明の実施の形態２による半導体チップの要部を示すブロック図である。 図１５に示したメモリブロック＋ＤＬドライバのレイアウトを示す図である。 図１６のＸＶＩＩ−ＸＶＩＩ線断面図である。 実施の形態２の変更例を示す図である。

符号の説明

１ 半導体チップ、２ 半導体基板、３ 演算処理部、４ ＭＲＡＭ、５ 行デコーダ、６，７ 列デコーダ、８ 読出回路、９ 制御回路、ＭＡ メモリアレイ、ＭＢ メモリブロック、ＭＷＬ メインワード線、ＣＳＬ 列選択線、ＭＣ メモリセル、ＢＬ ビット線、ＷＬ ワード線、ＤＬ ディジット線、ＴＭＲ トンネル磁気抵抗素子、ＡＴＲ アクセストランジスタ、ＶＬ 自由磁化膜、ＴＢ トンネル絶縁膜、ＦＬ 固定磁化膜、１０ ＷＬドライバ、１１ ＤＬドライバ、１２，１３ ＢＬドライバ、１４，１５，１６，２０，２５ ＮＡＮＤゲート、１５，１７，２４ インバータ、１８，２３，２８ ＮチャネルＭＯＳトランジスタ、２１，２６ 定電流源、２２，２７ ＰチャネルＭＯＳトランジスタ、３０ メモリブロック＋ＤＬドライバ、３１ 接地配線、３２ 電源配線、Ｇ ゲート酸化膜、１８ｇ ゲート電極、Ｓ ソース、Ｄ ドレイン、１８ｓ ソース配線、ＥＬｓ ソース電極、１８ｄ ドレイン配線、ＥＬｄ ドレイン電極、ＣＨ コンタクトホール、ＴＨ スルーホール、ＥＬｃ 接続電極。

Claims (11)

1. 半導体基板上に形成された半導体装置であって、
   Ｍ行Ｎ列（ただし、Ｍ，Ｎの各々は２以上の整数である）に配置され、各々が磁気的にデータ信号を記憶するＭ×Ｎ個のメモリセルと、それぞれ前記Ｍ行に対応して設けられたＭ本のディジット線と、それぞれ前記Ｎ列に対応して設けられたＮ本のビット線とを含むメモリアレイ、
   行アドレス信号に従って前記Ｍ行のうちのいずれかの行を選択する行デコーダ、および
   書込動作時に、前記行デコーダによって選択された行のＮ個のメモリセルにそれぞれＮ個のデータ信号を書込む書込回路を備え、
   前記書込回路は、
   前記行デコーダによって選択された行のディジット線に磁化電流を流して、その行のＮ個のメモリセルを半選択状態にするディジット線ドライバ、および
   それぞれ前記Ｎ列に対応して設けられ、それぞれ前記Ｎ個のデータ信号を受け、各々が、受けたデータ信号の論理に応じた方向の書込電流を対応の列のビット線に流して、半選択状態にされた対応の列のメモリセルに前記データ信号を書込むＮ個のビット線ドライバを含む、半導体装置。
2. 前記磁化電流は前記書込電流よりも大きな値に設定されている、請求項１に記載の半導体装置。
3. 前記メモリアレイは、それぞれ前記Ｍ行に対応して設けられたＭ本のワード線を含み、
   各メモリセルは、
   抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子、および
   対応のビット線と基準電圧のラインとの間に前記磁気抵抗素子と直列接続され、そのゲートが対応のワード線に接続されたアクセストランジスタを含み、
   さらに、読出動作時に、前記行デコーダによって選択された行のワード線を選択レベルにして、その行のＮ個のメモリセルのＮ個のアクセストランジスタを導通させるワード線ドライバ、および
   前記Ｎ本のビット線を介して、前記行デコーダによって選択された行のＮ個のメモリセルからＮ個のデータ信号を読み出す読出回路を備える、請求項１または請求項２に記載の半導体装置。
4. 前記ディジット線ドライバは、各行に対応して設けられ、電源電圧のラインと前記基準電圧のラインとの間に対応の行のディジット線と直列接続され、前記行デコーダによって対応の行が選択されたことに応じて導通するドライバトランジスタを含み、
   前記ドライバトランジスタと、それに対応する行の複数のメモリセルの複数のアクセストランジスタとは、前記ビット線の延在する方向に隣接して配置されている、請求項３に記載の半導体装置。
5. 半導体基板上に形成された半導体装置であって、
   複数のメモリブロックに分割されたメモリアレイを備え、
   各メモリブロックは、Ｍ行Ｎ列（ただし、Ｍ，Ｎの各々は２以上の整数である）に配置され、各々が磁気的にデータ信号を記憶するＭ×Ｎ個のメモリセルと、それぞれ前記Ｍ行に対応して設けられたＭ本のディジット線と、それぞれ前記Ｎ列に対応して設けられたＮ本のビット線とを含み、
   さらに、アドレス信号に従って前記複数のメモリブロックのうちのいずれかのメモリブロックと、そのメモリブロックの前記Ｍ行のうちのいずれかの行を選択するデコーダ、および
   書込動作時に、前記デコーダによって選択された行のＮ個のメモリセルにそれぞれＮ個のデータ信号を書込む書込回路を備え、
   前記書込回路は、
   各メモリブロックに対応して設けられて対応のメモリブロックが前記デコーダによって選択された場合に活性化され、前記デコーダによって選択された行のディジット線に磁化電流を流して、その行のＮ個のメモリセルを半選択状態にするディジット線ドライバ、および
   各メモリブロックに対応して設けられて対応のメモリブロックが前記デコーダによって選択された場合に活性化され、それぞれ前記Ｎ列に対応して設けられ、それぞれ前記Ｎ個のデータ信号を受け、各々が、受けたデータ信号の論理に応じた方向の書込電流を対応の列のビット線に流して、半選択状態にされた対応の列のメモリセルに前記データ信号を書込むＮ個のビット線ドライバを含む、半導体装置。
6. 半導体基板上に形成された半導体装置であって、
   複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含むメモリアレイを備え、
   各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、対応のビット線と基準電圧のラインとの間に前記磁気抵抗素子と直列接続され、そのゲートが対応のワード線に接続されたアクセストランジスタとを有し、
   さらに、前記複数のワード線および前記複数のビット線に接続され、前記複数のメモリセルのうちの選択された少なくとも１つのメモリセルのデータ信号を読み出す読出回路、および
   前記複数のディジット線および前記複数のビット線に接続され、前記複数のメモリセルのうちの選択された少なくとも１つのメモリセルにデータ信号を書込む書込回路を備え、
   前記書込回路は、各行に対応して設けられ、電源電圧のラインと前記基準電圧のラインとの間に対応の行のディジット線と直列接続され、対応の行のメモリセルが選択されたことに応じて導通するドライバトランジスタを含み、
   前記ドライバトランジスタと、それに対応する行の複数のメモリセルの複数のアクセストランジスタとは、前記ビット線の延在する方向に隣接して配置されている、半導体装置。
7. 半導体基板上に形成された半導体装置であって、
   複数行複数列に配置された複数のメモリセルを備え、
   各メモリセルは、磁気的にデータを記憶する磁気抵抗素子と、該磁気抵抗素子と直列に接続されたアクセストランジスタとを含み、
   さらに、各行に対応して設けられ、対応の行の各アクセストランジスタのゲート電極に接続されたワード線と、
   各行に対応して設けられ、対応の行の各磁気抵抗素子に誘起磁場を与えるデジット線と、
   各行に対応して設けられ、書込動作時に対応のデジット線が選択されたことに応じて導通し、対応のデジット線に電流を流して前記誘起磁場を発生させるドライバトランジスタとを備え、
   前記複数のメモリセルに含まれる複数のアクセストランジスタは前記半導体基板上に複数行複数列に配置され、
   前記複数のメモリセルに含まれる複数の磁気抵抗素子は前記複数のアクセストランジスタが配置された層よりも上層に複数行複数列に配置され、
   前記ドライバトランジスタは２つのアクセストランジスタ行の間に配置されている、半導体装置。
8. 前記ドライバトランジスタのゲート電極は前記ワード線と同じ方向に延在している、請求項７に記載の半導体装置。
9. 前記ドライバトランジスタと、それに対応する行の各アクセストランジスタとはソース電極を共有している、請求項７または請求項８に記載の半導体装置。
10. さらに、各列に対応して設けられ、書込動作時に、対応の列の各磁気抵抗素子に誘起磁場を与えるビット線を備える、請求項７から請求項９までのいずれかに記載の半導体装置。
11. 前記ドライバトランジスタのチャネル幅は前記アクセストランジスタのチャネル幅よりも大きい、請求項７から請求項１０までのいずれかに記載の半導体装置。

Images