JP2009192923A - データ線駆動回路、表示装置及びデータ線駆動方法 - Google Patents

Abstract

【課題】複数のデータ線を有する表示装置において、ＥＭＩを低減させつつ、画質の低下を防ぐこと。
【解決手段】ＲＧＢの色ごとに設けた中和スイッチによって、色ごとに異なる電荷中和期間（ｔ０〜ｔ１、ｔ０〜ｔ３、ｔ０〜ｔ５）となるよう制御する。また、中和スイッチは色ごとにオン抵抗が異なるようにするとともに、視感度が高い緑のデータ線の中和スイッチのオン抵抗を低くして電荷中和期間（ｔ０〜ｔ１）を短くすることによって、その後の階調信号を出力する駆動期間（ｔ２〜ｔ７、ｔ４〜ｔ７及びｔ６〜ｔ７）を長くする。
【選択図】図４

Description

本発明は、表示装置のデータ線を駆動するデータ線駆動回路、表示装置及びデータ線駆動方法に関し、特に、階調信号の出力タイミングが異なるデータ線駆動回路、表示装置及びデータ線駆動方法に関する。

典型的な表示デバイスの一つとして、画素が行列状に配置されたマトリクス型表示装置がある。マトリクス型表示装置は、画素の行を選択するための走査線と、画素の階調に対応した階調信号が供給されるデータ線とを備える。画素は、スイッチング素子であるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と画素電極とを有し、それぞれ走査線とデータ線とが交差する位置に配置される。液晶パネルでは、画素電極とそれに対向するコモン電極との間に液晶が満たされている。

液晶パネルでは、画素の液晶材料が劣化するのを抑制するために、画素電極に印加される極性を反転する反転駆動方式が採用される。すなわち、画素は交流的に駆動される。大型の液晶パネルではドット反転駆動が採用される。ドット反転駆動では、コモン電極の電圧（Ｖｃｏｍ）を固定し、データ線に供給する階調信号の極性を１水平期間ごと及び１フレームごとに反転して、互いに隣り合う画素の極性が反転するように駆動する。

従来のデータ線ドライバＩＣにおいては、すべての出力端子から同一のタイミングで階調信号が出力されるため、電源線に電流が集中してＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ、電磁障害）が大きくなる。

特許文献１において、出力タイミングをずらすことによって電流の集中を回避して、ＥＭＩを低減する方法が開示されている。

特開２００５−０７８０９６号公報（図４、図５）

以下の分析は、本発明者によってなされたものである。特許文献１に開示された方法に基づいて、各データ線への出力タイミングをずらした場合、後に駆動されるデータ線ほど駆動期間が短くなる。したがって、画素への書き込み不足を生じ、コントラストなどの画質が低下する。そこで、複数のデータ線を有する表示装置において、ＥＭＩを低減させつつ、画質の低下を防ぐことが課題となる。

本発明のデータ線駆動回路は、
複数のデータ線を有する表示装置に設けたデータ線駆動回路であって、
第１データ線に画像データに応じた階調信号を出力する第１バッファと、
第２データ線に画像データに応じた階調信号を出力する第２バッファと、
第１データ線の電荷中和期間が第２データ線の電荷中和期間よりも短くなるように制御するとともに、第１データ線の階調信号の出力タイミングが第２データ線の階調信号の出力タイミングよりも早くなるように制御する制御部と、を備えることを特徴とする。

また、本発明のデータ線駆動方法は、
複数のデータ線を有する表示装置におけるデータ線駆動方法であって、
第１データ線の電荷中和期間が第２データ線の電荷中和期間よりも短くなるように制御する工程と、
第１データ線への階調信号の出力タイミングが第２データ線への階調信号の出力タイミングよりも早くなるように制御する工程と、を含むことを特徴とする。

本発明によれば、第１データ線の階調信号の出力タイミングと、第２データ線の階調信号の出力タイミングをずらすことによって、駆動部の電源線に流れる電流が時間的に分散され、ＥＭＩを低減させることができる。また、第１のデータ線の電荷中和期間を短くすることによって、第１及び第２データ線の階調信号の出力タイミングが早くなる。したがって、第２データ線の階調信号の駆動期間が長くなり、画素への書き込み時間も長くなるため、画質を向上させることができる。

本発明の実施形態に係るデータ線駆動回路について、図面を参照して説明する。
データ線駆動回路１０は、図１、図２及び図４を参照すると、複数のデータ線を有する表示装置に設けたデータ線駆動回路１０であって、第１データ線Ｇ１に画像データに応じた階調信号を出力する第１バッファ３２と、第２データ線Ｒ１に画像データに応じた階調信号を出力する第２バッファ３１と、第１データ線Ｇ１の電荷中和期間（ｔ０〜ｔ１）が第２データ線Ｒ１の電荷中和期間（ｔ０〜ｔ３）よりも短くなるように制御するとともに、第１データ線への階調信号の出力タイミングｔ２が第２データ線への階調信号の出力タイミングｔ４よりも早くなるように制御する制御部１１と、を備える。

データ線駆動回路１０は、図２を参照すると、第１データ線Ｇ１の電荷中和動作に対応する第１中和スイッチ５０ｇと、第２データ線Ｒ１の電荷中和動作に対応する第２中和スイッチ５０ｒと、を備え、第１中和スイッチ５０ｇのオン抵抗値を第２中和スイッチ５０ｒのオン抵抗値よりも小さくしてもよい。

第１中和スイッチ５０ｇを構成するトランジスタのゲート幅を、第２中和スイッチ５０ｒを構成するトランジスタのゲート幅よりも広くしてもよい。

第１データ線Ｇ１は緑色に対応するデータ線であるとともに、第２データ線Ｒ１は他の色（例えば、赤）に対応するデータ線であることが好ましい。

第２データ線Ｒ１の階調信号のスルーレートが第１データ線Ｇ１の階調信号のスルーレートよりも高いことが好ましい。

図２を参照して、第１バッファ３２と第１データ線Ｇ１との間に設けた第１出力スイッチ４０ｇと、第２バッファ３１と第２データ線Ｒ１との間に設けた第２出力スイッチ４０ｒと、を備え、第１出力スイッチ４０ｇのオン抵抗値が第２出力スイッチ４０ｒのオン抵抗値よりも大きいことが好ましい。

第１出力スイッチ４０ｇを構成するトランジスタのゲート幅が第２出力スイッチ４０ｒを構成するトランジスタのゲート幅よりも狭いことが好ましい。

第１中和スイッチ５０ｇを構成するトランジスタのゲート幅と第１出力スイッチ４０ｇを構成するトランジスタのゲート幅とを加算した幅が、第２中和スイッチ５０ｒを構成するトランジスタのゲート幅と第２出力スイッチ４０ｒを構成するトランジスタのゲート幅とを加算した幅に等しいことが好ましい。

第１データ線Ｇ１の電荷中和期間（ｔ０〜ｔ１）はゼロであってもよい。

このとき、第１データ線Ｇ１の電荷中和動作に対応する中和スイッチ５０ｇはなくてもよい。

データ線駆動回路１０において、第１又は第２出力スイッチのオン抵抗値は、ドライバＩＣの中央部では高く、ドライバＩＣの左右端部では低いことが好ましい。

また、表示装置において、上記のデータ線駆動回路１０を備えることが好ましい。

さらに、複数のデータ線を有する表示装置におけるデータ線駆動方法であって、図２及び図４を参照して、第１データ線Ｇ１の電荷中和期間（ｔ０〜ｔ１）が第２データ線Ｒ１の電荷中和期間（ｔ０〜ｔ３）よりも短くなるように制御する工程と、第１データ線Ｇ１への階調信号の出力タイミングｔ２が第２データ線Ｒ１への階調信号の出力タイミングｔ４よりも早くなるように制御する工程と、を含むことが好ましい。

また、上記データ線駆動方法において、第１データ線Ｇ１の電荷中和期間がゼロであってもよい。

本発明の実施例に係るデータ線駆動回路について、図面を参照して説明する。なお、図面における同一の構成要素は、原則として、同一又は類似の参照番号（符号）によって参照されるものとする。また、必要に応じて、同一の構成要素を備えた複数の要素は添字によって区別される。ただし、これらの要素を区別する必要がない場合には、添字を省略するものとする。

本発明のデータ線駆動回路が駆動するマトリクス型表示装置は、画素の行を選択するための走査線と、画素の階調に対応した階調信号が供給されるデータ線とを備える。画素は、スイッチング素子であるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と画素電極とを有し、それぞれ走査線とデータ線とが交差する位置に配置される。液晶パネルでは、画素電極に対向するコモン電極との間に液晶が満たされている。カラー液晶パネルはＲ（赤）、Ｇ（緑）、Ｂ（青）の３色の画素を備えている。

各画素は、コモン電極の電圧（Ｖｃｏｍ）を固定し、データ線に供給する階調信号の極性を１水平期間ごと及び１フレームごとに反転して、互いに隣り合う画素の極性が反転するようにドット反転駆動される。ここで、画像データに応じた階調信号をデータ線に供給する前に、プリチャージや電荷中和（チャージシェアー、電荷回収ともいう。）を行うことが知られている。本発明では、プリチャージと電荷中和とを異なる機能として区別する。

プリチャージは、ある水平期間の階調信号を供給する前に、予めデータ線に固定の電圧（プリチャージ電圧）を供給し、画素への書き込み電圧を高速化するために行われる。駆動部の低位電圧をＶＳＳ、高位電圧をＶＤＤ、Ｖｐｐ＝ＶＤＤ−ＶＳＳとした場合、プリチャージ電圧は、例えば、Ｖｐｐの３／４付近の電圧、Ｖｐｐの１／４付近の電圧等とする。しかし、目標の階調電圧よりも高い電圧にしないと高速化の効果がないため、電力が無駄に消費される。また、プリチャージ動作をすべてのデータ線で一斉に行うとプリチャージ電源線への電流が集中するためにＥＭＩが大きくなる。したがって、階調信号の出力タイミングをずらすのみならず、プリチャージのタイミングもずらす必要がある。

また、水平期間の初期における、画像データをラッチＡからラッチＢに転送する期間において、ロジック部での電流が大きくなる。また、画像データが変化するときにはレベルシフトも動作し、駆動部の電源線（ＶＳＳ、ＶＤＤ）への電流が集中する。したがって、プリチャージ動作とラッチ動作の開始時刻が同じである場合には、電源線への電流が集中し、ＥＭＩが大きくなる。そのため、ＥＭＩを低減するには、ラッチとプリチャージとの間で動作の開始時刻をずらさなければならない。

一方、電荷中和は、以前の水平期間において正極または負極に駆動されたデータ線を、その水平期間の階調信号を供給する前に中和スイッチをターンオンし、データ線同士を短絡して正の電荷と負の電荷を中和させることによって、消費電力を低減する。このとき、電荷は各中和スイッチを介してデータ線間を移動するので、空間的に電流を分散し、駆動部の電源線に電流が集中しないため、プリチャージと比較してＥＭＩを低減することができる。したがって、電荷中和では、ラッチと電荷中和との間で開始時刻を同時にすることができ、その後の駆動期間を長くすることができる。

画像データに応じた階調信号をデータ線に出力する場合には、バッファを介して電源線に電流が流れるので、階調信号を出力するときの出力タイミングをずらすことで、駆動部の電源線への電流を時間的に分散させる。本実施例においては、色ごとにデータ線の電荷中和期間が異なり、一部の色の電荷中和期間を従来に比べて短くすることで、その後の階調信号の駆動期間を長くする。ここで、同一色のデータ線で駆動期間が異なると表示むらを生じる可能性があるが、同じ駆動期間であれば表示むらは生じない。

図１は、本実施例のデータ線駆動回路１０のブロック図である。データ線駆動回路１０は、制御部１１、ロジック部１３、駆動部１５を備える。データ線駆動回路１０は、一例として、半導体チップ（ドライバＩＣ）に集積化され、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）やＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）に搭載される。液晶パネルのデータ線は、ＴＣＰやＣＯＦのリードと異方性導電膜（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を介して接続される。なお、ドライバＩＣ上に形成したバンプとＡＣＦを介して接続される（ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）と呼ばれる）こともある。半導体製造装置の制限によって、データ線駆動回路１０のすべてを１つのドライバＩＣに集積化することは困難であるため、１つの液晶パネルにおいて、複数個のドライバＩＣが使用される。例えば、フルＨＤ（１９２０×ＲＧＢ×１０８０画素）の場合、データ線の本数は５７６０本であり、７２０出力のドライバＩＣが８個使用される。

本発明では、Ｒｅｄ（赤）の画素に対応するデータ線をデータ線Ｒ、Ｇｒｅｅｎ（緑）の画素に対応するデータ線をデータ線Ｇ、Ｂｌｕｅ（青）の画素に対応するデータ線をデータ線Ｂとする。また、説明を簡単にするため、データ線はデータ線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２の６本として説明する。ここで、データ線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２と接続するドライバＩＣの出力端子をそれぞれ出力端子Ｓ１〜Ｓ６とする。

制御部１１は、ドライバＩＣ外部のタイミングコントローラ（ＴＣＯＮ）からクロック信号ＣＬＫ、スタートパルス信号ＳＴＨ、画像データＤｘ、水平同期信号Ｈｓｙｎｃ、極性信号ＰＯＬなどが供給される。そして、外部から供給される信号に基づいて、ロジック部１３、駆動部１５を制御する制御信号を生成し各部に出力する。タイミング差は、クロック信号ＣＬＫに同期したカウンタ回路や、遅延回路などによって実現される。

ドライバＩＣを複数個使用するときには、第１ドライバＩＣの出力端子Ｓｋと第２ドライバＩＣの出力端子Ｓ１が隣り合うため、制御部１１の配置によってはブロックむらを生じることがある。例えば、チップの右端部に制御部１１を配置し、左側に向かって制御信号を供給した場合には、制御信号の遅延によって、出力端子Ｓ１と出力端子Ｓｋでは出力タイミングがずれる。これを防止するため、制御部１１をチップの左右端部の２箇所に配置し、同数の出力スイッチ４０をチップ中心に向かって制御信号を供給するとブロックむらは生じない。

ロジック部１３は、データバッファ、シフトレジスタ、データラッチ等を備える（非図示）。通常、データラッチは、２段ラッチ構成で、データバッファから転送される画像データＤｘを、シフトレジスタから出力されるサンプリング信号に応じて順次にラッチするラッチＡと、ラッチＡからの画像信号を一斉にラッチするラッチＢの２段ラッチ構成である。また、ロジック部１３では、画像データがデータ線に対応するように画像データの入れ換えを行う。

ロジック部１３と駆動部１５では動作電圧が異なることから、ロジック部１３と駆動部１５の間にレベルシフトを設ける。また、制御部１１から出力される制御信号もレベルシフトを介して駆動部１５に供給される。

次に、駆動部１５の回路構成について図２を参照して説明する。本実施例の駆動部１５は、デジタル信号である画像データＤｘをアナログ信号の階調電圧に変換するＤ／Ａ変換部１７、極性切換部２０、バッファ部３０、出力スイッチ部４０、中和スイッチ部５０、及び、Ｄ／Ａ変換部１７に複数の正極階調電圧と複数の負極階調電圧を供給する階調電圧生成部（非図示）を備える。

Ｄ／Ａ変換部１７は、基準電圧に対して正極の階調電圧を出力する正極Ｄ／Ａ変換と、基準電圧に対して負極の階調電圧を出力する負極Ｄ／Ａ変換で構成する。Ｄ／Ａ変換部１７には画像データが入力され、画像データに応じた階調電圧を選択して極性切換部２０に出力する。

バッファ部３０は、Ｄ／Ａ変換部１７で画像データに応じて選択されたインピーダンスの高い階調電圧をインピーダンスの低い階調信号にインピーダンス変換する。ここでは、バッファ前は階調電圧、バッファ後は階調信号として区別する。バッファにはボルテージフォロアを使用することができる。ここで、データ線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２を駆動するバッファをそれぞれバッファ３１〜３６とする。

極性切換部２０は、Ｄ／Ａ変換部１７とバッファ部３０との間に設け、Ｄ／Ａ変換部１７から入力される正極階調電圧と負極階調電圧とを制御部１１から出力される極性信号ＰＯＬに応じて切り換えてバッファ部３０に出力する。極性信号ＰＯＬがＨレベルの場合には、スイッチ２１がターンオン、スイッチ２２がターンオフし、正極階調電圧をバッファ３１、３３、３５に出力し、負極階調電圧をバッファ３２、３４、３６に出力する。極性信号ＰＯＬがＬレベルの場合には、スイッチ２１がターンオフ、スイッチ２２がターンオンし、負極階調電圧をバッファ３１、３３、３５に出力し、正極階調電圧をバッファ３２、３４、３６に出力する。したがって、極性信号ＰＯＬがＨレベルの場合には、データ線Ｒ１、Ｂ１、Ｇ２に正極の階調信号が出力され、データ線Ｇ１、Ｒ２、Ｂ２に負極の階調信号が出力される。極性信号ＰＯＬがＬレベルの場合には、データ線Ｒ１、Ｂ１、Ｇ２に負極の階調信号が出力され、データ線Ｇ１、Ｒ２、Ｂ２に正極の階調信号が出力される。

出力スイッチ部４０は、バッファ部３０と各データ線との間に設ける。電荷中和のときに、出力スイッチ部４０をターンオフしてバッファ部３０を各データ線から切り離す。階調信号を出力するときには、出力スイッチ部４０をターンオンしてバッファ部３０と各データ線とを接続する。ここで、データ線Ｒ、Ｇ、Ｂに対応する出力スイッチをそれぞれ出力スイッチ４０ｒ、４０ｇ、４０ｂとする。そして、出力スイッチ４０ｒ、４０ｇ、４０ｂは、それぞれ制御部１１から出力される制御信号ＥＲ、ＥＧ、ＥＢによって制御される。

中和スイッチ部５０は、電荷中和のときに、各データ線同士を短絡して、各データ線に蓄積された正極の電荷と負極の電荷を中和させる。ここで、データ線Ｒ、Ｇ、Ｂに対応する中和スイッチを、それぞれ中和スイッチ５０ｒ、５０ｇ、５０ｂとする。そして、中和スイッチ５０ｒ、５０ｇ、５０ｂは、それぞれ制御部１１から出力される制御信号ＣＲ、ＣＧ、ＣＢによって制御される。

中和スイッチの接続には、低抵抗の配線材である中和線５４を使用する方法と使用しない方法がある。なお、中和線５４にはプリチャージ電源などの電源を接続しない。

図２では、中和線５４を使用する方法を示し、各中和スイッチ５０の一端をデータ線（出力端子）に接続し、他端を中和線５４に接続する。このときのメリットは、中和後のデータ線の電圧がほぼ基準電圧付近（コモン電圧付近）になり、画像データの影響を受けにくいことである。一方、このときのデメリットは、データ線間のオン抵抗が中和線を使用しない方法に比べて高くなる点である。例えば、赤のデータ線Ｒ１と緑のデータ線Ｇ１間の中和スイッチのオン抵抗は、中和スイッチ５０ｒと中和スイッチ５０ｇの２つのオン抵抗を加算した値となる。

次に、図３に中和線５４を使用しない方法を示す。色ごとのデータ線間に中和スイッチ５０を設ける。赤のデータ線同士であるデータ線Ｒ１とデータ線Ｒ２との間に中和スイッチ５０ｒを設ける。同様に緑のデータ線同士であるデータ線Ｇ１とデータ線Ｇ２との間に中和スイッチ５０ｇを設け、青のデータ線同士であるデータ線Ｂ１とデータ線Ｂ２との間に中和スイッチ５０ｂを設ける。中和線５４を使用しない方法では、中和線５４を使用する方法に比べて隣り合うデータ線間のオン抵抗が低い。しかし、離れたデータ線間でのオン抵抗が高いので画像データの影響を受けやすく、中和後の電圧が不定となり、画素への書き込み電圧に影響することがある。なお、中和線５４を使用しない方法は、後述の第２及び第３の実施の形態においても適用することができる。

いずれの方法も、プリチャージ電圧の供給がないことから、中和後のデータ線の電圧は不定となり、画像データに応じて変動する。しかし、前述したように、電荷中和では、データ線に蓄積された電荷は中和スイッチを介して移動するだけであるため、駆動部の電源線に電流が集中せず、ＥＭＩを低減することができる。

出力スイッチ部４０及び中和スイッチ部５０の各スイッチは、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを抱き合わせたＣＭＯＳ型トランスファゲートによって構成することができる。図示しないが、トランスファゲートのｎ型トランジスタを制御するのが制御信号とすれば、各ｐ型トランジスタの直前にインバータを設けることもできるが、インバータの数が多くなるため、制御信号を反転した反転制御信号を制御部１１で生成し共通に各ｐ型トランジスタを制御する。したがって、実際には中和スイッチ部５０を制御する信号は制御信号３本と反転制御信号３本を合わせて６本である。同様に、出力スイッチ部４０を制御する信号は反転制御信号も含め６本である。ここでは、図が煩雑となるのを避けるため、制御信号のみ図示し、反転制御信号は図示しない。

本発明においては、出力スイッチ部４０及び中和スイッチ部５０を含めたスイッチは、制御信号がＨレベルの場合にターンオンするものとし、制御信号がＬレベルの場合にターンオフするものとする。

次に図４に示すタイミングチャートを用いて駆動部の動作について詳細に説明する。水平期間の最初の時刻ｔ０に、制御信号ＣＧ、ＣＲ、ＣＢがＨレベルになり、すべての中和スイッチ５０はターンオンする。電荷中和動作では、電源線への電流が流れないため、電荷中和の開始はＲＧＢのすべてについて同時に行う。このとき、ロジック部では、ラッチＡにラッチされていた画像データをラッチＢに転送する。横ストラインプパターン、チェッカパターンなど画像データが変化するときには、レベルシフトが反転して電流が大きくなる。しかし、このラッチ期間も色ごとに時間をずらして行うことによって、ＥＭＩを低減することができる。時刻ｔ１では、制御信号ＣＧがＬレベルになり、中和スイッチ５０ｇがターンオフする。時刻ｔ２では、制御信号ＥＧがＨレベルになり、出力スイッチ４０ｇがターンオンし、画像データに応じた階調信号が緑のデータ線Ｇに供給される。時刻ｔ３では、制御信号ＣＲがＬレベルになり、中和スイッチ５０ｒがターンオフする。時刻ｔ４では、制御信号ＥＲがＨレベルになり、出力スイッチ４０ｒがターンオンし、画像データに応じた階調信号が赤のデータ線Ｒに供給される。時刻ｔ５では、制御信号ＣＢがＬレベルになり、中和スイッチ５０ｂがターンオフする。時刻ｔ６では、制御信号ＥＢがＨレベルになり、出力スイッチ４０ｂがターンオンし、画像データに応じた階調信号が青のデータ線Ｂに供給される。時刻ｔ７の直前に走査線が非活性化され、画素のＴＦＴがターンオフし、各画素に階調信号が保持される。時刻ｔ７で、制御信号ＥＲ、ＥＧ、ＥＢがＬレベルになり、出力スイッチ４０ｒ、４０ｇ、４０ｂがターンオフする。

以上、動作タイミングについて説明したが、色ごとにデータ線の電荷中和期間が異なるように制御する。緑のデータ線Ｇの電荷中和期間Ｔｃｓｇ（時刻ｔ０から時刻ｔ１までの期間）と、赤のデータ線Ｒの電荷中和期間Ｔｃｓｒ（時刻ｔ０から時刻ｔ３までの期間）と、青のデータ線Ｂの電荷中和期間Ｔｃｓｂ（時刻ｔ０から時刻ｔ５までの期間）との関係は、Ｔｃｓｇ＜Ｔｃｓｒ＜Ｔｃｓｂとする。また、緑のデータ線Ｇの電荷中和期間Ｔｃｓｇは、従来の一斉に電荷中和する期間よりも短くする。したがって、緑のデータ線Ｇに対応する中和スイッチ５０ｇを構成するトランジスタのゲート幅Ｗｃｓｇを、データ線Ｒ，Ｂに対応する中和スイッチ５０ｒ、５０ｂに比べて大きくしてオン抵抗値を下げ、電荷中和期間（時刻ｔ０から時刻ｔ１までの期間）を短くすることが好ましい。

また、緑のデータ線Ｇの駆動期間Ｔｄｖｇ（時刻ｔ２から時刻ｔ７までの期間）と、赤のデータ線Ｒの駆動期間Ｔｄｖｒ（時刻ｔ４から時刻ｔ７までの期間）と、青のデータ線Ｂの駆動期間Ｔｄｖｂ（時刻ｔ６から時刻ｔ７までの期間）との関係は、Ｔｄｖｇ＞Ｔｄｖｒ＞Ｔｄｖｂとし、緑のデータ線Ｇの駆動期間Ｔｄｖｇを他の色の駆動期間よりも長くする。従来と比較して、データ線の駆動期間Ｔｄｒｇ、Ｔｄｖｒ、Ｔｄｖｂはいずれも、電荷中和期間Ｔｃｓｇが短くなった分に応じて長くなる。

また、出力スイッチ４０を構成するトランジスタのゲート幅Ｗｏを色ごとに異なるようにしてもよい。最後に駆動するデータ線の駆動期間が短くなることから、出力スイッチのオン抵抗を低くしてスルーレートを高くする。したがって、画素への書き込み率が向上する。

中和スイッチ５０ｒ、５０ｇ、５０ｂのゲート幅Ｗｃｓを、それぞれＷｃｓｒ、Ｗｃｓｇ、Ｗｃｓｂとすると、好ましくは、Ｗｃｓｇ＞Ｗｃｓｒ＞Ｗｃｓｂ、又はＷｃｓｇ＞Ｗｃｓｂ＞Ｗｃｓｒであるが、Ｗｃｓｇ＝Ｗｃｓｒ＝Ｗｃｓｂとしてもよい。緑のデータ線Ｇに対応する中和スイッチ５０ｇのオン抵抗値を他の色のデータ線Ｒ、Ｂに対応する中和スイッチ５０ｒ、５０ｂよりも小さくする。反対に、出力スイッチ４０ｒ、４０ｇ、４０ｂのゲート幅Ｗｏを、それぞれＷｏｒ、Ｗｏｇ、Ｗｏｂとすると、好ましくは、Ｗｏｇ＜Ｗｏｒ＜Ｗｏｂ、又はＷｏｇ＜Ｗｏｂ＜Ｗｏｒとすべきであるものの、Ｗｏｇ＝Ｗｏｒ＝Ｗｏｂとしてもよい。さらに、Ｗｃｓｇ＋Ｗｏｇ＝Ｗｃｓｒ＋Ｗｏｒ＝Ｗｃｓｂ＋Ｗｏｂとすることが好ましい。図５は、出力スイッチ４０と中和スイッチ５０のレイアウト面積を示す図である。ゲート長Ｌは、最小のゲート長を使用するので、ゲート幅Ｗとレイアウト面積とは比例する。

トランジスタのゲート幅Ｗが広いときには、ゲート容量が大きくなるので、スイッチを制御する制御信号を出力するバッファの駆動能力を高くする。反対に、トランジスタのゲート幅Ｗが狭いときには、ゲート容量が小さくなるので、スイッチを制御する制御信号を出力するバッファの駆動能力を低くする。

図６は、Ｗｃｓｇ＞Ｗｃｓｒ＞Ｗｃｓｂ、Ｗｏｇ＜Ｗｏｒ＜Ｗｏｂのときの各データ線の信号波形を示す。第１水平期間に、すべてのデータ線の階調は、振幅が最大になる負極の階調電圧Ｖｎ２５５から正極の階調電圧Ｖｐ２５５に移行するときの信号波形について説明する。時刻ｔ０で、電荷中和動作が開始され、中和スイッチのオン抵抗の違いにより、波形差が生じ、緑のデータ線Ｇ２の電荷中和のスルーレートが他の色のデータ線Ｒ１、Ｂ１のスルーレートより高くなる。逆に、階調信号のスルーレートは、青のデータ線Ｂ１が他の色のデータ線Ｇ２、Ｒ１より大きくなる。したがって、最後に駆動する青のデータ線Ｂの駆動期間が短くても、スルーレートが高いので画素への書き込み率を高めることができる。階調信号の出力タイミングと、出力スイッチのオン抵抗値によっては、青のデータ線Ｂの階調信号が、赤のデータ線Ｒの階調信号を追い越してもよい。

本実施例では、階調信号の出力タイミングをずらして電源線への電流を時間的に分散してＥＭＩを低減している。また、各色の中和スイッチを制御して、各色の電荷中和期間を互いに異なる長さとしている。特に、視感度の高い緑のデータ線Ｇの電荷中和期間を短くして、その後の緑のデータ線Ｇの駆動期間を長くしている。緑のデータ線Ｇの電荷中和期間が短くすることで、いずれの色の駆動期間も従来と比較して長くなる。したがって、画素への書き込み率が向上しコントラストが向上する。

第２の実施例では、第１の実施例よりもさらに書き込み率を向上させるために、緑のデータ線Ｇの電荷中和期間を省略している。図７に駆動部１５の詳細図を示す。図２との違いは、緑のデータ線Ｇに対する中和スイッチ５０ｇ及び出力スイッチ４０ｇを省略している点である。したがって、本実施例においては、ドライバＩＣを小型化することができる。

中和スイッチ、出力スイッチを構成するトランジスタのゲート幅は、第１の実施の形態と同様に、好ましくは、Ｗｃｓｒ＞Ｗｃｓｂ、又はＷｃｓｒ＜Ｗｃｓｂ、Ｗｏｒ＜Ｗｏｂ、又はＷｏｒ＞Ｗｏｂであるが、Ｗｃｓｒ＝Ｗｃｓｂ、Ｗｏｒ＝Ｗｏｂとしてもよい。

図８を参照すると、緑の出力スイッチ４０ｇを省略した分に相当する面積を青の出力スイッチ４０ｂに割り当て、緑の中和スイッチ５０ｇを省略した分に相当する面積を赤の中和スイッチ４０ｒに割り当てている。すなわち、Ｗｃｓｒ＝２×Ｗｃｓｂ、２×Ｗｏｒ＝Ｗｏｂである。

図９に、各データ線の信号波形を示す。緑のデータ線Ｇ２は、電荷中和期間がないため、時刻ｔ０から階調信号が出力される。また、中和スイッチ５０ｒ、５０ｂがターンオンする。時刻ｔ１で、中和スイッチ５０ｒはターンオフする。時刻ｔ２で、出力スイッチ４０ｒがターンオンし赤のデータ線Ｒに階調信号を出力する。時刻ｔ３で中和スイッチ５０ｂはターンオフする。時刻ｔ４で、出力スイッチ４０ｂがターンオンし青のデータ線Ｂに階調信号を出力する。本実施例では、赤のデータ線Ｒのタイミングは、第１の実施例の緑のデータ線Ｇのタイミングとほぼ同じである。また、青のデータ線Ｂのタイミングは、第１の実施例の赤のデータ線Ｒのタイミングとほぼ同じである。したがって、第１の実施例の電荷中和期間に比較して電荷中和期間が短くなり、各色の駆動期間が長くなるため、画素への書き込み率が向上する。

緑のデータ線Ｇに対応する電荷中和動作がなく、出力スイッチがないため、緑のデータ線Ｇに対応するバッファ３２、３５を介した電源線へのピーク電流が大きくならないように、バッファ３２、３５の出力インピーダンスを他の色のデータ線Ｒ、Ｂに対応するバッファの出力インピーダンスと比較して高くしなければならない。なお、出力スイッチ４０ｇを削除しないで、中和スイッチ５０ｇのみを削除してもよい。

第２の実施例の第１の実施例と比較した場合のデメリットとして、総データ線数の１／３の電荷中和率が０になるため、その分の消費電力が大きくなることが挙げられる。しかし、プリチャージに比べれば、消費電力は小さい。

図１０を参照して、第１の実施例と異なる点について説明する。本実施例に係るデータ線駆動回路は、駆動部１５のＤ／Ａ変換部１７、バッファ部３０を小型化、低消費電力化するために、低位電圧ＧＮＤと高位電圧ＶＤＤとの電源電圧範囲で動作する正極駆動部と、低位電圧ＶＳＳと高位電圧ＧＮＤとの電源電圧範囲で動作する負極駆動部とを備える。正極駆動部は、Ｄ／Ａ変換Ｄ／Ａ＿Ｐとバッファ３０ｐで、負極駆動部は、Ｄ／Ａ変換Ｄ／Ａ＿Ｎとバッファ３０ｎとして図示する。電圧の設定例としては、ＧＮＤ＝０Ｖ、ＶＤＤ＝９Ｖ、ＶＳＳ＝−９Ｖである。正極及び負極駆動部の各駆動部は、液晶駆動電圧（ＶＤＤ−ＶＳＳ）の半分の電圧で動作する。他の設定例としては、正極駆動部の低位電圧ＧＮＤを０Ｖ、正極駆動部の高位電圧ＶＤＤを９Ｖ、負極駆動部の低位電圧ＶＳＳを−６Ｖ、負極駆動部の高位電圧を２Ｖとしてもよく、正極駆動部の電圧振幅が９Ｖで、負極駆動部の電圧振幅が８Ｖのように正極駆動部と負極駆動部の電圧振幅が異なってもよい。また、正極駆動部の低位電圧と負極駆動部の高位電圧が異なっていてもよい。なお、正極及び負極駆動部をＮウェルなどによって分離して、異なる電源範囲において使用する技術は、同一発明者による特開２００６−１０６６５７号公報に記載されている。

バッファ部３０は、赤のデータ線Ｒ１、Ｒ２に正極の階調信号を出力するバッファ３０ｐｒ、赤のデータ線Ｒ１、Ｒ２に負極の階調信号を出力するバッファ３０ｎｒ、緑のデータ線Ｇ１、Ｇ２に正極の階調信号を出力するバッファ３０ｐｇ、緑のデータ線Ｇ１、Ｇ２に負極の階調信号を出力するバッファ３０ｎｇ、青のデータ線Ｂ１、Ｂ２に正極の階調信号を出力するバッファ３０ｐｂ、青のデータ線Ｂ１、Ｂ２に負極の階調信号を出力するバッファ３０ｎｂを備える。正極及び負極駆動部として、耐圧１０Ｖ程度の中電圧素子を使用する。

各データ線とバッファ部３０との間には、出力スイッチと極性切換機能を併せ持つ極性切換部６０を設ける。極性切換部６０は耐圧２０Ｖ程度の高電圧素子を使用する。バッファ３０ｐｒと赤のデータ線Ｒ１との間、及びバッファ３０ｎｒと赤のデータ線Ｒ２との間にスイッチ６１を設け、バッファ３０ｐｒと赤のデータ線Ｒ２との間、及びバッファ３０ｎｒと赤のデータ線Ｒ１との間にスイッチ６２を設け、バッファ３０ｎｇと緑のデータ線Ｇ１との間、及びバッファ３０ｐｇと緑のデータ線Ｇ２との間にスイッチ６３を設け、バッファ３０ｎｇと緑のデータ線Ｇ２との間、及びバッファ３０ｐｇと緑のデータ線Ｇ１との間にスイッチ６４を設け、バッファ３０ｐｂと青のデータ線Ｂ１との間、及びバッファ３０ｎｂと青のデータ線Ｂ２との間にスイッチ６５を設け、バッファ３０ｐｂと青のデータ線Ｂ２との間、及びバッファ３０ｎｂと青のデータ線Ｂ１との間にスイッチ６６を設ける。ここで、スイッチ６１、６２、６３、６４、６５、６６は、それぞれ制御信号Ｅ１Ｒ、Ｅ２Ｒ、Ｅ１Ｇ、Ｅ２Ｇ、Ｅ１Ｂ、Ｅ２Ｂによって制御される。各スイッチのトランジスタのゲート幅は、第１の実施例と同様に、各色につき互い異なる幅とすることが好ましい。

図１１にタイミングチャートを示す。第１水平期間（極性信号ＰＯＬがＨレベル）において、制御信号Ｅ１Ｒ、Ｅ１Ｇ、Ｅ１Ｂは、第１の実施例で説明した制御信号ＥＲ、ＥＧ、ＥＢと同じタイミングで制御され、制御信号Ｅ２Ｒ、Ｅ２Ｇ、Ｅ２Ｂは常にＬレベルである。第２水平期間（極性信号ＰＯＬがＬレベル）においては、制御信号Ｅ１Ｒ、Ｅ１Ｇ、Ｅ１Ｂは常にＬレベルであり、制御信号Ｅ２Ｒ、Ｅ２Ｇ、Ｅ２Ｂは第１の実施例の制御信号ＥＲ、ＥＧ、ＥＢと同じタイミングで制御される。

以上、第１から第３の実施例について説明したが、バッファからみた出力インピーダンスが変化し、バッファが発振する可能性があるので、バッファを構成するトランジスタのサイズの変更、またはバイアス電流や位相補償容量を調整して発振を防止する。また、ボルテージフォロアとして説明したバッファは、ゲインが１より大きい増幅器であってもよい。ゲインが１より大きいときには、Ｄ／Ａ変換部１７の小型化、低消費電力化だけでなく、ロジック部１３と駆動部１５との間のレベルシフトを削除できドライバＩＣをさらに小型化し、低消費電力化することができる。

また、バッファの出力段トランジスタに出力スイッチの機能を持たせてもよい。このことは、同一発明者による特開２００７−１５６２３５号公報に記載されており、色ごとにバッファの出力段トランジスタが制御される。

また、青のデータ線Ｂを最後に駆動したが、ＲとＢとの順番を入れ替えて、赤のデータ線Ｒを最後に駆動してもよい。

また、データ線駆動回路１０を、半導体チップ上に形成するものとして説明したが、一部又はすべての回路を画素が形成されるパネル基板上に形成してもよい。例えば、中和スイッチをパネル基板上に形成して、ドライバＩＣから出力される制御信号によって制御してもよい。データ線の両側に中和スイッチを設けると電荷中和期間をさらに短くすることができる。

また、色はＲＧＢの３原色として説明したが、ＲＧＢの他にＷ（白）を加えたＲＧＢＷであってもよい。このとき、Ｗはカラーフィルターがないため緑よりも視感度が高いので、Ｗ、Ｇ、Ｒ、Ｂ又はＷ、Ｇ、Ｂ、Ｒの順に駆動期間が長くなるように制御することが好ましい。本発明では、色ごとに駆動タイミングが異なるので、画素の配列が偶数個で構成されるときには、隣り合うデータ線の極性がそれぞれ異なるように駆動すると、同じ色の画素が同一の極性の階調信号で駆動され、コモン電極の電圧が大きく変動する。コモン電極の電圧変動を抑制するには、画素の配列を（Ｗ１、Ｒ１、Ｇ１、Ｂ１、Ｗ２、Ｒ２、Ｇ２、Ｂ２）の順番とすれば、各画素は、１フレーム目に（＋、−、＋、−、−、＋、−、＋）、２フレーム目に（−、＋、−、＋、＋、−、＋、−）、または１フレーム目に（−、−、＋、−、＋、＋、−、＋）、２フレーム目に（＋、＋、−、＋、−、−、＋、−）、または１フレーム目に（＋、＋、＋、＋、−、−、−、−）、２フレーム目に（−、−、−、−、＋、＋、＋、＋）となるように駆動する。このように、同じ色で隣り合う画素（Ｗ１とＷ２、Ｒ１とＲ２、Ｇ１とＧ２、Ｂ１とＢ２）の極性がそれぞれ異なるように駆動する。画素の配列が、（Ｒ、Ｗ、Ｇ、Ｂ）、（Ｒ、Ｇ、Ｗ、Ｂ）、（Ｒ、Ｇ、Ｂ、Ｗ）などであっても、同じ色で隣り合う画素の極性が異なるように駆動する。

また、ＣＯＧ実装する場合には、ドライバＩＣの出力端子Ｓのパッド間隔（バンプ間隔）は、パネル上のデータ線間隔より狭い。したがって、出力端子Ｓとデータ線とを接続するために、パネル上で引き回し配線が必要となる。例えば、７２０出力のドライバＩＣにおいては、パネル上の引き回し配線の長さは、ドライバＩＣ中央部のＳ３６０付近では短くなるものの、ドライバＩＣ左右端部のＳ１、Ｓ７２０付近では長くなる。したがって、中央部に比べて左右端部の出力端子の寄生抵抗が高くなる。同一色で波形差が生じる場合には、色むらを生じるため、図１２に示すように、ドライバＩＣ内部の出力インピーダンスは、中央部ではオン抵抗が高く、左右端部ではオン抵抗が低くすることが好ましい。オン抵抗値を変えるためには、出力スイッチ４０のゲート幅Ｗｏのサイズも変化させる。すなわち、出力スイッチ４０ｒ、４０ｇ、４０ｂの各ゲート幅Ｗｏのサイズを色ごとに変化させるのみならず、同一の色であっても、ドライバＩＣ中央部では小さく、左右端部では大きくする。オン抵抗値を変える他の方法として、出力スイッチを制御する制御信号の電圧に傾斜を持たせてもよく、ゲート長Ｌを変化させてもよい。

また、前述のように、出力スイッチ４０を制御する制御信号をドライバＩＣの左右端部から中央に向かって供給することによって、図１３（ａ）に示すようにドライバＩＣ中央部における遅延時間を大きくし、同一の色であっても左右端部に比べて中央部の出力タイミングを遅くすることができる。これによって、引き回し配線の抵抗値の違いによる色むらを低減することができる。図１３（ｂ）に示すように、出力タイミングを色ごとに大きく変化させて、同一色において左右端部に比べて中央部の出力タイミングを若干遅くすることによって、ＥＭＩを低減するのみならず、引き回し配線の抵抗値の違いによる色むらを抑制することもできる。図１３（ｂ）のタイミングを詳細に説明する。時刻ｔ２には、緑のデータ線Ｇに対応する出力端子Ｓ５、Ｓ７１９から正極の階調信号が出力され、その後、他の出力端子（Ｓ１１、Ｓ７１３など）から順番に出力され、時刻ｔ２から若干の時間をおいて出力端子Ｓ３５９、Ｓ３６５から正極の階調信号が出力される。時刻ｔ４には、赤のデータ線Ｒに対応する出力端子Ｓ１、Ｓ７１５から正極の階調信号が出力され、その後、他の出力端子（Ｓ７、Ｓ７０９など）から順番に出力され、時刻ｔ４から若干の時間をおいて出力端子Ｓ３５５、Ｓ３６１から正極の階調信号が出力される。青のデータ線Ｂに対応する出力端子からは時刻ｔ６から同様に出力される（非図示）。また、負極の階調信号を出力する出力端子でもほぼ同時刻に出力される。ドット反転駆動であるため、次の走査期間には極性が反転され、前述と同様のタイミングで出力される。

さらに、オン抵抗値を変える方法と制御信号の遅延時間で変える方法の両方を組み合わせてもよい。以上の記載は実施例に基づいて行ったが、本発明は、上記実施例に限定されるものではない。

本発明の表示装置のデータ線駆動回路のブロック図である。 第１の実施例における駆動部の詳細図である。 第１乃至第３の実施例における中和スイッチ部の別の回路図である。 第１の実施例におけるタイミングチャートである。 第１の実施例における駆動部の面積の割合を示す図である。 第１の実施例におけるデータ線の信号波形を示す図である。 第２の実施例における駆動部の詳細図である。 第２の実施例における駆動部の面積の割合を示す図である。 第２の実施例におけるデータ線の信号波形を示す図である。 第３の実施例における駆動部の詳細図である。 第３の実施例におけるタイミングチャートである。 第３の実施例におけるドライバＩＣ内部の出力スイッチの特性を示す図である。 第３の実施例におけるデータ線の信号波形を示す図である。

符号の説明

１０ データ線駆動回路（ドライバＩＣ）
１１ 制御部
１３ ロジック部
１５ 駆動部
１７ Ｄ／Ａ変換部
２０ 極性切換部、
２１、２２ 極性切換スイッチ
３０ バッファ部
３１〜３６、３０ｐｒ、３０ｐｇ、３０ｐｂ、３０ｎｒ、３０ｎｇ、３０ｎｂ
バッファ
４０ 出力スイッチ部
４０ｒ、４０ｇ、４０ｂ 出力スイッチ
５０ 中和スイッチ部
５０ｒ、５０ｇ、５０ｂ 中和スイッチ
５４ 中和線
６０ 極性切換部
６１〜６６ 極性切換スイッチ
Ｓ１〜Ｓ７２０ 出力端子

Claims (14)

1. 複数のデータ線を有する表示装置に設けたデータ線駆動回路であって、
   第１データ線に画像データに応じた階調信号を出力する第１バッファと、
   第２データ線に画像データに応じた階調信号を出力する第２バッファと、
   前記第１データ線の電荷中和期間が前記第２データ線の電荷中和期間よりも短くなるように制御するとともに、前記第１データ線への階調信号の出力タイミングが前記第２データ線への階調信号の出力タイミングよりも早くなるように制御する制御部と、を備えることを特徴とするデータ線駆動回路。
2. 前記第１データ線の電荷中和動作に対応する第１中和スイッチと、
   前記第２データ線の電荷中和動作に対応する第２中和スイッチと、を備え、
   前記第１中和スイッチのオン抵抗値が前記第２中和スイッチのオン抵抗値よりも小さいことを特徴とする、請求項１に記載のデータ線駆動回路。
3. 前記第１中和スイッチを構成するトランジスタのゲート幅が前記第２中和スイッチを構成するトランジスタのゲート幅よりも広いことを特徴とする、請求項２に記載のデータ線駆動回路。
4. 前記第１データ線は緑色に対応するデータ線であるとともに、
   前記第２データ線は他の色に対応するデータ線であることを特徴とする、請求項１に記載のデータ線駆動回路。
5. 前記第２データ線の階調信号のスルーレートが前記第１データ線の階調信号のスルーレートよりも高いことを特徴とする、請求項１に記載のデータ線駆動回路。
6. 前記第１バッファと前記第１データ線との間に設けた第１出力スイッチと、
   前記第２バッファと前記第２データ線との間に設けた第２出力スイッチと、を備え、
   前記第１出力スイッチのオン抵抗値が前記第２出力スイッチのオン抵抗値よりも大きいことを特徴とする、請求項１に記載のデータ線駆動回路。
7. 前記第１出力スイッチを構成するトランジスタのゲート幅が前記第２出力スイッチを構成するトランジスタのゲート幅よりも狭いことを特徴とする、請求項６に記載のデータ線駆動回路。
8. 前記第１中和スイッチを構成するトランジスタのゲート幅と前記第１出力スイッチを構成するトランジスタのゲート幅とを加算した幅が、前記第２中和スイッチを構成するトランジスタのゲート幅と前記第２出力スイッチを構成するトランジスタのゲート幅とを加算した幅に等しいことを特徴とする、請求項３又は７に記載のデータ線駆動回路。
9. 前記第１データ線の電荷中和期間がゼロであることを特徴とする、請求項１に記載のデータ線駆動回路。
10. 前記第１データ線の電荷中和動作に対応する中和スイッチがないことを特徴とする、請求項９に記載のデータ線駆動回路。
11. 前記第１又は第２出力スイッチのオン抵抗値は、ドライバＩＣの中央部では高く、ドライバＩＣの左右端部では低いことを特徴とする、請求項６に記載のデータ線駆動回路。
12. 請求項１ないし１１のいずれか一に記載のデータ線駆動回路を備えることを特徴とする表示装置。
13. 複数のデータ線を有する表示装置におけるデータ線駆動方法であって、
    第１データ線の電荷中和期間が第２データ線の電荷中和期間よりも短くなるように制御する工程と、
    前記第１データ線への階調信号の出力タイミングが前記第２データ線への階調信号の出力タイミングよりも早くなるように制御する工程と、を含むことを特徴とするデータ線駆動方法。
14. 前記第１データ線の電荷中和期間がゼロであることを特徴とする、請求項１３に記載のデータ線駆動方法。

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