JP4847702B2 - 表示装置の駆動回路 - Google Patents

Description

本発明は、表示装置の駆動回路及び表示装置に関し、特に、ドット反転駆動の液晶表示装置に好適な駆動回路及び表示装置に関する。

液晶表示装置は、低消費電力、軽量、薄型で携帯電話機など様々な電子機器の表示装置に採用されている。液晶表示装置には、単純マトリクス型と画素回路にＴＦＴ（Thin Film Transistor）などのアクティブ素子を用いたアクティブマトリクス型(AMLCD; Active Matrix Liquid Crystal Display)などがある。

図１に公知の液晶表示装置のブロック図を示す。液晶表示装置は、走査線駆動回路２、液晶パネル３、制御回路７、データ線駆動回路５１、電源回路５８、コモン電圧生成回路５９を有している。制御回路７には、映像信号、垂直同期信号Vsync、水平同期信号Hsync、ドットクロック信号dCLKの各信号が入力される。電源回路５８は、ＶＣＤ、システムＧＮＤの電源電圧が供給される。各ＴＦＴのゲート電極は、行方向に沿った走査線５に接続され、ドレイン電極は、列方向に沿ったデータ線４に接続され、各データ線４には、制御回路７によって制御されるデータ線駆動回路５１からの表示信号が入力される。この液晶表示装置は、制御回路７からの制御信号に応じて、走査線駆動回路２が走査線５を順番に走査することによって、１つの映像をディスプレイに表示する（線順次方式）。この１映像を表示する操作は、フレーム（フィールド）と呼ばれている。

公知の液晶表示装置において、データ線４からＴＦＴを介して画素に印加される電圧（以下、画素電圧と参照される）の極性は、所定の期間毎に反転する。つまり、画素は交流的に駆動される。ここで、極性とは、液晶の共通電極の電圧（ｃｏｍ電圧）を基準とした場合の画素電圧の正負を示す。このような駆動方法は、液晶材料が劣化するのを抑制するために適用されている。例えば、図２に示すように、隣り合う画素ごとに極性が異なるように隣り合うデータ線及び走査線ごとに画素電圧の極性を反転するドット反転駆動方式や、図３に示すように、隣り合うデータ線ごとに反転し、２本走査線ごとに極性を反転する２ラインドット反転駆動方式などが知られ、これらの駆動方式により、フリッカなどが低減され画質が向上する。

ドット反転駆動方式を実現するデータ線駆動回路５１として、特許文献１によれば、図４に示す構成が開示されている。データ線駆動回路５１は、シフトレジスタ回路６１、データレジスタ回路６２、データラッチ回路６３、切換回路Ａ６４、レベルシフト回路Ｐ６５、レベルシフト回路Ｎ６６、ＤＡ変換回路Ｐ６７、ＤＡ変換回路Ｎ６８、切換回路Ｂ６９、信号処理回路７０、７１正の階調電圧生成回路、７２負の階調電圧生成回路、を有している。信号処理回路７０には、ラッチ信号ＳＴＢ、極性信号ＰＯＬが入力されている。また、シフトレジスタ回路６１には、水平スタート信号ＳＴＨ、クロック信号ＣＬＫが入力されている。切換回路Ａ６４は、映像信号を正極駆動回路又は負極駆動回路のいずれかに入力するように選択する。また、切換回路Ｂ６９は、正極駆動回路と負極駆動回路からの出力を映像信号に対応するようにして切り換える。

正極駆動回路は、映像信号をｃｏｍ電圧よりも正側にレベルシフトするレベルシフト回路Ｐ６５と正極ＤＡ変換回路６７を含み、負極駆動回路は、映像信号をｃｏｍ電圧よりも負側にレベルシフトするレベルシフト回路Ｎ６６と負極ＤＡ変換回路６８を含み、各電圧設定例としてｃｏｍ電圧は５Ｖ、正極側電圧は５Ｖから１０Ｖ、負極側電圧は０Ｖから５Ｖであることが開示されている。この場合において、電源回路５８でｃｏｍ電圧、データ線駆動回路の電圧、走査線駆動の電圧などを生成している。

図５は、ＳＴＢ信号、ＰＯＬ信号、隣接するデータ線４の出力の関係を示すタイミングチャートである。図５に示すように、隣接するデータ線の極性は反転しており、また、フレーム毎にデータ線の出力は反転する。図６は切換回路Ａ６４及び切換回路Ｂ６９の詳細図で、図５に示された各タイミングにおいてのスイッチ状態を示している。図５及び６から理解されるように、切換回路Ａ及び切換回路Ｂ６９は、ライン及びフレームごとに出力が反転するようにスイッチング動作し、ドット反転駆動を実現している。
特開平１０−６２７４４号公報

しかしながら、この従来の駆動回路にはいくつかの問題点がある。第１の問題点は、回路規模が増大することである。各データ線に対応する駆動回路にはレベルシフト回路を設けており、レベルシフト回路は入力される電圧とレベルシフトする電圧の差が大きいと回路規模が増大する。また、レベルシフト回路は、電源電圧が高いと回路を構成する素子の耐圧を高くする必要があり、ゲート酸化膜Ｔｏｘを厚く、ゲート長Ｌ及びゲート幅Ｗを長く、また素子間の距離を長くするなどしているため、回路面積が大きくなる。

そして、従来の駆動回路（図４）においては、１走査線分の映像信号をデータラッチ回路６３において並列にラッチした後、隣り合う２信号ごとに正もしくは負にレベルシフトするため、各駆動回路のレベルシフト回路の数は、映像信号がｎビットでデータ線数がｍ個であれば、ｎ×ｍ個のレベルシフト回路が必要となる。

さらに従来の駆動回路においては、１走査線分のデジタル映像信号をデータラッチ回路６３において並列にラッチした後、隣り合う２信号ごとの極性を正負のレベルシフト回路６５、６６へ切り換えるため、デジタル映像信号を切り換える切換回路６４もｎ×ｍ個必要となる。

第２の問題点は、消費電力が大きいことである。ｃｏｍ電圧を５Ｖとすると、電源回路では、正極側電圧の高位電圧１０Ｖ程度の電圧を生成するため、電源回路の効率が低下し消費電力が大きくなってしまう。電源回路は、複数の容量とスイッチで構成したチャージポンプ方式などが採用され、２．５Ｖから１０Ｖの電圧を生成すると、電源の効率は６０％から７０％程度である。これは、スイッチなどには寄生容量があり、その寄生容量で電力を消費するために効率が低下する。例として、２．５Ｖから５Ｖの昇圧では８０％の効率、５Ｖから１０Ｖの昇圧でも同様に８０％であっても、２．５Ｖから１０Ｖだと８０％×８０％＝６４％の効率になってしまう。このように駆動する電源電圧が高いと昇圧する回数が増え電源回路の効率が低下し消費電力が大きくなってしまう。

本発明は、上記事情を背景としてなされたものであって、表示装置もしくは表示装置の駆動回路の回路規模を低減し、更に表示装置の消費電力を低減することを目的とする。

本発明にかかる表示装置の駆動回路は、基準電圧に対して極性の異なる複数の正極のアナログ映像信号と複数の負極のアナログ映像信号を表示装置の複数のデータ線に出力する、表示装置の駆動回路であって、第１電圧と前記第１電圧より低い第２電圧が供給され、前記第１電圧が供給された第１ウェルを含む基板上の第１の連続領域に形成され、前記複数の正極のアナログ映像信号を複数のデータ線のそれぞれに切換回路を介して出力する複数の正極駆動回路と、前記第１電圧より低い第３電圧と前記第３電圧より低い第４電圧が供給され、前記第３電圧が供給された第２ウェルを含む前記基板上の第２の連続領域に形成され、前記複数の負極のアナログ映像信号を前記複数のデータ線のそれぞれに前記切換回路を介して出力する複数の負極駆動回路と、を備え、前記切換回路は、前記第１電圧と前記第４電圧が供給され、前記第１及び前記第２の連続領域と異なる第３の連続領域に形成され、前記正極又は前記負極のアナログ映像信号のいずれか一方のアナログ映像信号を前記複数のデータ線のそれぞれに出力するものである。これによって、回路規模を低減することができる。さらに、前記基準電圧はシステムグランド電圧であることが好ましい。

前記正極駆動回路は、シリアルに入力されたデジタル映像信号の電圧レベルを変換し前記基準電圧に対して正極のデジタル映像信号を出力する正極レベルシフト回路と、前記正極のデジタル映像信号をパラレルに展開して出力する正極ラッチ回路と、前記正極ラッチ回路から出力されたデジタル映像信号をＤＡ変換して正極のアナログ映像信号を生成する正極ＤＡ変換回路とを備え、前記負極駆動回路は、シリアルに入力されたデジタル映像信号の電圧レベルを変換し前記基準電圧に対して負極のデジタル映像信号を出力する負極レベルシフト回路と、前記負極のデジタル映像信号をパラレルに展開して出力する負極ラッチ回路と、前記負極ラッチ回路から出力されたデジタル映像信号をＤＡ変換して負極のアナログ映像信号を生成する負極ＤＡ変換回路とを備えることが好ましい。

前記正極レベルシフト回路及び前記負極レベルシフト回路の一方は、入力された画像信号を第１の電圧レベルに変換する第１段目の電圧変換回路と、前記第１段目の電圧変換回路の出力を第２の電圧レベルに変換する第２段目の電圧変換回路と、を備え、前記正極レベルシフト回路及び前記負極レベルシフト回路の他方は、前記一方のレベルシフト回路よりも少ない段数の電圧変換回路と、遅延回路とを備えることが好ましい。これによって、入力されるデジタル映像信号の電圧に応じてレベルシフト回路を構成すると共に、回路構成の相違による出力信号のタイミング差を防止することができる。

また、前記第２の電圧と前記第３の電圧は前記基準電圧と等しい電圧であってもよい。

前記正極駆動回路と前記切換回路との間に設けられ、前記データ線に供給するアナログ映像信号の極性が正極から負極に変化する前に、前記データ線を正極プリチャージ電圧にプリチャージ可能な正極プリチャージスイッチと、前記負極駆動回路と前記切換回路との間に設けられ、前記データ線に供給するアナログ映像信号の極性が負極から正極に変化する前に、前記データ線を負極プリチャージ電圧にプリチャージ可能な負極プリチャージスイッチと、を備えることが好ましい。この場合においては、前記基準電圧はシステムグランド電圧であることが好ましい。

更に、前記正極プリチャージ電圧及び前記負極プリチャージ電圧は共にシステムグランド電圧であることが好ましい。プリチャージ電源を別個に設ける必要がなくなる。

前記正極プリチャージスイッチは、前記第１電圧と前記第２電圧の電圧範囲で動作し、前記第１の連続領域に形成され、前記負極プリチャージスイッチは、前記第３電圧と前記第４電圧の電圧範囲で動作し、前記第２の連続領域に形成されることが好ましい。

また、前記正極駆動回路及び負極駆動回路は、それぞれボルテージフォロワ回路を備え、第１の駆動期間にデジタル映像信号に基づいて選択した信号を前記ボルテージフォロワ回路を介して出力し、第２の駆動期間においてデジタル映像信号に基づいて選択した信号を前記ボルテージフォロワ回路を介さずに出力することが好ましい。
さらに、前記正極駆動回路及び負極駆動回路は、それぞれ、差動入力を切り換えるボルテージフォロワ回路を備えることができる。
さらにまた、前記第１の連続領域、前記第２の連続領域及び前記第３の連続領域に、それぞれＭＯＳトランジスタが形成され、前記第１及び前記第２の連続領域の前記ＭＯＳトランジスタのゲート酸化膜の厚さは、前記第３の連続領域のＭＯＳトランジスタのゲート酸化膜の厚さはそれよりも薄いことが好ましい。
また、前記第１の連続領域、前記第２の連続領域及び前記第３の連続領域に、それぞれＭＯＳトランジスタが形成され、前記第１及び前記第２の連続領域の前記ＭＯＳトランジスタのゲート長の長さは前記第３の連続領域のＭＯＳトランジスタのゲート長よりも短いことが好ましい。

本発明により、表示装置の駆動回路の回路規模の低減及び消費電力の低減を図ることができる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。

実施の形態１．
図７に本形態の液晶表示装置のブロック図を示す。液晶パネル３上には、複数のデータ線４と、データ線と直交するように配置する複数の走査線５とが形成され、その各交点にスイッチング素子としてのＴＦＴ（Thin Film Transistor）と液晶などを含む画素６が形成されている。画素には、液晶に電界を印加する表示電極と共通電極が形成されている。表示電極にはデータ線から画素の輝度（光の透過量）を制御するアナログ映像信号が供給され、共通電極には直流電圧（ＤＣ）のｃｏｍ電圧が供給される。さらに、液晶表示装置は、データ線４を駆動するデータ線駆動回路１と、走査線５を駆動する走査線駆動回路２と、データ線駆動回路１及び走査線駆動回路２を制御する制御回路７と、制御回路７とデータ線駆動回路１と走査線駆動回路２に電源を供給する電源回路８とを備える。電源回路８に供給する電源電圧の高位電圧はＶＤＣで、低位電圧はシステムＧＮＤである。

図８は本発明のデータ線駆動回路１のブロック図を示している。以下に、各部の構成及び動作について説明する。データ線駆動回路１は、シフトレジスタ回路１１、２１、データレジスタ回路１２、２２、データラッチ回路１３、２３、ＤＡ変換回路１４、２４、階調電圧生成回路１５、２５、信号処理回路３１、レベルシフト回路３２、切換回路３３を含む回路を備える。

データ線駆動回路１に入力する信号は、少なくともデジタル映像信号Ｄｘ、（以下映像信号Ｄｘと略す）、クロック信号ＣＬＫ、水平スタート信号ＳＴＨ、ラッチ信号ＳＴＢ、極性信号ＰＯＬを含み、これらの信号から信号処理回路３１にて所望のタイミング信号を生成し、後述のデータラッチ回路１３、２３や切換回路３３などを制御している。また、信号処理回路３１は、図９に示すようなクロック生成回路３１６１を備え、クロック生成回路３１６１においてクロック信号ＣＬＫから、図１０に示すようなクロック信号ＣＬＫに同期したＣＫ１信号、ＣＫ２信号、ＣＫ３信号なども生成している。

６４階調（６ビット）のカラー液晶表示装置では、映像信号Ｄｘは、ＤＲ（ＤＲ００、ＤＲ０１，ＤＲ０２，ＤＲ０３，ＤＲ０４，ＤＲ０５），ＤＧ（ＤＧ００，ＤＧ０１，ＤＧ０２，ＤＧ０３，ＤＧ０４，ＤＧ０５），ＤＢ（ＤＢ００，ＤＢ０１，ＤＢ０２，ＤＢ０３，ＤＢ０４，ＤＢ０５）の計１８ビットの１画素分の信号をクロック信号ＣＬＫに同期して入力する。以下映像信号ＤｘがＲＧＢ各６ビットの場合において説明するが、それに限定されるものではなく映像信号Ｄｘは各７ビット以上でもよいし、各５ビット以下でもよい。

データ線駆動回路１に入力するデジタル映像信号を１画素ごと（１８ビット）に入力すると、画素数がＱＶＧＡ（２４０ＲＧＢ×３２０）では、クロック周波数は、フレーム周波数×画素数＝６０Ｈｚ×３２０×２４０＝約４．６ＭＨｚ程度である。画素数が４倍のＶＧＡ（４８０ＲＧＢ×６４０）でもデータ線駆動回路に入力する映像信号を２画素ごと（３６ビット）にすればクロック周波数は９．２ＭＨｚ程度で済む。

水平スタート信号ＳＴＨがシフトレジスタ回路１１、２１に入力されると、シフトレジスタ回路１１、２１では、順にクロック信号ＣＬＫに同期したサンプリング信号が生成される。シフトレジスタ回路は、複数のフリップ・フロップ回路から構成されている。クロック信号ＣＬＫに同期して順次入力した映像信号Ｄｘは、サンプリング信号に応じてデータレジスタ回路１２、２２でラッチされる。データレジスタ回路１２、２２でラッチされた映像信号Ｄｘは、ラッチ信号ＳＴＢの入力に応答して、並列にデータラッチ回路１３、２３に出力され、データラッチ回路１３、２３でラッチされる。データラッチ回路１３、２３はＤＡ変換回路１４、２４に接続されており、極性信号ＰＯＬに応じて正極信号と負極信号を交互に選択する切換回路３３を介し、正極及び負極の信号を各データ線に供給する。

本発明のデータ線駆動回路１は、隣り合う各データ線に同時に異なる極性のアナログ映像信号を出力する。データ線駆動回路１は、正極のアナログ映像信号を供給する正極駆動回路１０及び負極のアナログ映像信号を供給する負極駆動回路２０を備え、切換回路３３で正極又は負極を選択してデータ線へ出力する。ここで正極、負極とは液晶の液晶共通電極の電圧（ｃｏｍ電圧）を基準とした場合の画素電圧の正負を示す。

本発明においては、データ線にアナログ映像信号を供給する駆動回路が主体である。正極駆動回路１０の動作電圧はＶＰＬ〜ＶＰＨ、負極駆動回路２０の動作電圧はＶＮＬ〜ＶＮＨである。また、データ線を駆動する駆動回路の基準電圧はシステムＧＮＤ（０Ｖ）であり、ｃｏｍ電圧もＧＮＤである。ＶＰＬとＶＮＨがＧＮＤと同電圧の場合は、ＶＰＬとＶＮＨをＧＮＤにショートしてもよいが、ＶＰＨ＞ＶＰＬ、ＶＰＨ＞ＶＮＨ、ＶＮＨ＞ＶＮＬ、ＶＰＬ＞ＶＮＬの関係であれば、ＶＮＨとＶＰＬは別電圧でもよい。以降実施の形態１での説明においては、説明を簡便化するためにＶＰＬ＝ＶＮＨ＝ＧＮＤ、ＶＰＨ＝５Ｖ、ＶＮＬ＝−５Ｖとして説明する。ここで、液晶のしきい電圧が３Ｖ程度で動作するのであれば、ＶＰＨ＝３Ｖ、ＶＮＬ＝−３Ｖとしてもよい。また、ＴＦＴ素子の寄生容量によるフィードスルー誤差を考慮する場合、ＶＰＨ＝６Ｖ、ＶＮＬ＝−４Ｖ、又はＶＰＨ＝４Ｖ、ＶＮＬ＝−６Ｖ、としてもよい。

正極駆動回路１０は、少なくとも正極ＤＡ変換回路１４、正極階調電圧生成回路１５を含んでいる。本形態においては、正極駆動回路１０はさらに、正極シフトレジスタ回路１１、ラッチ回路である正極データレジスタ回路１２と正極データラッチ回路１３などを含む。各回路の動作電圧はＧＮＤ〜ＶＰＨである。負極駆動回路２０は、少なくとも負極ＤＡ変換回路２４、負極階調電圧生成回路２５を含む。また、負極シフトレジスタ回路２１、ラッチ回路である負極データレジスタ回路２２と負極データラッチ回路２３などを含む。各回路の動作電圧はＶＮＬ〜ＧＮＤである。

信号処理回路３１はＶＳＳ〜ＶＤＤ（２．５Ｖ）で動作している。そのため、信号処理回路３１と正極駆動回路１０及び負極駆動回路２０との間にはレベルシフト回路３２を設ける。信号処理回路３１の低位電圧ＶＳＳはＧＮＤにショートしてもよいし、ＶＳＳはＧＮＤ以外の電圧でもよい。以降実施の形態１での説明においては、説明を簡便化するためにＶＳＳ＝ＧＮＤとして説明する。

レベルシフト回路３２は、信号処理回路３１で生成する各信号に対応して後述の正極レベルシフト回路３２１と負極レベルシフト回路３２２と、高圧レベルシフト回路３２３を備えている。正極駆動回路１０及び負極駆動回路２０に入力する信号は、それぞれ、正極レベルシフト回路３２１及び負極レベルシフト回路によって各々の動作電圧へレベルシフトされた後に入力される。例えば、クロック信号ＣＬＫから生成されたＣＫ３信号は、正極側にレベルシフトしたＣＫ３＿Ｐ信号が正極駆動回路１０に入力され、負極側にレベルシフトされたＣＫ３＿Ｎが負極駆動回路２０に入力される。スタート信号ＳＴＨなど他の信号についても同様に、信号＿Ｐ及び信号＿Ｎのそれぞれが、正極駆動回路１０及び負極駆動回路２０に入力される。切換回路３３を制御する信号は、（ＶＮＬ−ＶＰＨ）の電圧で動作するので、高圧レベルシフト回路３２３を介して信号が入力される。ここで、切換回路３３を制御する信号の電圧がＶＰＨ以上の電圧、ＶＮＬ以下の電圧であればよい。

以下に、レベルシフト回路３２の詳細を説明する。図１１及び図１２に示すのが、本形態において使用されるレベルシフト回路３２である。図１１、１２において、トランジスタの記号は通常使用されるものであって、ゲートに円が付されているものがＰｃｈトランジスタ、円のないものがＮｃｈトランジスタである。尚、この点は、以下の図面において同様である。図１１に示される正極レベルシフト回路３２１は、（ＧＮＤ−ＶＤＤ）レベルの信号を正極信号（ＧＮＤ−ＶＰＨ）に変換する。負極レベルシフト回路３２２は、（ＧＮＤ−ＶＤＤ）レベルの信号を負極信号（ＶＮＬ−ＧＮＤ）に変換する。正極レベルシフト回路３２１は、遅延回路３２１１を有する点以外は、一般的に使用されているレベルシフト回路と同様である。入力電圧を変換する正極レベルシフト回路３２１は、ＶＰＨ−ＧＮＤ間に接続されたＰｃｈトランジスタ３２１２及びＮｃｈトランジスタ３２１４の直列回路並びにＰｃｈトランジスタ３２１３及びＮｃｈトランジスタ３２１５の直列回路を備えている。外部からの入力は低電圧側のＮｃｈトランジスタ３２１４又はＮｃｈトランジスタ３２１５のゲートに入力され、一方の直列回路におけるＰｃｈトランジスタ３２１３とＮｃｈトランジスタ３２１５の中間ノード（ＰｃｈトランジスタとＮｃｈトランジスタの間）Ｐ２から信号が出力される。Ｐｃｈトランジスタ３２１２又はＰｃｈトランジスタ３２１３のゲートは、他方の直列回路の中間ノードＰ１又はＰ２に接続されている。

正極レベルシフト回路３２１の動作を簡単に説明する。簡略化のため、ノードＱ又はノードＱＢの入力に対するノードＰ２の出力を説明する。ノードＱに「Ｈ」レベル即ちＶＤＤ電圧が入力された場合、Ｎｃｈトランジスタ３２１４がアクティブとなりノードＰ１がＧＮＤ電圧、即ち「Ｌ」レベルとなる。従ってＰｃｈトランジスタ３２１３がアクティブとなりノードＰ２がＶＰＨ電圧となる。逆にノードＱに「Ｌ」レベル即ちＧＮＤ電圧が入力される場合、そのときノードＱＢは「Ｈ」レベルとなっているので、Ｎｃｈトランジスタ３２１５がアクティブとなる。従ってノードＰ２がＧＮＤ電圧となる。このように入力信号に応じて出力された信号は、遅延回路を介し、インバータ３２１６によって外部に出力される。

負極レベルシフト回路３２２は、２段構成のレベルシフト回路で、１段目のレベルシフタでＶＮＬ−ＶＤＤにシフトし、２段目で（ＶＮＬ−ＧＮＤ）にシフトしている。１段目において、ＶＤＤ−ＶＮＬ間に接続されたＰｃｈトランジスタ３２２１及びＮｃｈトランジスタ３２２３の直列回路並びにＰｃｈトランジスタ３２２２及びＮｃｈトランジスタ３２２４の直列回路を備えている。外部からの入力は高電圧側のＰｃｈトランジスタ３２２１又はＰｃｈトランジスタ３２２２の各ゲートに入力され、一方の直列回路におけるＰｃｈトランジスタ３２２２とＮｃｈトランジスタ３２２４の中間ノードＰ４から信号が出力される。Ｎｃｈトランジスタ３２２３又はＮｃｈトランジスタ３２２４のゲートは、他方の直列回路の中間ノードＰ３又はＰ４に接続されている。外部からの極性の異なる信号がノードＱＢ、Ｑから高電圧側に接続された各Ｐｃｈトランジスタのゲートに入力されている。

２段目において、１段目からの出力のそれぞれが、低電圧側に接続されたＮｃｈトランジスタ３２２７又はＮｃｈトランジスタ３２２８のゲートに入力されている。２段目の出力はインバータ３２２９を介して外部に出力される。２段目の回路構成は、電源電圧は異なるが、正極レベルシフト回路のレベルシフタ３２１１と同様である。即ち、ＧＮＤ−ＶＮＬ間に並列に接続されたＰｃｈトランジスタ３２２５及びＮｃｈトランジスタ３２２７の直列回路並びにＰｃｈトランジスタ３２２６及びＮｃｈトランジスタ３２２８の直列回路を備えている。

負極レベルシフト回路３２２の動作を説明する。まずノードＱ又はノードＱＢに対するノードＰ３及びノードＰ４の出力について説明する。ノードＱに「Ｈ」レベル即ちＶＤＤ電圧が入力された場合、ノードＱＢは「Ｌ」レベル即ちＧＮＤ電圧となっているので、Ｐｃｈトランジスタ３２２２がアクティブとなる。従ってノードＰ４はＶＤＤ電圧、即ち「Ｈ」レベルとなる。するとＮｃｈトランジスタ３２２３がアクティブとなるのでノードＰ３はＶＮＬ電圧、即ち「Ｌ」レベルとなる。逆にノードＱに「Ｌ」レベル即ちＧＮＤ電圧が入力された場合、Ｐｃｈトランジスタ３２２１がアクティブとなりノードＰ３がＶＤＤ電圧、即ち「Ｈ」レベルとなる。従ってＮｃｈトランジスタ３２２４がアクティブとなりノードＰ４がＶＮＬ電圧、即ち「Ｌ」レベルとなる。

次にノードＰ４に対するノードＰ６の出力について説明する。ノードＰ４が「Ｈ」レベル即ちＶＤＤ電圧の場合、Ｎｃｈトランジスタ３２２７がアクティブとなりノードＰ５がＶＮＬ電圧、即ち「Ｌ」レベルとなる。するとＰｃｈトランジスタ３２２６がアクティブとなりノードＰ６がＧＮＤ電圧となる。逆にノードＰ４が「Ｌ」レベル即ちＶＮＬ電圧の場合はノードＰ３が「Ｈ」レベルとなっているので、Ｎｃｈトランジスタ３２２８がアクティブとなる。従ってノードＰ６がＶＮＬ電圧となる。

２段構成である負極レベルシフト回路３２２は遅延時間が大きいため、上記のように、正極レベルシフト回路３２１で負極レベルシフト回路と同じ遅延時間になるように遅延回路３２１１を設けるとよい。尚、コンパレータを使用してレベルシフトすることも可能であるが、コンパレータは定常電流が流れ消費電力が大きくなることから携帯型電子機器などの液晶表示装置には必ずしも好適ではない。

図１２に高圧レベルシフト回路３２３の詳細図を示す。回路構成は、負極レベルシフト回路３２２と実質的に同様であり、２段構成となっている。即ち、１段目においてＶＤＤ−ＶＮＬ間に接続されたＰｃｈトランジスタ３２３１及びＮｃｈトランジスタ３２３３の直列回路並びにＰｃｈトランジスタ３２３２及びＮｃｈトランジスタ３２３４の直列回路を備え、２段目においてＶＰＨ−ＶＮＬ間に接続されたＰｃｈトランジスタ３２３５及びＮｃｈトランジスタ３２３７の直列回路並びにＰｃｈトランジスタ３２３６及びＮｃｈトランジスタ３２３８の直列回路を備えている。高圧レベルシフト回路３２３は、（ＧＮＤ−ＶＤＤ）レベルの信号を（ＶＮＬ−ＶＰＨ）レベルにシフトする。１段目において（ＧＮＤ−ＶＤＤ）レベルの信号を（ＶＮＬ−ＶＤＤ）レベルにシフトし、２段目において（ＶＮＬ−ＶＰＨ）レベルにシフトする。動作原理については上記の通り負極レベルシフト回路３２２と同様であるため省略する。２段目の出力はインバータ３２３９を介して外部に出力される。前述したように、切換回路３３はＶＰＨ以上の電圧、ＶＮＬ以下の電圧であればよいので、この場合、高圧レベルシフト回路３２３の動作電圧もＶＰＨ以上の電圧、ＶＮＬ以下の電圧にすればよい。

カラー表示では、１画素はＲＧＢの３つのドットで構成されるので、表示色はＲＧＢの３ドットが単位となる。ドット反転駆動方式では、図１３に示すようにＸ１ラインの１画素目（Ｒ１，Ｇ１，Ｂ１）では（＋，−，＋）、２画素目（Ｒ２，Ｇ２，Ｂ２）では（−，＋，−）を印加する。つまり隣り合う画素の極性が異なるために、隣り合う２端子Ｙ（２ｉ−１），Ｙ（２ｉ）（ｉは自然数）において、それぞれ正、負又は負、正を同時に供給することになる。ここで、ＲＧＢの３ドット単位に、もしくは、正、負の２ドット単位に制御するよりも、２と３の公倍数である６ドット単位、つまり２画素ごとに制御すると信号処理回路３１の回路構成が簡単になる。６ドット単位以外でも１２ドット単位や１８ドット単位など６の倍数のドット数で制御するのが好ましい。

図１４に示すのが、信号処理回路３１において、映像信号Ｄｘ（ＤＲ，ＤＧ，ＤＢ）を正極駆動回路１０又は負極駆動回路２０に振り分ける回路である。１画素目の映像信号（ＤＲ１，ＤＧ１，ＤＢ１）及び２画素目の映像信号（ＤＲ２，ＤＧ２，ＤＢ２）をそれぞれＣＫ１信号及びＣＫ２信号に応じてラッチ回路３１１及びラッチ回路３１２でラッチし、１画素目の映像信号（ＤＲ１，ＤＧ１，ＤＢ１）及び２画素目の映像信号（ＤＲ２，ＤＧ２，ＤＢ２）を同時にＣＫ３信号に応じてラッチ回路３１３でラッチする。ラッチ回路３１３でラッチした映像信号は、映像信号切換回路３１４で正極駆動回路１０及び負極駆動回路２０のいずれかに選択的に入力される。映像信号切換回路３１４の出力の選択は、極性信号ＰＯＬのＨ、Ｌに応じてなされる。

図１４においてはデータ線駆動回路１に入力される映像信号Ｄｘが１画素ごとに入力される場合を考え、６ドット単位の処理を行なうために、ラッチ回路３１１及び３１２と、クロック信号ＣＬＫから生成されたＣＫ１信号及びＣＫ２信号を用いてラッチ回路３１３で映像信号を６ドット分ラッチしたが、データ線駆動回路１に入力する映像信号が元から２画素ごと（３６ビット）であれば、ラッチ回路３１１及び３１２は不要で、クロック信号ＣＬＫに同期してラッチ回路３１３で映像信号Ｄｘをラッチすればよいので、クロックＣＫ１、ＣＫ２、ＣＫ３は生成しなくてもよい。これによって、回路規模を低減することができる。クロック信号ＣＬＫからＣＬＫ＿Ｐ信号とＣＬＫ＿Ｎ信号を生成して正極駆動回路１０と負極駆動回路２０に入力すればよい。

図１５に示す回路は、映像信号切換回路３１４の詳細図で極性信号ＰＯＬに対応したスイッチ状態を示す。図１５（ａ）が極性信号ＰＯＬ＝Ｌの時の状態を示し、図１５（ｂ）が極性信号ＰＯＬ＝Ｈの時の状態を示している。映像信号切換回路３１４は、スイッチ３１４１とスイッチ３１４２を備えている。映像信号切換回路３１４は、映像信号ＤＲ１とＤＧ１、ＤＢ１とＤＲ２、ＤＧ２とＤＢ２とをそれぞれ対として、極性信号ＰＯＬのＨ、Ｌに応じてスイッチ３１４１、３１４２のオン、オフを切り換えることにより、正極レベルシフト回路３２１又は負極レベルシフト回路３２２への入力を切り換えている。図１５において、極性信号ＰＯＬ＝Ｌの時（図１５（ａ））、スイッチ３１４１がＯＮであり、スイッチ３１４２がＯＦＦである（図１３のＸ１ラインに相当）。極性信号ＰＯＬ＝Ｈの時図１５（ｂ）、スイッチ３１４１がＯＦＦであり、スイッチ３１４２がＯＮである（図１３のＸ２ラインに相当）。

図１６に示す回路は、ＤＡ変換回路１４、２４からの出力を切り換えてデータ線に出力する切換回路３３の詳細図である。切換回路３３は、スイッチ３３１、スイッチ３３２及びプリチャージスイッチ３３３を備えている。切換回路３３は後述の高電圧素子で製造される。なお、正極駆動回路１０及び負極駆動回路２０などは、後述の中電圧素子で製造される。中電圧は液晶のしきい電圧と同等の電圧、高電圧は液晶のしきい電圧の２倍以上となるようにする。

図１７は、映像信号をデータレジスタ回路１２、２２にラッチするタイミングと、データ線を駆動するタイミングの関係を示すタイミングチャートである。図１７に示すように、映像信号をデータレジスタ回路１２、２２にラッチするタイミングとデータ線を駆動するタイミングとは、１水平期間ずれるのが一般的である。つまり、第（ｋ−１）水平期間で走査線Ｘｋに相当する映像信号をデータレジスタ回路１２、２２にラッチして、第ｋ水平期間で第（ｋ−１）水平期間にラッチした映像信号をデータラッチ回路１３、２３でラッチし、その映像信号に応じた信号でデータ線を駆動する。

図１８に、ＤＡ変換回路１４、２４の詳細図を示す。ＤＡ変換回路１４、２４は、デコーダ回路１４４、２４４と増幅器１４１、２４１とスイッチ１４２、１４３、２４２、２４３を含む回路で構成することができる。デコーダ回路１４４、２４４は、例えば図１９に示すように構成することができる。図１９では、論理回路と複数のスイッチで構成されており、映像信号Ｄｘを入力する入力端子とインバータ４４１１及びインバータ４４１２と論理回路４４１３、４４１４、４４１５、４４１６とＮｃｈトランジスタ４４１７、４４１８、４４１９、４４２０と出力端子とを有する。また、図２０に示すように構成することもでき、図２０によると映像信号Ｄｘを入力する入力端子とインバータ４４２１及びインバータ４４２２とＮｃｈエンハンスメント型４４２３とＮｃｈディプレッション型４４２４と出力端子とを有する。階調電圧を選択する複数のスイッチは、ＰｃｈトランジスタとＮｃｈトランジスタを並列にしたトランスファスイッチで構成するが、説明を簡単にするためにＮｃｈトランジスタのみを図示している。尚、正極階調電圧生成回路１５と、負極階調電圧生成回路２５は、複数の抵抗を直列に接続した抵抗ストリング回路で構成し、ガンマ特性に合うように各抵抗値を設定して各接続点から所望の階調電圧（Ｖｎ）を得る。各階調電圧は、ＤＡ変換回路１４、２４に接続される。

次に、図２１のタイミングチャートと図１５及び図１６を用いて、各スイッチの動作について説明する。尚、説明の明確化のため、図１３に示すようにデータ線が６本で走査線が２本の場合について説明する。また、Ｙ１端子とデータ線Ｒ１、Ｙ２端子とデータ線Ｇ１、Ｙ３端子とデータ線Ｂ１、Ｙ４端子とデータ線Ｒ２、Ｙ５端子とデータ線Ｇ２、Ｙ６端子とデータ線Ｂ２を接続して、各データ線（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）に対応する映像信号を（ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２）とする。そして、図１３に示すように第１走査線Ｘ１での各画素の極性は（＋，−，＋，−，＋，−）、第２走査線Ｘ２での各画素の極性は（−，＋，−，＋，−，＋）となるようにドット反転駆動する場合を例に説明する。

まず、説明を簡単にするためにデータ線Ｒ１とＧ１を例に説明する。第（ｋ−１）水平期間で極性信号ＰＯＬが「Ｌ」の時、映像信号切換回路３１４は、図１５（ａ）に示すスイッチ状態で、スイッチ３１４１がオン、スイッチ３１４２がオフしており、映像信号ＤＲ１は正極レベルシフト回路３２１を介して正極駆動回路１０に入力され、正極データレジスタ回路１２でラッチする。映像信号ＤＧ１は負極レベルシフト回路３２２を介して負極駆動回路２０に入力され、負極データレジスタ回路２２でラッチする。第ｋ水平期間でラッチ信号ＳＴＢが入力されるとデータレジスタ回路１２、２２でラッチした映像信号（ＤＲ１，ＤＧ１）はデータラッチ回路１３、２３でラッチする。この時、極性信号ＰＯＬは「Ｌ」から「Ｈ」に切り換わる。正極ＤＡ変換回路１４に映像信号ＤＲ１に応じた正極信号が入力される。また同時に負極ＤＡ変換回路２４に映像信号ＤＧ１に応じた負極信号が入力される。極性信号ＰＯＬが「Ｈ」の時は、切換回路３３は、図１６（ａ）に示すようにスイッチ３３１がオン、スイッチ３３２及び３３３がオフしており、映像信号ＤＲ１に応じた正極信号をデータ線Ｒ１に、映像信号ＤＧ１に応じた負極信号をデータ線Ｇ１にそれぞれ供給する。

第（ｋ−１）水平期間で極性信号ＰＯＬが「Ｈ」の時は、映像信号切換回路３１４は、図１５（ｂ）に示すスイッチ状態で、スイッチ３１４２がオン、スイッチ３１４１がオフしており、映像信号ＤＲ１は負極レベルシフト回路３２２を介して負極駆動回路２０に入力され、負極データレジスタ回路２２でラッチする。映像信号ＤＧ１は正極レベルシフト回路３２１を介して正極駆動回路１０に入力され、データレジスタ回路１２でラッチする。第ｋ水平期間でラッチ信号ＳＴＢが入力されるとデータレジスタ回路２２、１２でラッチした映像信号（ＤＲ１，ＤＧ１）はデータラッチ回路２３、１３でラッチする。この時、極性信号ＰＯＬは「Ｈ」から「Ｌ」に切り換わる。負極ＤＡ変換回路２４で映像信号ＤＲ１に応じた負極信号を選択し、また同時に正極ＤＡ変換回路１４で映像信号ＤＧ１に応じた正極信号を選択する。ＰＯＬが「Ｌ」の時は、切換回路３３は、図１６（ｂ）に示すようにスイッチ３３２がオン、スイッチ３３１及び３３３がオフしており、映像信号ＤＲ１に応じた負極信号をデータ線Ｒ１に、映像信号ＤＧ１に応じた正極信号をデータ線Ｇ１にそれぞれ供給する。

前述の通りデータ線Ｒ１とＧ１で説明したが、映像信号ＤＢ１とＤＲ２に応じた正極又は負極の信号がデータ線Ｂ１とデータ線Ｒ２、映像信号ＤＧ２とＤＢ２に応じた正極又は負極の信号がデータ線Ｇ２とデータ線Ｂ２に出力される。各信号処理動作は、上記Ｒ１とＧ１について説明された動作と同様である。

尚、ラッチ信号ＳＴＢが「Ｈ」期間は、プリチャージスイッチ３３３をオン、スイッチ３３１及び３３２はオフして各出力端子をＶＭにショートする。ＶＭは、ＶＰＨとＶＮＬの中間電圧であるが、ＶＰＨとＶＮＬの中間電圧がＧＮＤであればＧＮＤにショートするのがよい。このように、各端子をショートして、ＤＡ変換回路に耐圧以上の電圧が印加されないようにする。

具体的には、第（ｋ−１）水平期間でデータ線に正極信号が供給されていたとすると、第ｋ水平期間には負極ＤＡ変換回路２４で負極信号を供給するが、データ線は正極の電圧を保持しているので、一瞬、耐圧以上の電圧が負極ＤＡ変換回路２４に供給されることになる。このため、最も好ましくないケースにおいては、中電圧素子で構成した負極ＤＡ変換回路２４を破壊することになる。そこで、負極ＤＡ変換回路２４に耐圧以上の電圧が印加されないように、データ線をＶＭにプリチャージしてから負極ＤＡ変換回路２４でデータ線を駆動する。正極ＤＡ変換回路も同様である。

本形態においては、正極及び負極にレベルシフトした映像信号を正極駆動回路１０及び負極駆動回路２０に入力するので、従来のようにデータ線ごとに設けていたレベルシフト回路は不要である。信号処理回路３１で生成した信号を正極駆動回路１０及び負極駆動回路２０に入力する前段でレベルシフトするレベルシフト回路の数は、各制御信号×２個あり、少なくともクロック信号ＣＬＫ１個、スタート信号ＳＴＨ１個、映像信号Ｄｘ３６個、ラッチ信号ＳＴＢ１個、極性信号ＰＯＬ１個などで、４０×２＝８０個であり、従来のデータ線駆動回路では、画素数をＱＶＧＡ（２４０ＲＧＢ×３２０）とすると、レベルシフト回路はデータ線数と映像信号のビット数ｎを掛け合わせた数なので、２４０×３×６＝４３２０個必要であったが、本発明によれば、８０／４３２０＝約１／５４まで低減することができる。

また、従来の切換回路６４において、切換回路数がデータ線数×映像信号のビット数であったが、本発明において、映像信号切換回路３１４における切換回路数は映像信号のビット数になる。このため、切換回路数は１／データ線数に低減している。また、本発明では、画素数が変わってもレベルシフト回路数は変わらないので、画素数が大きくなればなるほどその効果は倍増する。

本発明では、従来技術に比べてシフトレジスタ回路、データレジスタ回路及びデータラッチ回路部のトランジスタなどの素子が大きくなるため、この回路部の素子面積が大きくなるが、素子面積の大きいレベルシフト回路と切換回路Ａを削減する効果の方がはるかに大きいためチップ面積を縮小することができる。

本形態において、ｃｏｍ電圧を電源回路の低位電圧のＧＮＤとしている。これによって、ｃｏｍ電圧を生成する回路が不要となるため、電源回路８の回路規模を低減することができる。図３１に電源電圧の相関図を示す。電源回路８では、供給されるＶＤＣを基に、ＶＤＣ１の電圧（２．５Ｖ）を生成し、昇圧回路で２×ＶＤＣ１（ＶＤＤ２）の電圧を生成して、ＶＤＤ２からＶＰＨを生成する。また、２×ＶＤＣ１の電圧からダイオード、スイッチ及びコンデンサで反転させ、−２×ＶＤＣ１（ＶＳＳ２）を生成し、ＶＳＳ２からＶＮＬの電圧を生成する。従来は、２．５Ｖから５Ｖを生成し、５Ｖから１０Ｖの電圧を生成する２段昇圧であったが、本発明ではＶｃｏｍ電圧をＧＮＤとした事により、２．５Ｖから５Ｖの電圧を生成する１段昇圧なので、電源効率は８０％と従来の６４％に比べ効率が良いため、消費電力が低減される。

次に、本発明のデータ線駆動回路１を半導体製造装置で製造する例を説明する。本発明では、低電圧素子（２．５Ｖ）、中電圧素子（５Ｖ）、高電圧素子（１０Ｖ）の拡散プロセスで製造する例を説明する。尚、上記（）内の電圧は例であって、低電圧＜中電圧＜高電圧の関係であれば、これら以外の電圧でもよい。

一般に、半導体回路におけるトランジスタなどのデバイス素子は、電圧が高いと素子面積が大きくなることが知られており、最小となるゲート長Ｌｍｉｎ、ゲート幅Ｗｍｉｎ、ゲート酸化膜厚Ｔｏｘの関係は、Ｌｍｉｎ（２．５Ｖ）＜Ｌｍｉｎ（５Ｖ）＜Ｌｍｉｎ（１０Ｖ）、Ｗｍｉｎ（２．５Ｖ）＜Ｗｍｉｎ（５Ｖ）＜Ｗｍｉｎ（１０Ｖ）、Ｔｏｘ（２．５Ｖ）＜Ｔｏｘ（５Ｖ）＜Ｔｏｘ（１０Ｖ）である。よって、高電圧素子をできるだけ使用しない回路構成にすることで、チップサイズを小さくすることができる。本形態においては、高電圧素子は切換回路３３とレベルシフト回路３２の一部においてのみ形成されており、チップサイズを小さくすることができる。

本形態では、信号処理回路３１は低電圧素子で製造し、正極駆動回路１０及び負極駆動回路２０は中電圧素子で製造し、切換回路３３とレベルシフト回路３２の一部を高電圧素子で製造する。液晶のしきい電圧が３Ｖと低い時は、信号処理回路３１と正極駆動回路及び負極駆動回路を中電圧（３Ｖ）素子で製造し、切換回路３３及びレベルシフト回路３２の一部を高電圧（６Ｖ）素子で製造してもよい。

図２２は半導体回路装置における基板及び基板上の素子の構成を示す断面図、図２３は本形態のデータ線駆動回路をレイアウトした時の略図、図２４は図２３のＡ−Ａ'での断面図である。高電圧基準で製造したＮ型トランジスタをＱ１ｎ、Ｐ型トランジスタをＱ１ｐ、中電圧基準で製造したＮｗｅｌｌ−２上のＮ型トランジスタをＱ２ｎ、Ｐ型トランジスタをＱ２ｐとし、Ｎｗｅｌｌ−３上のＮ型トランジスタをＱ３ｎ、Ｐ型トランジスタをＱ３ｐとし、低電圧基準で製造したＮｗｅｌｌ−４上のＮ型トランジスタをＱ４ｎ、Ｐ型トランジスタをＱ４ｐとする。

基板（Ｐｓｕｂ）の電圧は最低電圧ＶＮＬ＝−５Ｖとして、信号処理回路３１はＮｗｅｌｌ−４上に、正極駆動回路１０はＮｗｅｌｌ−３上に、負極駆動回路２０はＮｗｅｌｌ−２上に製造し、切換回路３３とレベルシフト回路３２の一部はＰｓｕｂとＮｗｅｌｌ−１上に製造する。半導体回路装置においては、トランジスタ以外に抵抗や、コンデンサやダイオードなどのデバイス素子があるが、それらの素子も耐圧を確保する。

図２５に示すように、（ＶＤＤ＝２．５Ｖ，ＶＳＳ＝ＧＮＤ，ＶＰＨ＝５Ｖ，ＶＰＬ＝ＧＮＤ，ＶＮＨ＝ＧＮＤ，ＶＮＬ＝−５Ｖ）といった電圧で動作する場合には、基板（Ｐｓｕｂ）は−５Ｖ、Ｎｗｅｌｌ−１がＶＰＨ、Ｎｗｅｌｌ−２がＧＮＤ、Ｎｗｅｌｌ−３がＶＰＨ、Ｎｗｅｌｌ−４がＶＤＤとなる。

異電圧のＮｗｅｌｌ間隔は数十μｍ離す必要があり、図２６（ａ）に示すように複数の正極駆動回路１０と複数の負極駆動回路２０を交互に配置するより、異なる連続領域に複数の正極駆動回路１０と複数の負極駆動回路２０を配置することによって、チップサイズを小さくすることができる。つまり、図２６（ｂ）又は図２６（ｃ）のように、第１の連続領域に複数の正極駆動回路１０を形成し、これと異なる第２の連続領域に複数の負極駆動回路２０をそれぞれ形成し、同電圧のＮｗｅｌｌをまとめて配置する。これによって、チップサイズを小さくすることができる。

図２３では、図２６（ｂ）に相当する配置で、Ｙ軸に平行な線に対して、正極駆動回路１０（Ｎｗｅｌｌ−３）と負極駆動回路２０（Ｎｗｅｌｌ−２）を右左に配置している。図２７では、Ｘ軸に平行な線に対して正極駆動回路１０（Ｎｗｅｌｌ−３）と負極駆動回路２０（Ｎｗｅｌｌ−２）を上下に配置している。図２８に図２７のＢ−Ｂ'での断面図を示す。いうまでもないが、正極駆動回路１０と負極駆動回路２０は、図２３に示すような右左を反対にして左右に配置してもよいし、図２７に示すような上下を反対にして下上に配置してもよい。尚、基板をＮｓｕｂ（Ｎ型基板）としてもよい。その場合、Ｎｓｕｂは、ＶＰＨなど最高電圧にされる。

実施の形態２．
実施の形態１では、信号処理回路３１で生成した信号を、レベルシフト回路３２を介して正極駆動回路１０及び負極駆動回路２０に入力するが、入力する信号はレベルシフトした電圧なので、映像信号バスでの消費電力が増加する。しかし、図２９に示すように映像信号切換回路３１４とレベルシフト回路３２との間にデータ反転回路３１５を設けることで映像信号バスの消費電力の増加を抑制することができる。

データ反転回路３１５は、映像信号ごとに前データと次データをラッチして比較する回路と、比較した結果に応じて映像信号を反転する回路と、映像反転信号ＩＮＶを生成する回路を含む。データ反転回路３１５は、前データとその次のデータを比較し、多数決論理により過半数より多くのビットが反転（不一致）している時に映像反転信号ＩＮＶを０にして、反転ビットが過半数以下の時は、映像反転信号ＩＮＶを１にする。また、本形態において、データレジスタ回路１２、２２の初段の回路を排他的論理和回路にする。

例えば映像信号が６ビットである場合において、前データが００００１１、次データが１１１１１１であれば、６ビット中４ビットの映像信号が反転しているので、４ビットの信号を反転させて１１１１１１にするよりも、２ビットを反転させて００００００にする方が電力消費を抑えられる。よって、映像反転信号ＩＮＶを０にして、正極レベルシフト回路３２１又は負極レベルシフト回路３２２に入力する映像信号を００００００に反転して正極データレジスタ回路１２又は負極データレジスタ回路２２に入力する。更に正極データレジスタ回路１２又は負極データレジスタ回路２２で、映像反転信号ＩＮＶに応じて画映像信号を１１１１１１に反転してラッチする。

前データが００００１１、次データが１１００１１であれば、６ビット中２ビットの映像信号しか反転していないので、上記とは逆となる。映像反転信号ＩＮＶを１にして、正極レベルシフト回路３２１又は負極レベルシフト回路３２２に入力する映像信号を１１００１１のまま入力する。正極データレジスタ回路１２又は負極データレジスタ回路２２で映像信号を、映像反転信号ＩＮＶに応じて１１００１１としてラッチする。

消費電力はｃｖ２ｆ（ｃ：容量、ｖ：電圧幅、ｆ：周波数）である。データレジスタ回路が低電圧素子から中電圧素子になることで容量ｃは約２倍になり、また、電圧幅ｖも２．５Ｖから５Ｖの２倍になるので、消費電力は最大で８倍になるが、データ反転回路３１５により６ビット中の３ビットが反転した時に最大で４倍に低減される。全白、全黒など全画面同色では映像信号が変化しないので消費電力は０で、１画素市松模様では映像反転信号ＩＮＶだけが反転するので消費電力は８／６倍＝１．３倍程度である。文字情報では、白地に黒文字が多いので、最大でも１．３倍程度の増加で済む。しかも、液晶表示装置全体からみればデータ線４及び走査線５を駆動する消費電力とデータ線駆動回路のＤＡ変換回路での消費電力がほとんどで、映像信号バスでの消費電力は、全体の消費電力からみて最大でも１０％未満である。このため、映像信号バスの消費電力が１．３倍になったとしても装置全体からみれば３％未満の増加にすぎない。ｃｏｍ電圧をＧＮＤとすることで、駆動系の電源回路の効率が６４％から８０％まで改善するので、相殺しても低消費電力になる。

実施の形態３．
図３０に、実施の形態１で説明した負極レベルシフト回路３２２とは別の負極レベルシフト回路を示す。負極レベルシフト回路３２２は、高電圧素子で製造するが、負極レベルシフト回路３２４は、２段目のＰｃｈトランジスタ以外は中電圧素子で製造する。負極レベルシフト回路３２２と３２４の違いは、１段目のレベルシフト回路の低位電圧が、ＶＬＳ（−１×ＶＤＣ１）（図３１参照）で、１段目の出力は、２段目のレベルシフト回路のＰｃｈトランジスタに入力する点が異なる。また、１段目のレベルシフト回路と２段目のレベルシフト回路との間に図３２に示すようにＶＬＳ−ＧＮＤの電圧で動作するインバータを挿入すれば、レベルシフト回路を構成する素子はすべて中電圧素子で製造できる。

この回路によれば、１段目のレベルシフト回路と２段目のレベルシフト回路は別のＮｗｅｌｌ上に製造する。図３３に本実施の形態のＮｗｅｌｌ配置図、図３４に図３３のＣ−Ｃ'での断面図を示す。図３４に示すように、１段目のレベルシフト回路はＮｗｅｌｌ−５上に、２段目のレベルシフト回路は負極駆動回路２０と同じＮｗｅｌｌ−２上に製造する。本形態によれば、負極レベルシフト回路を中電圧素子で製造するので、高電圧素子で形成する場合に比較して、素子面積を低減することができる。

実施の形態４．
実施の形態１乃至３においては、切換回路であるスイッチ３３１とスイッチ３３２の後にプリチャージスイッチ３３３を設けていた。従って一つのプリチャージスイッチ３３３で正極、負極の両方の電圧に対応する必要があり、そのためにプリチャージスイッチ３３３も高電圧素子である必要があった。本実施形態においては、正極駆動回路と切換回路、負極駆動回路と切換回路との間に、それぞれに正極プリチャージスイッチと負極プリチャージスイッチを用意することによって、プリチャージスイッチを中電圧素子で製造することを可能とし、更に回路規模を低減する例を説明する。本実施の形態においては、実施の形態１において図１５、図１６及び図２１を用いて説明した箇所について変更点があるものであり、同様の符号を付すものについては説明を省略する。

図３５は本実施形態にかかるプリチャージスイッチ（１４５、２４５）及び切換回路３３のスイッチ切換動作を説明する図である。図３５（ａ）から図３５（ｄ）は、時間経過に伴うスイッチの接続状態の順次変化を表している。切換回路３３内のスイッチ３３１及びスイッチ３３２の機能については図１６を参照して説明した例と同様である。プリチャージスイッチ１４５及びプリチャージスイッチ２４５は、実施の形態１におけるプリチャージスイッチ３３３に替わって用いられるものである。すなわち、プリチャージスイッチ１４５及びプリチャージスイッチ２４５はそれぞれ所定電圧と接続されており、データ線を所定電圧に接続することによって所定電圧にプリチャージし、正極ＤＡ変換回路１４、負極ＤＡ変換回路２４に耐圧以上の電圧が印加されることを防ぐものである。図によると、正極ＤＡ変換回路１４にはプリチャージスイッチ１４５が、負極ＤＡ変換回路２４にはプリチャージスイッチ２４５がそれぞれ接続されている。更にプリチャージスイッチ１４５はＶＰＬ電圧に接続されており、プリチャージスイッチ２４５はＶＮＨ電圧に接続されている。

次に図３５（ａ）から図３５（ｄ）のそれぞれの状態を、図３６を用いながら説明する。図３６のタイミングチャートは実施の形態１での図２１に対応するものであり、プリチャージスイッチ３３３に代わりプリチャージスイッチ１４５及びプリチャージスイッチ２４５のタイミングが示されている。図３５（ａ）はラッチ信号ＳＴＢがＬ、極性信号ＰＯＬがＨのタイミングにおけるスイッチ状態を示しており、奇数番目の出力端子Ｙ２ｉ−１からは正極の映像信号が、偶数番目の出力端子Ｙ２ｉからは負極の映像信号がそれぞれ出力されている。図３５（ｂ）ではラッチ信号ＳＴＢがＨに、極性信号ＰＯＬがＬに変化したときの接続状態を示している。プリチャージスイッチ１４５及びプリチャージスイッチ２４５がオンになり、出力端子Ｙ２ｉ−１、２ｉをそれぞれＶＰＬ電圧、ＶＮＨ電圧にプリチャージする。

図３５（ｃ）はラッチ信号ＳＴＢがＬになった状態を示している。プリチャージスイッチ１４５及びプリチャージスイッチ２４５がオフとなり、更にスイッチ３３１とスイッチ３３２のオン、オフがそれぞれ切り換わることによって、奇数番目の出力端子Ｙ２ｉ−１から負極映像信号を、偶数番目の出力端子Ｙ２ｉからは正極映像信号をそれぞれ出力する。図３５（ｄ）は更に次のタイミングでラッチ信号ＳＴＢ、極性信号ＰＯＬが共にＨのタイミングの状態を示している。プリチャージスイッチ１４５及びプリチャージスイッチ２４５がオンになり、出力端子（Ｙ２ｉ−１、２ｉ）は、それぞれＶＮＨ電圧、ＶＰＬ電圧にプリチャージされる。次のタイミングではラッチ信号ＳＴＢがＬとなり、図３５（ａ）の状態に戻る。

前述のように、スイッチ３３１及びスイッチ３３２をオフとする前に、プリチャージスイッチ１４５及びプリチャージスイッチ２４５をオンとすることによって、ＤＡ変換回路１４及びＤＡ変換回路２４の出力端子（データ線）に印加されている電圧をＶＰＬ又はＶＮＨにそれぞれショートする（プリチャージする）際に、ＤＡ変換回路１４及びＤＡ変換回路２４に耐圧以上の電圧が印加されないように制御する。プリチャージスイッチ１４５及びプリチャージスイッチ２４５はそれぞれ正極又は負極の電圧にそれぞれ対応すればよいので、高電圧素子ではなく中電圧素子で製造することができ、回路規模を低減することができる。尚、ＶＰＬ、ＶＮＨをシステムグランドＧＮＤとすることも可能である。その場合における回路及びスイッチ切換動作を説明する詳細図を図３７に示す。動作については図３５と同様であるため説明を省略する。

実施の形態５．
実施の形態１乃至４においては、シリアルに入力されたデジタル映像信号をデータレジスタ回路及びデータラッチ回路でパラレルにデジタル映像信号として展開し保持していた。本実施形態においては、シリアルに入力されたデジタル映像信号をアナログ映像信号に変換し、そのアナログ映像信号をサンプルホールド回路に展開し保持することによってデータ線を駆動する例を説明する。このような構成とすることによって、ｎビットのデジタル映像信号の場合ｎ本必要だったデータ線数をアナログのデータ線１本にすることができるため、データ線数を低減し、以って回路規模を低減することができる。

図３８は本実施形態にかかる液晶表示装置のデータ線駆動回路装置を表すブロック図である。実施の形態１乃至４におけるデータレジスタ回路１２、２２、データラッチ回路１３、２３に代わり、サンプルホールド回路１６、２６が設けられている。またＤＡ変換回路１４、２４に代わり、ＤＡ変換回路１７、２７がレベルシフト回路３２とサンプルホールド回路１６、２６との間に設けられている。また、ＤＡ変換回路１７、２７には階調電圧生成回路１５、２５が接続されている。レベルシフト回路３２で正極又は負極にシフトされたシリアルのデジタル映像信号はＤＡ変換回路１７、２７においてアナログ映像信号に変換され、サンプルホールド回路１６、２６でクロックに従って順次サンプリングされる。このように、シリアルに入力されたデジタル映像信号がアナログ映像信号に変換され、そのアナログ映像信号がサンプルホールド回路に展開されて保持される。この時、シフトレジスタ回路１１、２１から出力されるＳＭＰ信号によって正極サンプルホールド回路１６でサンプリングされるか、負極サンプルホールド回路２６でサンプリングされるかが決定される。その後、切換回路３３によって正負の切り換えが行なわれ出力される。

図３９は一つのデータ線（画素）に対応するサンプルホールド回路１６、２６及び切換回路３３の詳細を示した図である。一つのデータ線に対して、正極と負極用の２個のサンプルホールド回路１６、２６が接続されている。各サンプルホールド回路１６、２６において、スイッチ１６１とスイッチ３３４の間に正極増幅器（ボルテージフォロア）１６３が、スイッチ２６１とスイッチ３３５の間には負極増幅器（ボルテージフォロア）２６３が設けられている。スイッチ１６１とＧＮＤの間には正極のアナログ映像信号を蓄積（サンプリング）する容量１６２が、スイッチ２６１とＧＮＤの間には負極のアナログ映像信号を蓄積（サンプリング）する容量２６２が接続されている。

スイッチ１６１、２６１、容量１６２、２６及び増幅器１６３、２６３は中電圧素子で製造されている。スイッチ１６１、２６１はシフトレジスタ回路１１、２１から入力されるサンプリング信号ＳＭＰによって切り換えられる。また、切換回路３３を構成しているスイッチ３３４、３３５、３３６は高電圧素子で製造する。スイッチ３３４は正極のアナログ映像信号を、スイッチ３３５は負極のアナログ映像信号を出力し、スイッチ３３６は正極増幅器１６３及び負極増幅器２６３に動作電圧以上の電圧が印加されないようにＧＮＤにプリチャージする。切換回路３３は、実施の形態１乃至４においては、２個の出力端子で共用して正極及び負極のアナログ映像信号を選択していたが、本実施形態においては出力端子ごとにスイッチ３３４、３３５、３３６を設ける。

このように、１個の出力端子に２個の増幅器（ボルテージフォロア）１６３、２６３を接続する構成の場合、増幅器のオフセット電圧ばらつきあり、薄い縦線が表示される等の問題がある。このため、増幅器のオフセット電圧をフレーム間でキャンセルする必要がある。従って、図４０に示すような差動入力（反転入力、非反転入力）を入れ換える切換回路を、増幅器１６３、２６３に設けるのがよい。図４０は、差動入力を入れ換える切換回路を備える増幅器の構成例を示している。増幅器は、入力切換回路１６３１、差動増幅段１６３２、差動増幅段の出力切換回路１６３３、ソース接地回路などを含む中段の回路１６３４及びＰＭＯＳトランジスタ１６３５ａ、ｂから構成される出力段１６３５を備えている。Ｂ１及びＢ２はバイアス電圧を示している。差動増幅段１６３２は、ＮＭＯＳトランジスタ１６３２ａ、ｂから構成される差動対、ＰＭＯＳトランジスタ１６３２ｃ、ｄから構成されるカレントミラー回路、差動対のテール側に接続されたＮＭＯＳトランジスタ１６３２を備える。さらに、カレントミラー回路のゲート接続を切り換える切換回路１６３６を備えている。

入力切換回路１６３１は４つのスイッチ１６３１ａ〜ｄを備え、差動増幅段１６３２への入力信号と出力からのフィードバックを、それぞれ、差動対の一方のトランジスタに接続する。図において、スイッチ１６３１ｂ、ｄがＯＮ、スイッチ１６３１ａ、ｃがＯＦＦであり、入力信号がＮＭＯＳトランジスタ１６３２ｂに入力し、出力がＮＭＯＳトランジスタ１６３２ａにフィードバックされている。切換回路１６３６のスイッチ１６３６ａがＯＮ、スイッチ１６３６ｂがＯＦＦ、出力切換回路１６３３のスイッチ１６３３ａがＯＮ、スイッチ１６３３ｂがＯＦＦであり、ＮＭＯＳトランジスタの。入力切換回路１６３１を切り換えて差動入力を入れ換える場合、出力切換回路１６３３及び切換回路１６３６の全てのスイッチを切り換える。このように、差動入力を入れ換えることによって、増幅器のオフセット電圧のばらつきを防止することができる。

図４１は図３９とは別のサンプルホールド回路１６、２６及び切換回路３３の詳細を示す図である。サンプルホールド回路１６、２６は、それぞれ、増幅器１６３、２６３を備えておらず、切換回路３３が一つの増幅器３３７を備えている。スイッチ１６１とスイッチ３３４並びにスイッチ２６１とスイッチ３３５とを増幅器を介さずに直接接続し、スイッチ３３４、３３５、３３６の他端（出力側）に高電圧素子で製造する増幅器３３７を接続している。このように、１個の出力端子に１個の増幅器（ボルテージフォロア）を接続する構成の場合、正極電圧出力時のオフセット電圧甲と負極電圧出力時のオフセット電圧乙は、通常甲＝乙なので正極、負極で交流駆動することでオフセット電圧はキャンセルされるため、切換回路の必要は無い。ただし、増幅器３３７の入力部の寄生容量と容量１６２、２６２とで電荷の分配があるので、ゲインは１より小さくなり、ゲインばらつきを生じるので増幅器３３７の入力部の寄生容量はできるだけ小さくするのが好ましい。

正極ＤＡ変換回路１７と負極ＤＡ変換回路２７は、図４２に示すように、階調電圧生成回路１５、２５との接続によって、シリアルのデジタル映像信号に応じた階調電圧を選択して、ボルテージフォロアで高速にサンプルホールド回路１６、２６につながるデータ線を駆動する。ここで、信号処理回路３１及びレベルシフト回路３２は実施の形態１乃至４と同様であるので詳細な説明を省略するが、図４３にその構成、及び出力される信号を示している。図４３において、３１６及び３１７はラッチ回路である。ラッチ回路３１６はＲＧＢの各映像信号に対応して２つのラッチ要素を備えており、ＣＫ１及びＣＫ２信号に従って一方のラッチ要素が入力映像信号を選択的にラッチする。つまり、１画素目の映像信号を一方のラッチ要素がラッチし、２画素目の映像信号をもう一方のラッチ要素がラッチする。

ラッチ回路３１７はラッチ回路３１６の各ラッチ要素に対応したラッチ要素を備えており、ラッチ回路３１６からの出力は、ＣＫ３に従ってラッチ回路３１７がラッチする。ラッチ回路３１７は、１画素目の映像信号（ＤＲ１、ＤＧ１、ＤＢ１）と２画素目の映像信号（ＤＲ２、ＤＧ２、ＤＢ２）を同時にラッチする。他の構成要素は既に説明したものと同様である。本発明にかかるデータ線駆動回路装置はドット反転方式であるため、隣り合う出力端子の極性は反転している。レベルシフト回路３２及びシフトレジスタ回路１１、２１からサンプルホールド回路１６、２６に入力されるサンプリング信号ＳＭＰによってそれが可能となっている。図３８及び図４２に示すように、正極シフトレジスタ回路１１からは正極サンプリング信号ＳＭＰ＿Ｐが正極サンプルホールド回路１６へ入力されており、負極シフトレジスタ回路２１からは負極サンプリング信号ＳＭＰ＿Ｎが負極サンプルホールド回路２６へ入力されている。

図４２において、サンプルホールド回路１６、２６内部は夫々のデータ線に対応するサンプルホールド回路が点線又は実線の四角によって描かれている。この点線と実線の違いは、サンプリング信号ＳＭＰに対する反応の違いである。例えば、サンプリング信号ＳＭＰが「Ｈ」の時は点線で描かれたサンプルホールド回路のみがサンプリングを行い、サンプリング信号ＳＭＰが「Ｌ」の時は実線で描かれたサンプルホールド回路のみがサンプリングを行なう。このＳＭＰ信号に対する動作は逆でも良い。サンプリング信号ＳＭＰをクロックに同期して切り換えることによってドット反転が実現される。すなわち図４２の例であれば、ＳＭＰ信号が「Ｈ」の場合は点線で描かれたサンプルホールド回路がサンプリングを行なうため、Ｙ１、Ｙ３、Ｙ５の出力端子には正極サンプルホールド回路１６でサンプリングされた信号が出力され、Ｙ２、Ｙ４、Ｙ６の出力端子には負極サンプルホールド回路２６でサンプリングされた信号が出力される。

図４２の例においては、正極ＤＡ変換回路１７と負極ＤＡ変換回路２７は、それぞれ、３個の正極増幅器１７１、１７２、１７３（ＲＧＢごと）と３個の負極増幅器２７１、２７２、２７３（ＲＧＢごと）を備えている。また、正極ＤＡ変換回路１７は、各増幅器１７１、１７２、１７３のそれぞれに対応して、デコーダ１７４、１７５、１７６を備えている。同様に、負極ＤＡ変換回路２７は、各増幅器２７１、２７２、２７３のそれぞれに対応して、デコーダ２７４、２７５、２７６を備えているＱＶＧＡ画素（２４０ＲＧＢ×３２０）では、フレーム周波数６０Ｈｚでブランキング期間を除くと１水平期間は約５０μｓｅｃであるので、５０μｓｅｃ／１２０＝４１６ｎｓｅｃで駆動する。尚、階調電圧生成回路１５、２５のそれぞれが、図４４に示すように、ＲＧＢごとに独立した階調電圧生成回路要素を備えている場合、回路規模は増大するが高画質化することが可能となる。図４４においては、正極の階調電圧生成回路１５は、ＲＧＢにそれぞれ対応して、階調電圧生成回路要素１５１、１５２、１５３を備えている。同様に、負極の階調電圧生成回路２５は、ＲＧＢにそれぞれ対応して、階調電圧生成回路要素２５１、２５２、２５３を備えている。

画素数が多い場合、図４５に示すようにＤＡ変換回路要素の数を増やすことが好ましい。図４５において、正極ＤＡ変換回路１７及び負極ＤＡ変換回路２７のそれぞれは、ＲＧＢにそれぞれ対応して、各２つのＤＡ変換回路要素を備えている。具体的構成について説明する。正極ＤＡ変換回路１７は、Ｒに対応して増幅器１７１１及びそれに対応するデコーダ１７４１と、増幅器１７１２及びそれに対応するデコーダ１７４２を備えている。増幅器１７１１と増幅器１７１２の出力は、切換回路１７７によって選択的に外部に出力される。図において、増幅器１７１１、１７１２の各出力は異なる配線に出力され、増幅器１７１１の出力Ｒ１＿Ｐは上側の配線（Ｙ１、Ｙ４との接続配線）に、増幅器１７１２の出力Ｒ２＿Ｐは下側の配線（Ｙ７、Ｙ１０との接続配線）に出力される。また、Ｇに対応して増幅器１７２１及びそれに対応するデコーダ１７５１と、増幅器１７２２及びそれに対応するデコーダ１７５２を備えている。増幅器１７２１と増幅器１７２２の出力は、切換回路１７８によって選択的に外部に出力される。増幅器１７２１の出力Ｇ１＿Ｐは上側の配線（Ｙ２、Ｙ５との接続配線）に、増幅器１７２２の出力Ｇ２＿Ｐは下側の配線（Ｙ８、Ｙ１１との接続配線）に出力される。さらに、Ｂに対応して増幅器１７３１及びデコーダ１７６１と、増幅器１７３２及びデコーダ１７６２を備えている。増幅器１７３１と増幅器１７３２の出力は、切換回路１７９によって選択的に外部に出力される。増幅器１７３１の出力Ｂ１＿Ｐは上側の配線（Ｙ３、Ｙ６との接続配線）に、増幅器１７３２の出力Ｂ２＿Ｐは下側の配線（Ｙ９、Ｙ１２との接続配線）に出力される。

負極ＤＡ変換回路２７も同様に、ＲＧＢにそれぞれ対応して、各２つのＤＡ変換回路要素を備えている。具体的には、Ｒに対応して増幅器２７１１及びデコーダ２７４１と、増幅器１７２２及びデコーダ２７４２を備えている。増幅器２７１１と増幅器２７１２の出力は、切換回路２７７によって選択的に外部に出力される。また、Ｇに対応して増幅器２７２１及びデコーダ２７５１と、増幅器２７２２及びデコーダ２７５２を備えている。増幅器２７２１と増幅器２７２２の出力は、切換回路２７８によって選択的に外部に出力される。さらに、Ｂに対応して増幅器２７３１及びデコーダ２７６１と、増幅器２７３２及びデコーダ２７６２を備えている。増幅器２７３１と増幅器２７３２の出力は、切換回路２７９によって選択的に外部に出力される。各増幅器と出力配線との接続関係は、ＤＡ変換回路１７と同様の規則に従っている。

例えば、Ｘ１ラインに信号を出力する場合において、（Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９、Ｙ１０、Ｙ１１、Ｙ１２）には、それぞれ、（Ｒ１＿Ｐ、Ｇ１＿Ｎ、Ｂ１＿Ｐ、Ｒ１＿Ｎ、Ｇ１＿Ｐ、Ｂ１＿Ｎ、Ｒ２＿Ｐ、Ｇ２＿Ｎ、Ｂ２＿Ｐ、Ｒ２＿Ｎ、Ｇ２＿Ｐ、Ｂ２＿Ｎ）の信号が出力される。ライン毎あるいはフレーム毎に極性を反転させる場合は、各端子の出力極性のＰ、Ｎが切り換わる。つまり、（Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８、Ｙ９、Ｙ１０、Ｙ１１、Ｙ１２）には、それぞれ、（Ｒ１＿Ｎ、Ｇ１＿Ｐ、Ｂ１＿Ｎ、Ｒ１＿Ｐ、Ｇ１＿Ｎ、Ｂ１＿Ｐ、Ｒ２＿Ｎ、Ｇ２＿Ｐ、Ｂ２＿Ｎ、Ｒ２＿Ｐ、Ｇ２＿Ｎ、Ｂ２＿Ｐ）の信号が出力される。各配線への出力の切り換えは、各切換回路によって決定される。このように、一つのラインにおいて、同一極同一色の２つのＤＡ変換回路要素が、交互に信号を出力する。同一色かつ同一極性の複数のＤＡ変換回路要素を用意し、各ＤＡ変換回路要素が同一ラインで交互に信号を出力するように切換回路を設けることによって、増幅器のオフセット電圧を時間的に分散して表示むらの発生を抑制することができる。尚、同一極同一色のそれぞれについて、３以上のＤＡ変換回路要素を備えることも可能である。この場合も、各ＤＡ変換回路要素が順番に（巡回的に）信号を出力する。尚、この時、各増幅器において、図４０に示すように差動入力（反転入力、非反転入力）を入れ換えてもよい。

図４６にタイミングチャートを示し、出力Ｙ１を例に詳細に動作を説明する。図４６は、出力Ｙ１及び出力Ｙ１を制御する各スイッチの動作タイミングを示している。前述の通り、ドット反転駆動では隣り合うデータ線ごとに極性が異なるため、２ｎ番目と（２ｎ−１）番目のサンプリングスイッチ１６１、２６１は、それぞれ異なるタイミングでオンしてアナログ映像信号をサンプリングする。このスイッチ１６１、２６１の切り換えは前述の通りサンプリング信号ＳＭＰによって行なわれる。以下では、例として出力Ｙ１について図４６を参照して説明する。また、あわせて出力Ｙ２についても言及する。尚、図４６において示された符号は、ＳＭＰはサンプリング信号、ＳＷ１６１−３３６はそれずれスイッチ１６１−３３６、Ｙ１は出力Ｙ１を示している。

図４６の第１期間において、Ｘ１ラインとしてＹ１から正極のアナログ映像信号、Ｙ２から負極のアナログ映像信号がそれぞれ出力されている場合、図３９又は図４１を見てもわかるとおり、図４６に示すように切換回路３３のスイッチはＹ１では３３４がオンとなる。一方、Ｙ２では３３５がオンとなっている。この時、サンプルホールド回路１６、２６ではＸ２ラインとして出力されるアナログ映像信号のサンプリングが行なわれている。すなわち、Ｙ１側では、図４６に示すように、スイッチ２６１がオンとなって負極のアナログ映像信号をサンプルホールドする。一方、Ｙ２側ではスイッチ１６１がオンとなって正極のアナログ映像信号をサンプルホールドしている。第１期間から第２期間に切り換わる際に、Ｙ１、Ｙ２共にスイッチ３３４、３３５をオフしてスイッチ３３６をオンにし、データ線をＧＮＤレベルにプリチャージする。

サンプリング信号ＳＭＰに応じて第１期間から第２期間へ切り換わる。スイッチ３３６によるプリチャージに関しても、サンプリング信号ＳＭＰに同期させても良い。第２期間に切り換わると、図４６に示すように、Ｙ１ではスイッチ３３５がオンになり、第１期間においてサンプリングした負極のアナログ映像信号を出力する。また、スイッチ１６１がオンになり、正極のアナログ映像信号をサンプリングする。Ｙ２では正負逆の動作が行なわれる。上記の動作をＳＭＰに同期して繰り返すことによって、ドット反転駆動が実現される。

また、プリチャージする電圧はシステムグランドＧＮＤとしたが、システムグランドＧＮＤではなく正極駆動回路の低位電圧ＶＰＬや負極駆動回路の高位電圧ＶＮＨでもよい。本実施形態においてはＶＰＬ＝ＶＮＨ＝ＧＮＤとしている。このような構成により、ｎビットのデジタル映像信号ではなくアナログ映像信号を用いることが可能となる。ｎビットのデジタル映像信号のデータ線（データバス）の本数はｎ本になるが、ＤＡ変換してしまえば１本のアナログ映像信号になるため、このデータ線を駆動するＤＡ変換回路の消費電力はデジタル映像信号を処理するのに比べ１／ｎになる。また、データ線数が減るため、回路規模の低減を図ることもできる。

以上説明したように本実施の形態によれば回路規模及び消費電力を更に低減した液晶表示装置のデータ線駆動回路装置を提供することができる。

実施の形態６．
本実施の形態においては、ＴＦＴ素子で発生するフィードスルー誤差を考慮し、意図的にｃｏｍ電圧をＧＮＤとは異なる値に設定する例を説明する。フィードスルー誤差とは、ゲート電極の寄生容量によって生じ、ＴＦＴ素子のゲート電極に入力される信号の変化が出力信号に影響する誤差である。即ち、ＴＦＴ素子がホールド状態になる際、走査線５からＴＦＴ素子のゲート電極へ入力される走査信号が、出力側である画素電極の電圧へ影響してしまう誤差である。

Ｎ型のＴＦＴ素子を例とすると、ＴＦＴ素子のゲート電極とドレイン電極（画素電極）との間の寄生容量によって、走査線電圧の変化に従って、画素電極の電位が変化する。この電圧変化がフィードスルー誤差である。実施の形態１から５までは、駆動回路の基準電圧と液晶の共通電極の電圧（ｃｏｍ電圧）をＧＮＤとしたが、フィードスルー誤差を考慮する場合は意図的にＧＮＤとは異なる電圧をｃｏｍ電圧として設定し、当該フィードスルー誤差を補償する。

ここで、フィードスルー誤差の値はパネルごとに異なり、パネルごとにｃｏｍ電圧を調整することが必要である。ｎ型ＴＦＴ素子の場合は、フィードスルー誤差は負側に現れることが多いので、駆動回路の基準電圧はＧＮＤで、ｃｏｍ電圧はＧＮＤより低く、負極駆動回路の低位電圧より高い直流電圧に設定する。他方、ｐ型ＴＦＴ素子の場合は、フィードスルー誤差は正側に現れることが多いので、駆動回路の基準電圧はＧＮＤで、ｃｏｍ電圧はＧＮＤより高く、正極駆動回路の高位電圧より低い直流電圧である。こうすることにより、ＴＦＴ素子で発生するフィードスルー誤差をｃｏｍ電圧で相殺することができる。また、ｃｏｍ電圧の値に併せて、データ線駆動回路１の動作電圧も調整する。

詳細な各数値の例としては、ｎ型のＴＦＴ素子の場合、フィードスルー誤差を−１Ｖ程度とすると、ｃｏｍ電圧＝−１Ｖ、ＶＰＨ＝５Ｖ、ＶＮＬ＝−５Ｖである。また、ｐ型のＴＦＴ素子であればフィードスルー誤差が１Ｖ程度とすると、ｃｏｍ電圧＝１Ｖ、ＶＰＨ＝５Ｖ、ＶＮＬ＝−５Ｖである。これにより、フィードスルー誤差による電圧をｃｏｍ電圧で相殺することができる。フィードスルー誤差に対するｃｏｍ電圧の調整は例えば±２Ｖ程度の範囲で調整する。一般にｎ型のＴＦＴ素子が多いため、以下の説明においてはｎ型のＴＦＴ素子を例として説明する。

図４７は本実施の形態にかかる液晶表示装置のブロック図である。データ線駆動回路１は実施の形態１から５のいずれかの回路、若しくはそれらを組み合わせた回路を使用する。電源回路８にはｃｏｍ電圧生成回路９を設け、ｃｏｍ電圧を生成する。電源回路８は、データ線駆動回路１と同一の基板上に製造してもよいし、別の基板上に製造してもよい。ｃｏｍ電圧は、正極の高位電圧ＶＰＨと負極の低位電圧ＶＮＬで動作するバッファで生成し、可変抵抗や抵抗分圧回路等で調整すれば２Ｖから−２Ｖの電圧を出力することができる。この場合、バッファは高電圧素子で製造する必要がある。但し、ｃｏｍ電圧に求められる出力は−１Ｖから−２Ｖ程度であるので、バッファをＧＮＤと負極の低位電圧ＶＮＬとで動作させてもよい。この場合、バッファを中電圧素子で製造することが可能である。バッファをＧＮＤと負極の低位電圧ＶＮＬとで動作させると、ＧＮＤの電圧が出力されにくくなるが、ｃｏｍ電圧にＧＮＤが求められないのであれば問題ない。ＶＰＬ≧ＧＮＤ≧ｃｏｍ電圧≧ＶＮＬとすることで、電源回路でのＤＣＤＣコンバータの昇圧回数を削減し、電源回路の高効率化及び消費電力の低減を図ることができる。

ｃｏｍ電圧は図に示すｃｏｍ電圧生成回路９で生成するが、ＧＮＤとＶＮＬとの間に抵抗分圧回路を設け、抵抗と抵抗との接続点にバイパスコンデンサを設ける簡単な回路構成であってもよい。この場合、ｃｏｍ電圧の調整は抵抗分圧回路の接続抵抗を調整することにより行なうことができる。図４８に、正極のガンマカーブと負極のガンマカーブ及びｃｏｍ電圧の関係を示す。正極のガンマカーブはＧＮＤ以上の電圧、負極のガンマカーブはＧＮＤ以下の電圧となるようにして、ｃｏｍ電圧を−１±１Ｖの範囲で調整する。ここで、調整範囲は便宜的に−１±１Ｖとしたが、上記のようにＧＮＤと負極の低位電圧ＶＮＬでｃｏｍ電圧を生成すれば、その範囲で調整可能である。実施の形態１ではｃｏｍ電圧がＧＮＤであったのでガンマカーブの調整は、正極及び負極ごとに行なうが、本形態では正極及び負極のガンマカーブは固定して、ｃｏｍ電圧だけを調整するので、利便性が向上する。

以上説明したように、本実施の形態によればＴＦＴ素子のフィードスルー誤差による影響を相殺し、回路規模の増大を抑制した液晶表示装置のデータ線駆動回路装置を提供することができる。

以上、本発明についてデータ線駆動回路を例として説明をしてきたが、各回路は、シリコン基板上、ガラス基板上、あるいはプラスチック基板上に製造することができる。

従来技術における液晶表示装置のブロック図である。 従来技術におけるドット反転駆動での各画素の極性を示す模式図である。 従来技術における２ラインドット反転駆動での各画素の極性を示す模式図である。 従来技術におけるデータ線駆動回路のブロック図である。 従来技術におけるデータ線駆動回路のタイミングチャートである。 従来技術におけるデータ線駆動回路のスイッチ状態を示す図である。 本発明の第１の実施形態における液晶表示装置のブロック図である。 本発明の第１の実施形態におけるであるデータ線駆動回路１のブロック図である。 本発明の第１の実施形態におけるクロック生成回路である。 本発明の第１の実施形態におけるクロック生成のタイミングチャートである。 本発明の第１の実施形態における正極レベルシフト回路３２１及び負極レベルシフト回路３２２の詳細図である。 本発明の第１の実施形態における高圧レベルシフト回路３２３の詳細図である。 本発明の第１の実施形態におけるドット反転駆動の画素の極性を模式した図である。 本発明の第１の実施形態における信号処理回路３１の信号を振り分ける回路の図である。 本発明の第１の実施形態における映像信号切換回路３１４の詳細図である。 本発明の第１の実施形態における切換回路３３の詳細図である。 本発明の第１の実施形態における映像信号と駆動信号のタイミング図である。 本発明の第１の実施形態におけるＤＡ変換回路の詳細図である。 本発明の第１の実施形態におけるデコーダ回路である。 本発明の第１の実施形態におけるデコーダ回路である。 本発明の第１の実施形態において使用するタイミングチャートである。 本発明の第１の実施形態における半導体回路装置の断面図である。 本発明の第１の実施形態における領域配置図である。 本発明の第１の実施形態における半導体回路装置の断面図である。 本発明の第１の実施形態における電源電圧表である。 本発明の第１の実施形態における正極駆動回路と負極駆動回路の配置図である。 本発明の第１の実施形態における領域配置図である。 本発明の第１の実施形態における半導体回路装置の断面図である。 本発明の第２の実施形態における映像信号回路のブロック図である。 本発明の第３の実施形態における負極レベルシフト回路３２４の詳細図である。 本発明の実施形態における電源電圧の相関図である。 本発明の第３の実施形態における負極レベルシフト回路３２４の詳細図である。 本発明の第３の実施形態における領域配置図である。 本発明の第３の実施形態における半導体回路装置の断面図である。 本発明の第４の実施形態におけるプリチャージスイッチの詳細図である。 本発明の第４の実施形態におけるタイミングチャートである。 本発明の第４の実施形態におけるプリチャージスイッチの詳細図である。 本発明の第５の実施形態におけるデータ線駆動回路のブロック図である。 本発明の第５の実施形態におけるサンプルホールド回路である。 本発明の第５の実施形態における増幅器詳細図である。 本発明の第５の実施形態におけるサンプルホールド回路である。 本発明の第５の実施形態におけるＤＡ変換回路の詳細図である。 本発明の第５の実施形態における映像信号回路のブロック図である。 本発明の第５の実施形態におけるＤＡ変換回路の詳細図である。 本発明の第５の実施形態におけるＤＡ変換回路である。 本発明の第５の実施形態におけるタイミングチャートである。 本発明の第６の実施形態における液晶表示装置のブロック図である。 本発明の第６の実施形態におけるデジタル映像信号とアナログ映像信号との相関図である。

符号の説明

１ データ線駆動回路、２ 走査線駆動回路、３ 液晶パネル、４ データ線、
５ 走査線、６ 画素、７ 制御回路、８ 電源回路、９ ｃｏｍ電圧生成回路、
１０ 正極駆動回路、１１ 正極シフトレジスタ回路、１２ 正極データレジスタ回路、
１３ 正極データラッチ回路、１４ 変換回路、１５ 正極階調電圧生成回路、
１６ 正極サンプルホールド回路、１７ 変換回路、２０ 負極駆動回路、
２１ 負極シフトレジスタ回路、２２ 負極データレジスタ回路、
２３ 負極データラッチ回路、２４ 変換回路、２５ 負極階調電圧生成回路
２６ 負極サンプルホールド回路、２７ 変換回路、３１ 信号処理回路、
３２ レベルシフト回路、３３ 切換回路、５１ データ線駆動回路、
５８ 電源回路、５９ コモン電圧生成回路、６１ シフトレジスタ回路、
６２ データレジスタ回路、６３ データラッチ回路、６４ 切換回路、
６５ レベルシフト回路、６７ 変換回路、６８ 変換回路、７０ 信号処理回路、
１４１ 増幅器、１４２ スイッチ、１４４ デコーダ回路、
１４５ プリチャージスイッチ、１５１ 階調電圧生成回路要素、
１６１ サンプリングスイッチ、１６２ 容量、１６３ 正極増幅器、
１７１ 正極増幅器、１７４ デコーダ、１７７ 切換回路、１７８ 切換回路、
１７９ 切換回路、２４５ プリチャージスイッチ、２５１ 階調電圧生成回路要素、
２６１ スイッチ、２６２ 容量、２６３ 負極増幅器、２７１ 負極増幅器、
２７４ デコーダ、２７７、２７８、２７９ 切換回路、
３１１、３１２、３１３ ラッチ回路、３１４ 映像信号切換回路、
３１５ データ反転回路、３１６、３１７ ラッチ回路、３２１ 正極レベルシフト回路、
３２２ 負極レベルシフト回路、３２３ 高圧レベルシフト回路、
３２４ 負極レベルシフト回路、３３１、３３２ スイッチ、
３３３ プリチャージスイッチ、３３４、３３５、３３６ スイッチ、
３３７ 増幅器、１６３１ｂ、１６３１ａ スイッチ、１６３１ 入力切換回路、
１６３２ａ、１６３２ｃ、１６３２、１６３２ｂ、１６３２ａ トランジスタ、
１６３２ 差動増幅段、１６３３ａ、１６３３ｂ スイッチ、１６３３ 出力切換回路、
１６３４ 回路、１６３５ａ トランジスタ、１６３５ 出力段、
１６３６ａ、１６３６ｂ スイッチ、１６３６ 切換回路、
１７１１、１７１２、１７２１、１７２２、１７３１、１７３２ 増幅器、
１７４１、１７４２、１７５１、１７５２、１７６１、１７６２ デコーダ、
２７１１、２７１２、２７２１、２７２２、２７３１、２７３２ 増幅器、
２７４１、２７４２、２７５１、２７５２、２７６１、２７６２ デコーダ、
３１４１、３１４２ スイッチ、３１６１ クロック生成回路、３２１１ レベルシフタ、
３２１１ 遅延回路、３２１２、３２１３、３２１４、３２１５ トランジスタ、
３２１６ インバータ、３２２１、３２２２、３２２３、３２２４、
３２２５、３２２６、３２２７、３２２８ トランジスタ、３２２９ インバータ、
３２３１、３２３２、３２３３、３２３４、３２３５、３２３６、３２３７、
３２３８ トランジスタ、３２３９、４４１１、４４１２ インバータ、
４４１３ 論理回路、４４１７ トランジスタ、４４２１、４４２２ インバータ、
４４２３ Ｎｃｈエンハンスメント型トランジスタ、
４４２４ Ｎｃｈディプレッション型トランジスタ

Claims (12)

1. 基準電圧に対して極性の異なる複数の正極のアナログ映像信号と複数の負極のアナログ映像信号を表示装置の複数のデータ線に出力する、表示装置の駆動回路であって、
   第１電圧と前記第１電圧より低い第２電圧が供給され、前記第１電圧が供給された第１ウェルを含み、基板上において一つの領域を形成する第１の連続領域に形成され、前記複数の正極のアナログ映像信号を複数のデータ線のそれぞれに切換回路を介して出力する複数の正極駆動回路と、
   前記第１電圧より低い第３電圧と前記第３電圧より低い第４電圧が供給され、前記第３電圧が供給された第２ウェルを含み、前記基板上において一つの領域を形成する第２の連続領域に形成され、前記複数の負極のアナログ映像信号を前記複数のデータ線のそれぞれに前記切換回路を介して出力する複数の負極駆動回路と、
   を備え、
   前記切換回路は、前記第１電圧と前記第４電圧が供給され、前記第１及び前記第２の連続領域と異なり、前記基板上において一つの領域を形成する第３の連続領域に形成され、前記正極又は前記負極のアナログ映像信号のいずれか一方のアナログ映像信号を前記複数のデータ線のそれぞれに出力する表示装置の駆動回路。
2. 前記基準電圧はシステムグランド電圧である、請求項１に記載の表示装置の駆動回路。
3. 前記正極駆動回路は、シリアルに入力されたデジタル映像信号の電圧レベルを変換し前記基準電圧に対して正極のデジタル映像信号を出力する正極レベルシフト回路と、前記正極のデジタル映像信号をパラレルに展開して出力する正極ラッチ回路と、前記正極ラッチ回路から出力されたデジタル映像信号をＤＡ変換して正極のアナログ映像信号を生成する正極ＤＡ変換回路とを備え、
   前記負極駆動回路は、シリアルに入力されたデジタル映像信号の電圧レベルを変換し前記基準電圧に対して負極のデジタル映像信号を出力する負極レベルシフト回路と、前記負極のデジタル映像信号をパラレルに展開して出力する負極ラッチ回路と、前記負極ラッチ回路から出力されたデジタル映像信号をＤＡ変換して負極のアナログ映像信号を生成する負極ＤＡ変換回路とを備える、
   請求項１に記載の表示装置の駆動回路。
4. 前記正極レベルシフト回路及び前記負極レベルシフト回路の一方は、入力された映像信号を第１の電圧レベルに変換する第１段目の電圧変換回路と、前記第１段目の電圧変換回路の出力を第２の電圧レベルに変換する第２段目の電圧変換回路と、を備え、
   前記正極レベルシフト回路及び前記負極レベルシフト回路の他方は、前記一方のレベルシフト回路よりも少ない段数の電圧変換回路と、遅延回路とを備える、
   請求項３に記載の表示装置の駆動回路。
5. 前記第２電圧と前記第３電圧は、前記基準電圧と等しい電圧である請求項１に記載の表示装置の駆動回路
6. 前記正極駆動回路と前記切換回路との間に設けられ、前記データ線に供給するアナログ映像信号の極性が正極から負極に変化する前に、前記データ線を正極プリチャージ電圧にプリチャージ可能な正極プリチャージスイッチと、
   前記負極駆動回路と前記切換回路との間に設けられ、前記データ線に供給するアナログ映像信号の極性が負極から正極に変化する前に、前記データ線を負極プリチャージ電圧にプリチャージ可能な負極プリチャージスイッチと、
   を備える請求項１に記載の表示装置の駆動回路。
7. 前記正極プリチャージ電圧及び前記負極プリチャージ電圧は共にシステムグランド電圧である請求項６に記載の表示装置の駆動回路。
8. 前記正極プリチャージスイッチは、前記第１電圧と前記第２電圧の電圧範囲で動作し、前記第１の連続領域に形成され、
   前記負極プリチャージスイッチは、前記第３電圧と前記第４電圧の電圧範囲で動作し、前記第２の連続領域に形成される請求項６に記載の表示装置の駆動回路。
9. 前記正極駆動回路及び負極駆動回路は、それぞれボルテージフォロワ回路を備え、第１の駆動期間にデジタル映像信号に基づいて選択した信号を前記ボルテージフォロワ回路を介して出力し、第２の駆動期間においてデジタル映像信号に基づいて選択した信号を前記ボルテージフォロワ回路を介さずに出力する、請求項１に記載の表示装置の駆動回路。
10. 前記正極駆動回路及び負極駆動回路は、それぞれ、差動入力を切り換えるボルテージフォロワ回路を備える、請求項１に記載の表示装置の駆動回路。
11. 前記第１の連続領域、前記第２の連続領域及び前記第３の連続領域に、それぞれＭＯＳトランジスタが形成され、
    前記第１及び前記第２の連続領域の前記ＭＯＳトランジスタのゲート酸化膜の厚さは、前記第３の連続領域のＭＯＳトランジスタのゲート酸化膜の厚さよりも薄い、
    請求項１に記載の表示装置の駆動回路。
12. 前記第１の連続領域、前記第２の連続領域及び前記第３の連続領域に、それぞれＭＯＳトランジスタが形成され、
    前記第１及び前記第２の連続領域の前記ＭＯＳトランジスタのゲート長の長さは前記第３の連続領域のＭＯＳトランジスタのゲート長よりも短い、
    請求項１に記載の表示装置の駆動回路。

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