JP4584131B2 - 液晶表示装置及びその駆動回路 - Google Patents

Description

本発明は、液晶表示装置及びその駆動回路に関し、特にパネルの片側にのみＤ／Ａ変換回路を含むデータ線駆動回路を配置してドット反転駆動するのに好適な液晶表示装置及び駆動回路に関する。

公知の液晶表示装置において、データ線からＴＦＴを介して画素に印加される電圧（以下、画素電圧という）の極性は、所定の期間ごとに反転する。つまり、画素は交流的に駆動される。ここで、極性とは、液晶の共通電極の電圧（ｃｏｍ電圧）を基準とした場合の画素電圧の正負を示す。このような駆動方法は、液晶材料が劣化するのを抑制するために適用されている。

例えば、隣り合う画素ごとに極性が異なるように隣り合うデータ線及び隣り合う走査線ごとに画素電圧の極性を反転するドット反転駆動方式や、隣り合うデータ線ごとに反転し、２本走査線ごとに極性を反転する２Ｈドット反転駆動方式などが知られ、これらの駆動方式により、フリッカなどが低減され画質が向上する。

また、特許文献１には、１つのＤ／Ａ変換回路で複数のデータ線を時分割に駆動する回路が開示されている。特許文献１では、奇数番目のデータ線は上側のデータ線駆動回路に接続し、偶数番目のデータ線は下側のデータ線駆動回路に接続し、任意の水平期間（走査期間ともいう）に上側のデータ線駆動回路で正極のアナログ映像信号を出力すると同時に下側のデータ線駆動回路で負極のアナログ映像信号を出力し、次の水平期間では、上側のデータ線駆動回路で負極のアナログ映像信号を出力すると同時に下側のデータ線駆動回路で正極のアナログ映像信号を出力することでドット反転駆動を実現している。また、水平ブランキング期間にデータ線をｃｏｍ電圧に初期化する初期化回路を有し、書き込み時間、書き込む順序を制御して時分割駆動している。そして、データ線駆動回路の外部から供給される階調電圧は、１水平期間ごとに反転させている。そのため、階調電圧を選択するスイッチ群は高圧素子で製造している。尚、特許文献２には、ＲＧＢ時分割駆動を行う構成が記載されている。
特開平８−１２９３６２号公報 特開２００４−２５８４８５号公報

しかしながら、この従来の駆動回路にはいくつかの問題点がある。第１の問題点は、パネルの上下にデータ線駆動回路を実装する領域が必要となることである。このことによりパネルサイズが大きくなるため１枚のマザーガラスから取れるパネル数が減少する。また、データ線駆動回路に信号や電源を供給するフレキシブル基板の配線の面積が大きくなる。

第２の問題点は、階調電圧を選択するスイッチ群は高圧素子で製造するので、回路面積が増大することである。通常、電源電圧が高いと回路を構成する素子の耐圧を高くする必要があり、ゲート酸化膜Ｔｏｘを厚く、ゲート長Ｌを長く、また素子間の距離を長くするなどしているため、回路面積が大きくなる。

本発明の液晶表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との各交点に設けられた画素とを有する液晶表示装置であって、連続する複数の前記データ線と一の前記走査線との各交点に設けられる画素からなる画素グループを複数備え、各画素グループに含まれる全てのデータ線には、信号を順次出力する時分割駆動によって同一極性の信号を出力し、互いに隣接する前記画素グループには逆極性の信号を出力し、前記各画素グループに含まれるデータ線には、１フレーム毎に極性が反転した信号を出力する。これによって回路規模を低減することができる。

次に、本発明の液晶表示装置の駆動回路は、基準電圧に対して極性の異なる正極のアナログ映像信号と負極のアナログ映像信号とを液晶表示装置のデータ線に出力する液晶表示装置の駆動回路であって、１水平期間の所定の期間に前記正極のアナログ映像信号を第１の複数のデータ線に時分割に連続して出力すると同時に前記負極のアナログ映像信号を第２の複数のデータ線に時分割に連続して出力する。これによって回路規模を低減することができる。

また、本発明の液晶表示装置の駆動回路は、基準電圧に対して極性の異なる正極のアナログ映像信号と負極のアナログ映像信号とを表示装置のデータ線に出力する液晶表示装置の駆動回路であって、基板上の第１の連続領域に形成され、前記正極のアナログ映像信号を出力端子に出力する正極駆動回路と、前記正極駆動回路と出力端子との間に設け、前記データ線の極性が正極から負極に変化する前に前記データ線を前記基準電圧にプリチャージする正極プリチャージ回路と、前記基板上の前記第１の連続領域と異なる第２の連続領域に形成され、前記負極のアナログ映像信号を出力端子に出力する負極駆動回路と、前記負極駆動回路と出力端子との間に設け、前記データ線の極性が負極から正極に変化する前に前記データ線を前記基準電圧にプリチャージする負極プリチャージ回路を備える。これにより高耐圧素子の使用を低減することができ、回路規模の低減を図ることができる。

本発明によれば、液晶表示装置のデータ線駆動回路の回路規模の低減を図ることができる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。

実施の形態１．
図１に本形態の液晶表示装置１００のブロック図を示す。液晶パネルの基板２上には、複数のデータ線３と、データ線３と直交するように複数の走査線４とが形成され、その各交点にスイッチング素子としてのＴＦＴ（Thin Film Transistor）と液晶などを含む画素５が形成されている。画素５には、液晶に電界を印加する表示電極と共通電極が形成されている。表示電極にはデータ線３から画素の輝度（光の透過量）を制御するアナログ映像信号が供給され、共通電極には直流電圧（ＤＣ）のｃｏｍ電圧が共通電極線７から供給される。さらに、基板２上には、走査線４を駆動する走査線駆動回路６と、データ線駆動回路１０のデータ線９０から供給されるアナログ映像信号を時分割に切り換える時分割選択回路８などが形成されている。

また、基板２の片側のみにドライバＩＣ１が配置され、このドライバＩＣ１にデータ線駆動回路１０、信号処理回路１１、及び電源回路１２が設けられている。データ線駆動回路１０は、デジタル映像信号に対応してデータ線３及び画素５にアナログ映像信号を供給する。このデータ線駆動回路１０は、上記のように、基板２の片側のみに配置し、また、後述するＤ／Ａ変換回路から出力されるアナログ映像信号の出力電圧精度の点から、相対精度の高いシリコンなどの半導体基板上にドライバＩＣ１として集積化することが好ましい。また、信号処理回路１１などはマクロ化された回路を使用し自動レイアウトすることから多層配線が容易である半導体基板上に集積化するのが好ましい。

次に、図２に、本発明の液晶表示装置の駆動回路の一部である時分割選択回路８の詳細図を示す。データ線駆動回路１０の１つの出力端子Ｘｎ(データ線９０)に対し、３つのデータ線３が時分割スイッチ８１、８２、８３を介して接続されている。ここでは、例として、３分割駆動で説明するが分割数は４以上であってもよい。ただし、表示単位が３色である場合において分割数が４であった場合、一の色を構成するＲＧＢの各信号が分割される場合がある。一の色を構成するＲＧＢの各信号が異なる経路を通ることにより、経路による微細な特性の違いが与える影響によって、ＲＧＢ間のバランスに誤差が生じ、色むらの原因となる場合がある。一つの色を構成する表示単位がＲＧＢの３色であり、表示単位を構成する画素数が３であることから、色むら等が発生しないように６分割や９分割など３の倍数の分割数であることが好ましい。

ここで、本明細書においては、データ線駆動回路１０の同一の出力端子Ｘｎから出力され、時分割選択回路８によって分割されるアナログ映像信号が供給される画素及びデータ線を夫々画素グループ、データ線グループと定義する。図２においては、Ｒ１、Ｇ１、Ｂ１の３本のデータ線が一つのデータ線グループＤ＿Ｇｎであり、更に一のデータ線グループにおける一のラインＹ１、Ｙ２、Ｙ３毎に画素グループＰ＿Ｇｍが定義される。

また、時分割選択回路８は、前述したように基板２上に製造され、ドライバＩＣ１内部の信号処理回路１１で制御される。時分割選択回路８の制御回路を基板２上に形成して制御してもよいが、データ線駆動回路１０との制御信号の同期が取りやすいようにドライバＩＣ１内部の信号処理回路１１で直接行うのが好ましい。

次に電源回路１２について説明する。電源回路１２は、ドライバＩＣ１の外部から供給される直流電源ＶＤＣからデータ線駆動回路１０や走査線駆動回路６に供給する電圧を生成する回路で、ＤＣＤＣコンバータやレギュレータなどで構成され、データ線駆動回路１０の正極の高位電源電圧ＶＰＨ、負極の低位電源電圧ＶＮＬ、走査線駆動回路６の高位電源電圧ＶＧＨ、低位電源電圧ＶＧＬなどを生成する。ここでは、データ線駆動回路１０の正極の低位電源電圧及び負極の高位電源電圧をシステムグランドＧＮＤとし、ＶＰＨ＝５Ｖ、ＶＮＬ＝−５Ｖ、ＶＧＨ＝１０Ｖ、ＶＧＬ＝−１０として説明する。

この電源回路１２は、電源の出力インピーダンス特性などから基板２上に形成するＴＦＴに比べ移動度が高く、多層配線が容易なシリコン基板上に集積化するのが好ましい。本実施の形態においては、ドライバＩＣ１として上記データ線駆動回路１０及び信号処理回路１１と共に集積化されている。

また、電源回路１２では、液晶の共通電極の電圧（ｃｏｍ電圧）も生成している。ｃｏｍ電圧は、例えばＧＮＤより低く、負極駆動回路の低位電圧より高い直流電圧か、又はＧＮＤより高く、正極駆動回路の高位電圧より低い直流電圧とすることができる。これは、液晶パネルのＴＦＴをオフにするとフィードスルー誤差が発生するために、その誤差を補正する必要があり、液晶の共通電極の電圧は−１Ｖなど直流電圧にする。フィードスルー誤差の量はパネルごとに異なるため、例えば、ＴＦＴがｎ型であれば、フィードスルー誤差は負側になりやすいのでＧＮＤから−２Ｖ程度の範囲で微調整する。ＴＦＴがｐ型であれば、フィードスルー誤差は正側になりやすいのでＧＮＤから＋２Ｖ程度の範囲で微調整する。一般にｎ型のＴＦＴが多いので、以降の説明ではｎ型のＴＦＴでの説明をする。

ｃｏｍ電圧は、正極の高位電圧ＶＰＨと負極の低位電圧ＶＮＬで動作するバッファで生成し、ｃｏｍ電圧として２Ｖから−２Ｖの電圧を出力してもよい。なお、バッファは高圧素子で製造する。バッファをＧＮＤと負側の電圧ＶＮＬで動作させると、ＧＮＤの電圧が出力されにくくなるが、調整電圧範囲をＧＮＤまで保証しないのであればバッファを中圧素子で製造してもよい。

また、ｃｏｍ電圧は、ＧＮＤとＶＮＬとの間に抵抗分圧回路を設け、抵抗と抵抗との接続点にバイパスコンデンサを設ける簡単な構成の回路により生成するようにしてもよい。

図３には、正極のガンマカーブ（Ｐｏｓｉｔｉｖｅ）と負極のガンマカーブ（Ｎｅｇａｔｅｉｖｅ）及びｃｏｍ電圧の関係を示す。正極のガンマカーブはＧＮＤ以上ＶＰＨ以下の電圧で、負極のガンマカーブはＶＮＬ以上ＧＮＤ以下となるようにして、ｃｏｍ電圧を−１±１Ｖの範囲で微調整する。微調整の範囲は便宜的に±１としたが、前述のようにＧＮＤと負極の低位電圧ＶＮＬで製造すれば、その範囲で調整可能である。このように、ｃｏｍ電圧を、ＧＮＤ付近の電圧にすることで、電源回路１２でのＤＣＤＣコンバータの昇圧回数を削減して電源回路１２の効率を向上させ、消費電力の低減を図ることができる。

次に、信号処理回路１１について説明する。信号処理回路１１に入力する信号は、少なくともデジタル映像信号Ｄｘ、クロック信号ＣＬＫ、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃを含み、これらの信号から信号処理回路１１にて水平スタート信号ＳＴＨ、ラッチ信号ＳＴＢ、極性信号ＰＯＬ、時分割スイッチ制御信号、垂直スタート信号ＳＴＶなどの所望のタイミング信号を生成し、データ線駆動回路１０の各回路、時分割選択回路８及び走査線駆動回路６等を制御している。基板２上の回路は、ＶＧＨ、ＶＧＬの電源電圧で動作させるので、基板２上に供給する各信号は、レベルシフトしたＶＧＨ、ＶＧＬの信号を供給する。

信号処理回路１１は、クロックＣＫ１、ＣＫ２のタイミングでデジタル映像信号Ｄｘ（ＤＲ、ＤＧ、ＤＢ）をラッチするそれぞれラッチ回路１１ａ、１１ｂと、極性信号ＰＯＬに応じてデータバスＤＲｏ、ＤＧｏ、ＤＢｏとデータバスＤＲｅ、ＤＧｅ、ＤＢｅとを切り換える切替回路１１ｃとを有する。この信号処理回路１１は、図４に示すように、外部から供給される１画素分（１８ビット）のデジタル映像信号Ｄｘ（ＤＲ、ＤＧ、ＤＢ）をラッチ回路１１ａ及びラッチ回路１１ｂで２クロック分つまり２画素分（３６ビット）にまとめてからデータ線駆動回路１０に出力している。図に示されるようにデジタル映像信号ＤｘはデータバスＤＲｏ、ＤＲｅ、ＤＧｏ、ＤＧｅ、ＤＢｏ、ＤＢｅに出力される。また、切換回路１１ｃが極性信号ＰＯＬに応じて、デジタル映像信号ＤｘのデータバスＤＲｏ、ＤＧｏ、ＤＢｏ、又はデータバスＤＲｅ、ＤＧｅ、ＤＢｅへの出力を切り替える。これは、正極と負極のアナログの映像信号がデータ線駆動回路１０内部で切り換えられるので、これに対応するようにデジタル映像信号Ｄｘのデータバスへの出力の入れ換えを行うためである。さらに、２画素分まとめてデータ線駆動回路１０に供給することで、データ線駆動回路１０でのクロック信号の周波数が半減し、高周波数の電磁波が発生しないという効果がある。

本発明のデータ線駆動回路１０は、正極のアナログ映像信号と負極のアナログ映像信号をデータ線駆動回路１０のそれぞれの出力端子Ｘｎから同時に出力する駆動回路である。ここで、正極、負極とは液晶の液晶共通電極の電圧（ｃｏｍ電圧）を基準とした場合の画素電圧の正負を示すが、本形態においては、基準電圧をシステムグランドＧＮＤ（０Ｖ）とした場合の画素電圧の正負として説明する。

図５に、データ線駆動回路１０のブロック図を示し、各部の構成について説明する。データ線駆動回路１０は、少なくともデータラッチ回路１７、正極レベルシフト回路２１、負極レベルシフト回路２２、正極Ｄ／Ａ変換回路３１、負極Ｄ／Ａ変換回路３２、正極階調電圧生成回路４１、負極階調電圧生成回路４２、及びプリチャージ回路６０を含む回路で構成される。さらに、デジタル映像信号時分割回路５０や、シフトレジスタ回路１５や、データレジスタ回路１６、フレームメモリ（図示なし）を内蔵してもよい。

データレジスタ回路１６は正極データレジスタ回路１６ａ、及び負極データレジスタ回路１６ｂを有する。正極データレジスタ回路１６ａはデジタル映像信号ＤｘのデータバスＤＲｏ、ＤＧｏ、ＤＢｏに接続されており、シフトレジスタ回路１５から入力されるサンプリング信号ＳＰｎに応じてデータバスＤＲｏ、ＤＧｏ、ＤＢｏからのデジタル映像信号をラッチする。負極データレジスタ回路１６ｂはデジタル映像信号ＤｘのデータバスＤＲｅ、ＤＧｅ、ＤＢｅに接続されており、シフトレジスタ回路１５のサンプリング信号ＳＰｎに応じてデータバスＤＲｅ、ＤＧｅ、ＤＢｅからのデジタル映像信号をラッチする。

データレジスタ回路１６はデータラッチ回路１７に接続されている。データラッチ回路１７は正極データラッチ回路１７ａ、負極データラッチ回路１７ｂを有し、データレジスタ回路１６でラッチしたデジタル映像信号Ｄｘを再度ラッチする。データラッチ回路１７はデジタル映像信号時分割回路５０に接続されている。デジタル映像信号時分割回路５０は時分割スイッチ５１、５２、５３を備え、これらのスイッチを切り換えることによって、データラッチ回路１７でラッチされたデジタル映像信号Ｄｘを時系列に順次出力する。デジタル映像信号時分割回路５０による当該時分割動作は、信号処理回路１１から入力される制御信号により制御される。

プリチャージ回路６０は、少なくともデータ線を基準電圧にプリチャージするプリチャージスイッチ６３、６４と、Ｄ／Ａ変換回路３１、３２と出力端子Ｘｎ間の接続スイッチ６５、６６とを有する。更に本実施の形態においては、低消費電力に駆動するための電荷リサイクルスイッチ６１、６２と電荷リサイクル容量６７、６８を有する。そして、これらのスイッチは後述の中圧素子で形成する。電荷リサイクル容量６７、６８は、容量値が大きい方が電荷のリサイクル効果が向上するためドライバＩＣ１の外部に設けるのが好ましい。ここで、電荷リサイクルスイッチ６１、プリチャージスイッチ６３及び接続スイッチ６５は、ＧＮＤからＶＰＬ（５Ｖ）の電圧範囲で動作し、電荷リサイクルスイッチ６２、プリチャージスイッチ６４及び接続スイッチ６６は、ＶＮＬ（−５Ｖ）からＧＮＤの電圧範囲で動作する。これらの各スイッチは夫々の出力端子Ｘｎごとに設けられるが、信号処理回路１１から正極及び負極のレベルシフト回路２１、２２を介して一括して制御される。プリチャージスイッチ６３、６４は、ＭＯＳトランジスタで構成するアナログスイッチ以外でもよく、例えば、ダイオードなどのｐｎ接合素子であってもよい。

また、プリチャージ回路６０と出力端子Ｘｎとの間には、極性切換回路７０を設ける。極性切換回路７０は、各出力端子Ｘｎごとに極性切換スイッチ７１、７２を有し、極性信号ＰＯＬに応じて正極または負極のアナログ映像信号を選択する回路である。極性切換回路７０では、奇数番目の出力端子Ｘｎに正極のアナログ映像信号を選択すると同時に偶数番目の出力端子Ｘｎには負極のアナログ映像信号を選択するか、または、奇数番目の出力端子Ｘｎに負極のアナログ映像信号を選択すると同時に偶数番目の出力端子Ｘｎには正極のアナログ映像信号を選択するように、奇数番目の出力端子Ｘｎと偶数番目の出力端子Ｘｎとの極性が互いに異なるように選択する。ここでも、出力端子ごとに設ける極性切換スイッチ７１、７２は、信号処理回路１１から高圧レベルシフト回路２１、２２を介して一括して制御される。

階調電圧生成回路４１、４２は、複数の抵抗を直列に接続した抵抗分圧回路であって、ガンマ特性に適合するような所望の電圧を生成する。本発明においては、正極と負極のアナログ映像信号を同時に出力することから、正極階調電圧生成回路４１と負極階調電圧生成回路４２を設け、それぞれ、６４値の正極の階調電圧（ＶＰ０〜ＶＰ６３）と、負極の階調電圧（ＶＮ０〜ＶＮ６３）であって、ＲＧＢの色ごとに微調整された複数の階調電圧を時分割に出力することができる。階調電圧生成回路４１、４２は、正極と負極の２個あり、微調整レジスタによりＲＧＢごとの補正値を格納して微調整された正極及び負極の階調電圧を生成している。

正極Ｄ／Ａ変換回路３１は、デジタル映像信号Ｄｘに応じて基準電圧に対して正極のアナログ映像信号を出力し、負極Ｄ／Ａ変換回路３２はデジタル映像信号Ｄｘに応じて基準電圧に対して負極のアナログ映像信号を出力する。正極Ｄ／Ａ変換回路３１及び負極Ｄ／Ａ変換回路３２は、それぞれ後述の中圧素子で形成する。

図６に、正極Ｄ／Ａ変換回路３１の詳細図を示す。正極Ｄ／Ａ変換回路３１は、増幅器３３と、６４個のスイッチで構成するセレクタ３５と、デコーダ３７とで構成され、各回路は、ＧＮＤからＶＰＬ（５Ｖ）の電圧範囲で動作する。セレクタ３５の各スイッチには、正極階調電圧生成回路４１から正極の階調電圧（ＶＰ０〜ＶＰ６３）が供給され、デジタル映像信号Ｄｘに応じて、デコーダ３７により６４値の正極の階調電圧から１値の階調電圧が選択され、選択された階調電圧が増幅器３３を介して出力される。

図７に、負極Ｄ／Ａ変換回路３２の詳細図を示す。負極Ｄ／Ａ変換回路３２は、増幅器３４と、６４個のスイッチで構成するセレクタ３６と、デコーダ３８とで構成され、各回路は、ＶＮＬ（−５Ｖ）からＧＮＤの電圧範囲で動作する。セレクタ３６の各スイッチには、負極階調電圧生成回路４２から負極の階調電圧（ＶＮ０〜ＶＮ６３）が供給され、デジタル映像信号Ｄｘに応じて、デコーダ３８により６４値の負極の階調電圧から１値の階調電圧が選択され、選択された階調電圧が増幅器３４を介して出力される。

なお、信号処理回路１１、データラッチ回路１７などのロジック部はＧＮＤからＶＤＤ（２．５Ｖ）で動作している。そのため、データラッチ回路１７又はデジタル映像信号時分割回路５０と正極Ｄ／Ａ変換回路３１及び負極Ｄ／Ａ変換回路３２との間にはそれぞれ正極レベルシフト回路２１又は負極レベルシフト回路２２を設ける。正極レベルシフト回路２１と負極レベルシフト回路は、後述の中圧素子と高圧素子で形成する。

また、時分割選択回路８は、上述したようにデータ線駆動回路１０の出力端子Ｘｎと複数のデータ線３を複数のスイッチを介して接続する回路である。詳細には、図２に示すように出力端子Ｘ１とデータ線Ｒ１、Ｇ１、Ｂ１との間に時分割スイッチ８１、８２、８３を設ける。即ち、出力端子Ｘｎとデータ線Ｒｎ、Ｇｎ、Ｂｎとの間に時分割スイッチ８１、８２、８３を設ける。この時分割駆動回路８は、走査線駆動回路６と同じＶＧＨ、ＶＧＬの電源電圧で動作させる。

カラー表示のＱＶＧＡ（２４０ＲＧＢ×３２０）画素を３分割駆動するには、ドライバＩＣ１には正極Ｄ／Ａ変換回路３１、負極Ｄ／Ａ変換回路３２などは１２０個ずつ設け、６分割駆動では、６０個ずつ設ける。しかし、電荷リサイクル容量６７、６８は、液晶表示装置に１個ずつ設ければよい。この様に、正極、負極の駆動回路毎に時分割駆動を行い、時分割駆動されるデータ線グループ毎に極性反転させることにより、回路構成を単純化することができる。

次に動作について説明する。水平スタート信号ＳＴＨがシフトレジスタ回路１５に入力されると、順に内部クロック信号ＣＫに同期したサンプリング信号ＳＰｎが生成され、デジタル映像信号Ｄｘは、サンプリング信号ＳＰｎに応じてデータレジスタ回路１６にラッチされる。データレジスタ回路１６でラッチされた、デジタル映像信号Ｄｘは、ラッチ信号ＳＴＢの入力に応答して、並列にデータラッチ回路１７にラッチされる。データラッチ回路１７は正極レベルシフト回路２１又は負極レベルシフト回路２２に接続されており、正極レベルシフト回路２１又は負極レベルシフト回路２２を介してそれぞれ正極Ｄ／Ａ変換回路３１又は負極Ｄ／Ａ変換回路３２に入力される。正極Ｄ／Ａ変換回路３１又は負極Ｄ／Ａ変換回路３２にて正極アナログ映像信号、負極アナログ映像信号に変換され、極性信号ＰＯＬに応じて正極アナログ映像信号と負極アナログ映像信号を選択する極性切換回路７０及び時分割選択回路８を介し、正極及び負極のアナログ映像信号を各データ線３に供給する。

次に詳細な動作について説明する。尚、説明の明確化のため、図８に示すようにデータ線が６本（Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２）で走査線が２本（Ｙ１，Ｙ２）の場合について説明する。また、各データ線（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）に対応するデジタル映像信号を（ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２）とする。そして、図２に示すように第１走査線Ｙ１での各画素の極性は（＋，＋，＋，−，−，−）、第２走査線Ｙ２での各画素の極性は（−，−，−，＋，＋，＋）となるようにＲＧＢ画素反転駆動される。また、各画素は図８に示すように、１フレームごとに各画素が反転するように駆動される。

デジタル映像信号は、図４に示す信号処理回路１１内部で、表示する画素に対応するように入れ換えられる。極性信号ＰＯＬがＬの時は、デジタル映像信号（ＤＲ１、ＤＧ１、ＤＢ１）はデータバス（ＤＲｏ、ＤＧｏ、ＤＢｏ）に供給され正極データレジスタ回路１６ａにラッチされ、デジタル映像信号（ＤＲ２、ＤＧ２、ＤＢ２）はデータバス（ＤＲｅ、ＤＧｅ、ＤＢｅ）に供給され負極データレジスタ回路１６ｂにラッチされ、反対に、極性信号ＰＯＬがＨの時は、デジタル映像信号（ＤＲ１、ＤＧ１、ＤＢ１）はデータバス（ＤＲｅ、ＤＧｅ、ＤＢｅ）に供給され負極データレジスタ回路１６ｂにラッチされ、デジタル映像信号（ＤＲ２、ＤＧ２、ＤＢ２）はデータバス（ＤＲｏ、ＤＧｏ、ＤＢｏ）に供給され正極データレジスタ回路１６ａにラッチされる。

図９は信号処理回路１１から出力される制御信号による、各部の動作を示すタイミングチャートである。図９のタイミングチャートおよび図１０、図１１の電荷リサイクル動作模式図によれば、第１の水平期間の第１のプリチャージ期間Ｔ１に、電荷リサイクルスイッチ６１、６２、極性切換スイッチ７２及び時分割スイッチ８１、８２、８３をオン（図１０の（ａ）の状態）し、前の水平期間に正極に駆動されたデータ線（Ｒ２、Ｇ２、Ｂ２）の正極の電荷を電荷リサイクル容量６７に充電し、同様に、負極に駆動されたデータ線（Ｒ１、Ｇ１、Ｂ１）の負極の電荷を電荷リサイクル容量６８に充電する。

当該動作について更に詳細に説明する。画像信号として正極Ｄ／Ａ変換回路３１及び負極Ｄ／Ａ変換回路３２から出力端子Ｘｎを介してデータ線３に電圧が印加された後、プリチャージスイッチ６３、６４が閉じられるまでは、正極Ｄ／Ａ変換回路３１及び負極Ｄ／Ａ変換回路３２から画素５に含まれるＴＦＴとの間に電荷が滞留している。そこで、出力端子Ｘｎを介してデータ線３に画素信号の電圧を印加した後、極性切換スイッチ７１、７２をそのままの状態にして、時分割スイッチ８１、８２、８３を閉じ、更に電荷リサイクルスイッチ６１、６２を閉じることによって、データ線３に滞留している電荷が電荷リサイクル容量６７、６８に回収される。

次に、第１の水平期間の第２のプリチャージ期間Ｔ２に、プリチャージスイッチ６３、６４、極性切換スイッチ７２及び時分割スイッチ８１、８２、８３をオン（図１０の（ｂ）の状態）し、前の水平期間に正極に駆動されたデータ線３（Ｒ２、Ｇ２、Ｂ２）を基準電圧（ＧＮＤ）にプリチャージし、同様に、負極に駆動されたデータ線３（Ｒ１、Ｇ１、Ｂ１）を基準電圧（ＧＮＤ）にプリチャージして中和させる。この時、電荷リサイクルスイッチ６１、６２は開いた状態でプリチャージを行うので、電荷リサイクル容量６７、６８には電荷が保持される。

次に、第１の水平期間の第３のプリチャージ期間Ｔ３に、電荷リサイクルスイッチ６１、６２、極性切換スイッチ７１及び時分割スイッチ８１、８２、８３をオン（図１１の（ｃ）の状態）し、第２のプリチャージ期間Ｔ２に基準電圧になっているデータ線３（Ｒ１、Ｇ１、Ｂ１）に電荷リサイクル容量６７から正極の電荷を放電し、同様に、データ線３（Ｒ２、Ｇ２、Ｂ２）に電荷リサイクル容量６８から負極の電荷を放電する。即ち、第１のプリチャージ期間Ｔ１において回収して電荷リサイクル容量６７、６８に保持した電荷を、極性切換スイッチ７１、７２を切り換えて開放することにより、当該電荷を回収したデータ線とは逆のデータ線３に放電する。こうすることにより、電荷の再利用が行われ、次に画素信号としてデータ線３に印加される電圧が、正極Ｄ／Ａ変換回路３１又は負極Ｄ／Ａ変換回路３２から印加される電圧に達するのに要する電力が低減される。

次に、第１の水平期間の駆動期間に接続スイッチ６５、６６、極性切換スイッチ７１をオン（図１１の（ｄ）の状態）し、時分割スイッチ８１、８２、８３を切り換えることによりアナログ映像信号をデータ線３に出力する。即ち、第１の水平期間の第１の駆動期間Ｔ４に接続スイッチ６５、６６、極性切換スイッチ７１及び時分割スイッチ８１をオンしてデータ線Ｒ１に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｒ２に出力端子Ｘ２から負極のアナログ映像信号を出力する。次に、第１の水平期間の第２の駆動期間Ｔ５に接続スイッチ６５、６６、極性切換スイッチ７１及び時分割スイッチ８２をオンしてデータ線Ｇ１に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｇ２に出力端子Ｘ２から負極のアナログ映像信号を出力する。次に、第１の水平期間の第３の駆動期間Ｔ６に接続スイッチ６５、６６、極性切換スイッチ７１及び時分割スイッチ８３をオンしてデータ線Ｂ１に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｂ２に出力端子Ｘ２から負極のアナログ映像信号を出力する。

次に、第２の水平期間の第１のプリチャージ期間Ｔ１１に、電荷リサイクルスイッチ６１、６２、極性切換スイッチ７１及び時分割スイッチ８１、８２、８３をオンし、第１の水平期間に正極に駆動されたデータ線３（Ｒ１、Ｇ１、Ｂ１）の正極の電荷を電荷リサイクル容量６７に充電し、同様に、負極に駆動されたデータ線３（Ｒ２、Ｇ２、Ｂ２）の負極の電荷を電荷リサイクル容量６８に充電する。次に、第２の水平期間の第２のプリチャージ期間Ｔ１２に、プリチャージスイッチ６３、６４、極性切換スイッチ７１及び時分割スイッチ８１、８２、８３をオンし、第１の水平期間に正極に駆動されたデータ線３（Ｒ１、Ｇ１、Ｂ１）を基準電圧（ＧＮＤ）にプリチャージし、同様に、負極に駆動されたデータ線（Ｒ２、Ｇ２、Ｂ２）を基準電圧（ＧＮＤ）にプリチャージして中和させる。次に、第２の水平期間の第３のプリチャージ期間Ｔ１３に、電荷リサイクルスイッチ６１、６２、極性切換スイッチ７２及び時分割スイッチ８１、８２、８３をオンし、第２のプリチャージ期間Ｔ１２に基準電圧になっているデータ線（Ｒ２、Ｇ２、Ｂ２）に電荷リサイクル容量６７から正極の電荷を放電し、同様に、データ線３（Ｒ１、Ｇ１、Ｂ１）に電荷リサイクル容量６８から負極の電荷を放電する。

次に、第２の水平期間の第１の駆動期間Ｔ１４に接続スイッチ６５、６６、極性切換スイッチ７２、時分割スイッチ８１をオンしてデータ線Ｒ１に出力端子Ｘ１から負極のアナログ映像信号を出力し、データ線Ｒ２に出力端子Ｘ２から正極のアナログ映像信号を出力する。次に、第２の水平期間の第２の駆動期間Ｔ１５に接続スイッチ６５、６６、極性切換スイッチ７２及び時分割スイッチ８２をオンしてデータ線Ｇ１に出力端子Ｘ１から負極のアナログ映像信号を出力し、データ線Ｇ２に出力端子Ｘ２から正極のアナログ映像信号を出力する。次に、第２の水平期間の第３の駆動期間Ｔ１６に接続スイッチ６５、６６、極性切換スイッチ７２及び時分割スイッチ８３をオンしてデータ線Ｂ１に出力端子Ｘ１から負極のアナログ映像信号を出力し、データ線Ｂ２に出力端子Ｘ２から正極のアナログ映像信号を出力する。

以上の動作によれば、正極Ｄ／Ａ変換回路３１及び電荷リサイクルスイッチ６１、プリチャージスイッチ６３、接続スイッチ６５には、正極の電圧しか印加されず、また、負極Ｄ／Ａ変換回路３２及び電荷リサイクルスイッチ６２、プリチャージスイッチ６４、接続スイッチ６６には、負極の電圧しか印加されない。よって、これらの素子は、後述の中圧素子（５Ｖ）で形成することができる。中圧素子では、高圧素子に比べゲート酸化膜が薄く、またゲート長が短いので回路面積を縮小することができる。

また、フリッカの発生を抑制するには、ｃｏｍ電圧の変動を抑制するのが効果的である。本形態のように、Ｒ１画素とＲ２画素のように画素が隣接していなくとも、１回の書き込みにおいて、画素に同時に書き込まれる正極と負極のアナログ信号の総電荷量がほぼ同じであれば、正の電荷と負の電荷がうち消し合いｃｏｍ電圧の変動は微少である。

また、一連のプリチャージ動作により、データ線に蓄積された正極と負極の電荷の回収及び再利用を行い、最大で５０％の電荷リサイクル効果が得られ、消費電力を低減することができる。

次に、本発明のドライバＩＣ１を半導体製造装置で製造する例を説明する。本発明では、低電圧（２．５Ｖ）で動作する低圧素子、中電圧（５Ｖ）で動作する中圧素子、高電圧（２０Ｖ）で動作する高圧素子を拡散プロセスで製造する例を説明する。尚、上記の電圧は例であって、低電圧＜中電圧＜高電圧の関係であれば、これら以外の電圧でもよい。但し、中圧素子には正極で用いられるものと負極で用いられるものがあり、高圧素子はその両方の電圧範囲で用いることが可能である。

一般に、半導体集積回路におけるトランジスタなどのデバイス素子は、電圧が高いと素子面積が大きくなることが知られており、最小となるゲート長Ｌｍｉｎ、ゲート幅Ｗｍｉｎ、ゲート酸化膜厚Ｔｏｘの関係は、Ｌｍｉｎ（低圧素子）＜Ｌｍｉｎ（中圧素子）＜Ｌｍｉｎ（高圧素子）、Ｗｍｉｎ（低圧素子）＜Ｗｍｉｎ（中圧素子）＜Ｗｍｉｎ（高圧素子）、Ｔｏｘ（低圧素子）＜Ｔｏｘ（中圧素子）＜Ｔｏｘ（高圧素子）である。よって、高圧素子をできるだけ使用しない回路構成にすることで、ドライバＩＣ１のチップサイズを小さくすることができる。

本形態では、信号処理回路１１、データラッチ回路１７などのロジック部は低圧素子で製造し、正極Ｄ／Ａ変換回路３１、負極Ｄ／Ａ変換回路３２、プリチャージ回路６０は中圧素子で製造し、極性切換回路７０と負極レベルシフト回路２２の一部及び信号処理回路１１の一部を高電圧素子で製造する。信号処理回路１１の一部に高圧素子が使われるのは、走査線駆動回路６及び時分割選択回路８への制御信号はレベルシフト回路を介して入力されるからである。

図１２は半導体集積回路における基板及び基板上の素子の構成を示す断面図である。高圧（２０Ｖ）基準で製造したＮ型トランジスタをＱ１ｎ、Ｐ型トランジスタをＱ１ｐ、中圧（５Ｖ）基準で製造したＮｗｅｌｌ−２上のＮ型トランジスタをＱ２ｎ、Ｐ型トランジスタをＱ２ｐとし、Ｎｗｅｌｌ−３上のＮ型トランジスタをＱ３ｎ、Ｐ型トランジスタをＱ３ｐとし、低圧（２．５Ｖ）基準で製造したＮｗｅｌｌ−４上のＮ型トランジスタをＱ４ｎ、Ｐ型トランジスタをＱ４ｐとする。

基板（Ｐｓｕｂ）の電圧は最低電圧ＶＧＬ＝−１０Ｖとして、信号処理回路１１はＮｗｅｌｌ−４上に、正極Ｄ／Ａ変換回路３１などはＮｗｅｌｌ−３上に、負極Ｄ／Ａ変換回路３２などはＮｗｅｌｌ−２上に製造し、極性切換回路７０と負極レベルシフト回路２２の一部、信号処理回路１１の一部はＰｓｕｂとＮｗｅｌｌ−１上に製造する。ドライバＩＣ１には、トランジスタ以外に抵抗や、コンデンサやダイオードなどのデバイス素子も設けられるが、それらの素子の耐圧も確保する。

データ線駆動回路１０は、複数のデータ線を駆動するため、Ｄ／Ａ変換回路などが複数あり、動作電圧に応じてそれぞれの回路が、各Ｎｗｅｌｌの連続した領域に配置される。異電位のＮｗｅｌｌ間隔は、数十μｍ程度必要であるため、同一の電圧範囲の回路は、連続したＮｗｅｌｌ内に配置すると回路面積が小さくなる。

本形態では、極性切換回路７０は、高圧素子（２０Ｖ）で製造しているため、極性切換回路７０を動作する電圧は、ＶＧＬ＝−１０ＶとＶＰＨ＝５Ｖとの電圧範囲であってもよいし、ＶＧＬ＝−１０ＶとＶＧＨ＝１０Ｖとの電圧範囲であってもよいため、Ｎｗｅｌｌ−１の電圧は、ＶＰＨ＝５ＶまたはＶＧＨ＝１０Ｖとする。

本形態では、基板はＰ型半導体で説明したが、基板はＮ型半導体（Ｎｓｕｂ）でもよい。この場合には、Ｎｓｕｂの電圧は最高電圧ＶＧＨ＝１０Ｖとすればよい。

実施の形態２．
実施の形態１においては、極性切換回路７０は、ドライバＩＣ１に形成され、時分割選択回路８はパネル上に形成されていたが、極性切換の機能と時分割切換の機能を有する選択回路をパネル上に形成してもよい。本形態におけるドライバＩＣ１のＤ／Ａ変換回路部とプリチャージ回路部の詳細図を図１３に示す。

実施の形態１では、プリチャージ回路６０と出力端子Ｘｎとの間に極性切換回路７０を設けていたが、本実施の形態では、プリチャージ回路６０と出力端子Ｘｎとを直接接続し、図１４に示すように、時分割選択回路８は、データ線３ごとに２個のスイッチで構成し、それぞれのスイッチは、奇数番目の出力端子と偶数番目の出力端子に接続され、極性切換機能を含んでいる。その結果、パネル２上の時分割選択回路８を構成するスイッチ数は、実施の形態１に比べ２倍になっている。例えば、出力端子Ｘ１は、３本のデータ線（Ｒ１、Ｇ１、Ｂ１）にスイッチ８１、８２、８３を介して接続されると共に３本のデータ線（Ｒ２、Ｇ２、Ｂ２）にスイッチ８４、８５、８６を介して接続される。そして、出力端子Ｘ１に隣接する出力端子Ｘ２は、３本のデータ線（Ｒ２、Ｇ２、Ｂ２）にスイッチ８１、８２、８３を介して接続されると共に３本のデータ線（Ｒ１、Ｇ１、Ｂ１）にスイッチ８４、８５、８６を介して接続される。

また、実施の形態１では、ドライバＩＣ１の出力端子Ｘｎからは正極または負極のアナログ映像信号が出力されたが、本形態では、奇数番目の出力端子からは正極のアナログ映像信号、偶数番目の出力端子からは負極のアナログ映像信号が出力される。いうまでもないが、奇数番目の出力端子からは負極のアナログ映像信号、偶数番目の出力端子からは正極のアナログ映像信号が出力される回路構成でもよい。

本実施の形態では、電源回路１２など高圧素子はパネル２上に形成し、データ線駆動回路１０及び信号処理回路１１をドライバＩＣ１上に形成している。この構成によれば、正極または負極のＤ／Ａ変換回路からのアナログ映像信号は、実施の形態１では、接続スイッチ６５、６６、極性切換スイッチ７１、７２及び時分割選択回路８に含まれるスイッチの計３個のスイッチを介して各データ線に出力されているが、本実施の形態では、接続スイッチ６５、６６、時分割選択回路８に含まれるスイッチの計２個のスイッチを介して各データ線３にアナログ映像信号が出力されることにより、スイッチのオン抵抗が小さくなることで駆動時間を短くすることができる。

また、ドライバＩＣに含まれる高圧素子は、負極レベルシフト回路の一部のみとなり、ドライバＩＣ１のチップサイズを小さくすることができる。

さらに、実施の形態１と同様に、プリチャージ回路６０を構成する各スイッチ（６１〜６６）は中圧素子で製造する。このプリチャージ回路６０のスイッチは、ガラス基板などのパネル２上に形成するより半導体基板上に製造した方がトランジスタの能力が１桁以上よいため、プリチャージ時間を短くすることができる。プリチャージ時間が短くなるということは、相対的に駆動時間が長くなるので、分割数を増やして、Ｄ／Ａ変換回路の数を低減することができる。

次に図１５のタイミングチャートを用いて本実施の形態の動作について説明する。第１の水平期間の第１のプリチャージ期間Ｔ２１に、電荷リサイクルスイッチ６１、６２、時分割スイッチ８４、８５、８６をオンし、前の水平期間に正極に駆動されたデータ線（Ｒ２、Ｇ２、Ｂ２）の正極の電荷を電荷リサイクル容量６７に充電し、同様に、負極に駆動されたデータ線（Ｒ１、Ｇ１、Ｂ１）の負極の電荷を電荷リサイクル容量６８に充電する。次に、第１の水平期間の第２のプリチャージ期間Ｔ２２に、プリチャージスイッチ６３、６４、時分割スイッチ８４、８５、８６をオンし、前の水平期間に正極に駆動されたデータ線（Ｒ２、Ｇ２、Ｂ２）を基準電圧（ＧＮＤ）にプリチャージし、同様に、負極に駆動されたデータ線（Ｒ１、Ｇ１、Ｂ１）を基準電圧（ＧＮＤ）にプリチャージして中和させる。

次に、第１の水平期間の第３のプリチャージ期間Ｔ２３に、電荷リサイクルスイッチ６１、６２、時分割スイッチ８１、８２、８３をオンし、第２のプリチャージ期間Ｔ２２に基準電圧になっているデータ線（Ｒ１、Ｇ１、Ｂ１）に電荷リサイクル容量６７から正極の電荷を放電し、同様に、データ線（Ｒ２、Ｇ２、Ｂ２）に電荷リサイクル容量６８から負極の電荷を放電する。こうすることにより、各データ線３に画素信号として印加した電荷の回収及び再利用を行う。

次に、第１の水平期間の第１の駆動期間Ｔ２４に接続スイッチ６５、６６、時分割スイッチ８１をオンしてデータ線Ｒ１に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｒ２に出力端子Ｘ２から負極のアナログ映像信号が出力される。次に、第１の水平期間の第２の駆動期間Ｔ２５に接続スイッチ６５、６６、時分割スイッチ８２をオンしてデータ線Ｇ１に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｇ２に出力端子Ｘ２から負極のアナログ映像信号を出力する。次に、第１の水平期間の第３の駆動期間Ｔ２６に接続スイッチ６５、６６、時分割スイッチ８３をオンしてデータ線Ｂ１に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｂ２に出力端子Ｘ２から負極のアナログ映像信号を出力する。

次に、第２の水平期間の第１のプリチャージ期間Ｔ３１に、電荷リサイクルスイッチ６１、６２、時分割スイッチ８１、８２、８３をオンし、第１の水平期間に正極に駆動されたデータ線（Ｒ１、Ｇ１、Ｂ１）の正極の電荷を電荷リサイクル容量６７に充電し、同様に、負極に駆動されたデータ線（Ｒ２、Ｇ２、Ｂ２）の負極の電荷を電荷リサイクル容量６８に充電する。次に、第２の水平期間の第２のプリチャージ期間Ｔ３２に、プリチャージスイッチ６３、６４、時分割スイッチ８１、８２、８３をオンし、第１の水平期間に正極に駆動されたデータ線（Ｒ１、Ｇ１、Ｂ１）を基準電圧（ＧＮＤ）にプリチャージし、同様に、負極に駆動されたデータ線（Ｒ２、Ｇ２、Ｂ２）を基準電圧（ＧＮＤ）にプリチャージして中和させる。次に、第２の水平期間の第３のプリチャージ期間Ｔ３３に、電荷リサイクルスイッチ６１、６２、時分割スイッチ８４、８５、８６をオンし、第２のプリチャージ期間に基準電圧になっているデータ線（Ｒ２、Ｇ２、Ｂ２）に電荷リサイクル容量６７から正極の電荷を放電し、同様に、データ線（Ｒ１、Ｇ１、Ｂ１）に電荷リサイクル容量６８から負極の電荷を放電する。

次に、第２の水平期間の第１の駆動期間Ｔ３４に接続スイッチ６５、６６、時分割スイッチ８４をオンしてデータ線Ｒ２に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｒ１に出力端子Ｘ２から負極のアナログ映像信号を出力する。次に、第２の水平期間の第２の駆動期間Ｔ３５に接続スイッチ６５、６６、時分割スイッチ８５をオンしてデータ線Ｇ２に出力端子Ｘ１端子から正極のアナログ映像信号を出力し、データ線Ｇ１に出力端子Ｘ２端子から負極のアナログ映像信号を出力する。次に、第２の水平期間の第３の駆動期間Ｔ３６に接続スイッチ６５、６６、時分割スイッチ８６をオンしてデータ線Ｂ２に出力端子Ｘ１から正極のアナログ映像信号を出力し、データ線Ｂ１に出力端子Ｘ２から負極のアナログ映像信号を出力する。各画素は図８に示すように、フレームごとに反転するように駆動される。

実施の形態１及び２において、画素への書き込み順序は、Ｒ→Ｇ→Ｂで便宜説明してきたが、時分割スイッチ８１、８２、８３をＴＦＴで形成した場合に、当該ＴＦＴのリーク電流を考慮すると、Ｇ（緑）がＲ（赤）Ｂ（青）に比べて感度が高いので、Ｒ→Ｂ→ＧまたはＢ→Ｒ→Ｇの順のようにＧを最後に書き込むことが好ましい。また、分割数は３で説明してきたが、３に限らない。この場合、ＲＧＢ３色であることから分割数は３の倍数が好ましく、例えば、６分割であれば、１つのＤ／Ａ変換回路でＲ１→Ｒ２→Ｂ１→Ｂ２→Ｇ１→Ｇ２などの順に同じ色の画素から優先して書き込むのが好ましい。Ｒ１→Ｂ１→Ｇ１→Ｒ２→Ｂ２→Ｇ２と書き込むとＲ１とＲ２との間にＢ１とＧ１の書き込み時間があるので、この間にＴＦＴで形成された時分割スイッチのリーク電流により、Ｒ１画素の電圧が変動してしまい表示むらになるからである。

また、分割数が多くなればなるほど、Ｄ／Ａ変換回路が削減できるが、パネル上の表示むらが顕著に現れるので、１、２フレーム目（Ｒ１→Ｒ２→Ｂ１→Ｂ２→Ｇ１→Ｇ２）、３、４フレーム目（Ｒ２→Ｒ１→Ｂ２→Ｂ１→Ｇ２→Ｇ１）のように４フレームを１つの単位としてフレーム間で同一色の画素の書き込み順序を変えるのが好ましい。

実施の形態３．
実施の形態２においては、極性切換の機能と時分割切換の機能を有する選択回路をパネル上に形成しているが、さらに、電荷リサイクルの回路もパネル上に形成してもよい。

図１６に本形態の液晶表示装置２００のブロック図を示す。液晶パネルの基板２上に、さらに電荷リサイクル回路９を形成する。電荷リサイクル回路９は、ドライバＩＣ１上の信号処理回路１１から出力される信号で制御される。次に電荷リサイクル回路９の詳細を図１７を参照して説明する。電荷リサイクル回路９は、各データ線３ごとに並列に２個の電荷リサイクルスイッチ９１、９２を設け、電荷リサイクルスイッチ９１、９２の他端は、データ線グループごとに回収線９５又は回収線９６に接続される。回収線９５及び９６はそれぞれ電荷リサイクル容量９３及び９４に接続される。電荷リサイクルスイッチ９１、９２は水平期間の初めのプリチャージ期間に極性信号ＰＯＬに応じて制御される。この電荷リサイクル回路９も、走査線駆動回路６や時分割駆動回路８と同じくＶＧＨ、ＶＧＬの電源電圧で動作させる。

電荷リサイクル回路９の動作について、図１８のタイミングチャートを用いて説明する。第１の水平期間では極性信号ＰＯＬがＨである。そして、第１の水平期間の第１のプリチャージ期間Ｔ４１にスイッチ８１、８２、８３はターンオフ、スイッチ９２をターンオンし、データ線３に蓄積された電荷を電荷リサイクル容量９３に電荷を移動して電荷の回収を行う。次に、第１の水平期間の第２のプリチャージ期間Ｔ４２にスイッチ９２をターンオフ、スイッチ８１、８２、８３をターンオンし、ドライバＩＣ１内のプリチャージスイッチ６３、６４をターンオンし基準電圧にプリチャージする。次に、第１の水平期間の第３のプリチャージ期間Ｔ４３にプリチャージスイッチ６３、６４をターンオフ、スイッチ８１、８２、８３をターンオフ、スイッチ９１をターンオンして電荷リサイクル容量９４からデータ線３に電荷を移動して電荷の再利用を行う。

第２の水平期間では、極性信号ＰＯＬがＬとなる。そして、第２の水平期間の第１のプリチャージ期間Ｔ５１にスイッチ８１、８２、８３はターンオフ、スイッチ９１をターンオンし、データ線３に蓄積された電荷を電荷リサイクル容量９４に電荷を移動して電荷の回収を行う。次に、第２の水平期間の第２のプリチャージ期間Ｔ５２に、スイッチ９１をターンオフ、スイッチ８１、８２、８３をターンオンし、ドライバＩＣ１内のプリチャージスイッチ６３、６４をターンオンし基準電圧にプリチャージする。次に、第２の水平期間の第３のプリチャージ期間Ｔ５３に、プリチャージスイッチ６３、６４をターンオフ、スイッチ８１、８２、８３をターンオフ、スイッチ９２をターンオンして電荷リサイクル容量９３からデータ線に電荷を移動して電荷の再利用を行う。なお、駆動期間（Ｔ４４〜Ｔ４６、Ｔ５４〜Ｔ５６）における動作は実施の形態１と同様である。

本実施の形態においては、実施の形態１、２と同様に、パネルの片側にのみＤ／Ａ変換回路を含む駆動回路を配置する構成とすることができ、データ線駆動回路の回路規模を低減することができる。また、正極Ｄ／Ａ変換回路３１には、正極の電圧しか印加されず、負極Ｄ／Ａ変換回路３２には、負極の電圧しか印加されない。よって、これらの素子は、中圧素子（５Ｖ）で形成することができ、高圧素子で形成するのに比べゲート酸化膜が薄く、またゲート長が短くすることができ、回路面積を縮小することができる。

そして、本実施の形態においては、更に、電荷リサイクル回路９をドライバＩＣ１の外部にすることで、ドライバＩＣ１内部のＧＮＤへのノイズが減少し、ドライバＩＣ１内部の電源回路１２にノイズが伝播することを防止することができるため、ｃｏｍ電圧などが安定して良好な表示を得ることができる。

また、実施の形態１、２及び３において、基準電圧はシステムグランドとして説明したが、システムグランドでなくてもよい。薄膜トランジスタＴＦＴ（Thin Film Transistor）のフィードスルー誤差分だけ電圧をシフトした電圧であってもよい。具体的には、ＴＦＴのフィードスルー誤差が−１Ｖであれば、ｃｏｍ電圧をシステムグランドとし、ドライバＩＣ１の基準電圧は１ＶとしてこれをドライバＩＣ１の仮想ＧＮＤとする。つまり、正極の高位電源電圧ＶＰＨ＝６Ｖ、正極の低位電源電圧（仮想ＧＮＤ）＝１Ｖ、負極の高位電源電圧（仮想ＧＮＤ）＝１Ｖ、負極の低位電源電圧ＶＮＬ＝−４Ｖとしてもよい。

本発明の第１の実施形態における液晶表示装置のブロック図である。 本発明の第１の実施形態における時分割選択回路８の詳細図である。 本発明の第１の実施形態におけるデジタル入力信号とアナログ信号の相関図である。 本発明の第１の実施形態におけるデジタル映像信号の入れ換え回路の詳細図である。 本発明の第１の実施形態におけるデータ線駆動回路１０のブロック図である。 本発明の第１の実施形態における正極Ｄ／Ａ変換回路３１の詳細図である。 本発明の第１の実施形態における負極Ｄ／Ａ変換回路３２の詳細図である。 本発明の第１の実施形態における画素の極性の模式図である。 本発明の第１の実施形態におけるタイミングチャートである。 本発明の第１の実施形態におけるプリチャージ動作の詳細図である。 本発明の第１の実施形態におけるプリチャージ動作の詳細図である。 本発明の第１の実施形態における半導体集積回路の断面図である。 本発明の第２の実施形態におけるデータ線駆動回路１０の出力部の詳細図である。 本発明の第２の実施形態における時分割選択回路８の詳細図である。 本発明の第２の実施形態におけるタイミングチャートである。 本発明の第３の実施形態における液晶表示装置のブロック図である。 本発明の第３の実施形態における電荷リサイクル回路９の詳細図である。 本発明の第３の実施形態における電荷リサイクルのタイミングチャートである。

符号の説明

１ ドライバＩＣ、２ 液晶パネル基板、３ データ線、４ 走査線、５ 画素、
６ 走査線駆動回路、７ 共通電極線、８ 時分割選択回路、９ 電荷リサイクル回路、
１０ データ線駆動回路、１１ 信号処理回路、１１ａ、１１ｂ ラッチ回路、１１ｃ 切換回路、
１２ 電源回路、１５ シフトレジスタ回路、１６ データレジスタ回路、
１６ａ 正極データレジスタ回路、１６ｂ 負極データレジスタ回路、
１７ データラッチ回路、１７ａ 正極データラッチ回路、
１７ｂ 負極データラッチ回路、２１ 正極レベルシフト回路、
２２ 負極レベルシフト回路、３１ 正極Ｄ／Ａ変換回路、３２ 負極Ｄ／Ａ変換回路、
３３、３４ 増幅器、３５、３６ セレクタ、３７、３８ デコーダ、
４１ 正極階調電圧生成回路、４２ 負極階調電圧生成回路、
５０ デジタル映像信号時分割回路、６０ プリチャージ回路、
６１、６２、９１、９２ 電荷リサイクルスイッチ、６３、６４ プリチャージスイッチ、
６５、６６ 接続スイッチ、６７、６８、９３、９４ 電荷リサイクル容量、７０ 極性切換回路、
７１、７２ 極性切換スイッチ、
８１、８２、８３、８４、８５、８６ 時分割スイッチ、
９０ 出力端子、１００、２００ 液晶表示装置

Claims (7)

1. 基準電圧に対して極性の異なる正極のアナログ映像信号と負極のアナログ映像信号とを液晶表示装置のデータ線に出力する液晶表示装置の駆動回路であって、
   前記基準電圧と前記基準電圧より高い第１の電圧とで規定される第１の電圧範囲で動作し、デジタル映像信号に応じて前記基準電圧に対して正極のアナログ映像信号を出力する正極Ｄ／Ａ変換回路と、
   前記基準電圧と前記基準電圧より低い第２の電圧とで規定される第２の電圧範囲で動作し、デジタル映像信号に応じて前記基準電圧に対して負極のアナログ映像信号を出力する負極Ｄ／Ａ変換回路と、
   前記正極Ｄ／Ａ変換回路と奇数又は偶数出力端子との間に設けられ、前記第１の電圧範囲で動作し、データ線に供給された正極のアナログ映像信号の電位が定常状態になり、前記データ線に供給されたアナログ映像信号の極性が変化する前に、前記データ線を前記基準電圧に近づくようにプリチャージする正極プリチャージ回路と、
   前記負極Ｄ／Ａ変換回路と前記偶数又は奇数出力端子との間に設けられ、前記第２の電圧範囲で動作し、データ線に供給された負極のアナログ映像信号の電位が定常状態になり、前記データ線に供給されたアナログ映像信号の極性が変化する前に、前記データ線を前記基準電圧に近づくようにプリチャージする負極プリチャージ回路と、
   前記デジタル映像信号を保持するラッチ回路と前記正極及び負極Ｄ／Ａ変換回路との間に設けられ、前記ラッチ回路で保持した前記デジタル映像信号を時分割に出力するマルチプレクサ回路と、
   を前記データ線が形成されるパネル基板と異なる半導体基板に形成し、
   時分割に出力される前記デジタル映像信号に応じ、前記正極のアナログ映像信号を第１の複数の画素に時分割に連続して出力すると同時に前記負極のアナログ映像信号を第２の複数の画素に時分割に連続して出力する液晶表示装置の駆動回路。
2. 前記データ線に供給されたアナログ映像信号の電位が定常状態になり、前記データ線に供給されたアナログ映像信号の極性が変化する前に、前記データ線を前記基準電圧にプリチャージすることを特徴とする請求項１に記載の液晶表示装置の駆動回路。
3. 前記奇数又は偶数出力端子と前記データ線との間に設けられ、前記第１の電圧以上である電圧と前記第２の電圧以下である電圧とで規定される第３の電圧範囲で動作し、前記正極Ｄ／Ａ変換回路から出力される正極のアナログ映像信号を第１の複数のデータ線のうちのいずれかに選択的に出力し、前記負極Ｄ／Ａ変換回路から出力される負極のアナログ映像信号を第２の複数のデータ線のうちのいずれかに選択的に出力するデマルチプレクサ回路を前記パネル基板に形成した請求項１又は２に記載の液晶表示装置の駆動回路。
4. 前記正極及び負極プリチャージ回路を制御する制御回路を備える請求項１又は２に記載の液晶表示装置の駆動回路。
5. 前記正極及び負極プリチャージ回路と前記データ線との間に設けられ、前記第１の電圧以上である電圧と前記第２の電圧以下である電圧とで規定される第３の電圧範囲で動作し、前記正極のアナログ映像信号または前記負極のアナログ映像信号を極性信号に応じて選択する極性選択回路を前記半導体基板又は前記パネル基板に形成した請求項１に記載の液晶表示装置の駆動回路。
6. 前記正極及び負極プリチャージ回路は、
   複数のスイッチと、
   第１及び第２の容量とを備え、
   前記複数のスイッチ又は前記デマルチプレクサ回路を制御して、プリチャージ期間の第１の期間に、前記第１の容量と前記第１の複数のデータ線を接続すると同時に前記第２の容量と前記第２の複数のデータ線を接続し、
   プリチャージ期間の第２の期間に、前記第１及び第２の複数のデータ線を基準電圧に近付くようにプリチャージし、
   プリチャージ期間の第３の期間に、前記第１の容量と前記第２の複数のデータ線を接続すると同時に前記第２の容量と前記第１の複数のデータ線を接続することを特徴とする請求項３に記載の液晶表示装置の駆動回路。
7. 前記正極及び負極Ｄ／Ａ変換回路に接続され、色単位を構成する色ごとに調整可能である正極及び負極の階調電圧生成回路とをさらに備える請求項１に記載の液晶表示装置の駆動回路。

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