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JP2008071815A - 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法 - Google Patents

半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法 Download PDF

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JP2008071815A
JP2008071815A JP2006246990A JP2006246990A JP2008071815A JP 2008071815 A JP2008071815 A JP 2008071815A JP 2006246990 A JP2006246990 A JP 2006246990A JP 2006246990 A JP2006246990 A JP 2006246990A JP 2008071815 A JP2008071815 A JP 2008071815A
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JP
Japan
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lead frame
terminals
terminal
semiconductor device
group
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JP2006246990A
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English (en)
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Kiyoshi Matsunaga
清 松永
Takao Shioyama
隆雄 塩山
Tetsuyuki Hirashima
哲之 平島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tec Inc
Original Assignee
Mitsui High Tec Inc
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Priority to CN2007800339447A priority patent/CN101517738B/zh
Priority to PCT/JP2007/060069 priority patent/WO2008032470A1/ja
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Abstract

【課題】積層マルチチップモジュール型の半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１０は、半導体素子１２と、半導体素子１２とボンディングワイヤ１３を介して連結され底面内側に露出してエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の外側に並んで形成された裏外側端子１５の群と、裏外側端子１５の直上にあって表面に露出し直下の裏外側端子１５に連結導体１６を介して電気的に連結された表外側端子１７の群と、半導体素子１２、ボンディングワイヤ１３、各裏内側端子１４、各裏外側端子１５、および各表外側端子１７の非露出部分を封止する封止樹脂１８とを有し、少なくとも裏内側端子１４、裏外側端子１５、および表外側端子１７のそれぞれの端子面には貴金属めっき層１９、１９ｂが形成されている。
【選択図】図１

Description

本発明は、積層マルチチップモジュール型の半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法に関する。
従来、半導体チップと、半導体チップの電極パッドとリード線（ボンディングワイヤ）で導通した外部端子と、それらを樹脂封止したモールド部（封止樹脂）とからなり、外部端子は少なくとも端子フレームを二段重ねにして、かつモールド部の底面、側面、および上面の三面にこの外部端子が露出している構成の積層マルチチップモジュール実装に適した半導体パッケージ（例えば、特許文献１参照）が知られている。
また、半導体装置の上下に設けられた外部端子を、インナーリード先端より離れた部分に突起部を形成し、その表面をモールド部の表面に露出させてモールド部の表面上に形成した導体パターンと導通させることにより、上に電子部品や抵抗、ピン数の異なる半導体装置等を自由に積み重ねて高密度実装化が実現できる樹脂封止型半導体装置（例えば、特許文献２参照）が知られている。
特開２００２−７６１７５号公報 特開２００３−２３１３３号公報
半導体装置の外部端子をモールド部の表裏面に露出させることから、半導体装置を積層させ上下方向の電気的な接続を図る場合、特許文献１の発明ではリードフレーム同士を積層させており、特許文献２の発明では端子の厚みをワイヤボンディング部分とモールド部から露出させる部分とで変えたり、別の導体パターン基板を端子に貼り付けている。しかしながら、リードフレーム同士の積層、端子厚みの変化、および導体パターン基板の外部端子への貼付といった方法では、積層させた半導体装置の上下方向の電気的な接続を確保するには限界が生じるとともに、外部端子間のファインピッチ化も困難であるという問題も生じる。
本発明は係る事情に鑑みてなされたもので、柔軟なモジュール形態および形状に対応できる柔軟性を備えた積層マルチチップモジュール型の半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法を提供することを目的とする。
前記目的に沿う第１の発明に係る半導体装置は、（１）内部に配置された半導体素子と、（２）該半導体素子の各電極パッドの一部または全部にそれぞれボンディングワイヤを介して連結され底面内側に露出してエリアアレイ状に配置された裏内側端子の群と、（３）該裏内側端子の群の外側に並んで形成された裏外側端子の群と、（４）前記裏外側端子の直上にあって表面から露出しそれぞれが直下の該裏外側端子に連結導体を介して電気的に連結された表外側端子の群と、（５）前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の非露出部分を封止する封止樹脂とを有し、少なくとも前記裏内側端子、前記裏外側端子および前記表外側端子のそれぞれの端子面には貴金属めっき層が形成されている。
第１の発明に係る半導体装置において、前記連結導体は１枚または積層された２枚以上の導体板とすることができる。
第１の発明に係る半導体装置において、前記電極パッドの一部は前記裏内側端子に接続され、残りの前記電極パッドは別のボンディングワイヤを介して、前記裏外側端子に連結される構成とすることができる。
第１の発明に係る半導体装置において、前記別のボンディングワイヤが接続される前記裏外側端子は前記連結導体が接続される領域とは別に、前記別のボンディングワイヤが連結されるボンディングワイヤ接続領域を備えることができる。また、前記別のボンディングワイヤが接続される前記裏外側端子には前記連結導体が接続される領域と同一の領域に前記別のボンディングワイヤが連結されるようにする（すなわち、ボンディングワイヤを接続するとともに、同一領域に連結導体を接続する）こともできる。
第１の発明に係る半導体装置において、前記半導体素子の底部に素子搭載部を有し、その裏面側に貴金属めっき層が形成されている構成とすることができる。また、前記半導体素子の底部には素子搭載部が設けられておらず、該半導体素子の底面が露出している構成とすることもできる。
前記目的に沿う第２の発明に係るリードフレーム製品は、第１の発明に係る半導体装置に使用するリードフレーム製品であって、素子搭載部と、その周囲にエリアアレイ状に配置された前記裏内側端子の群と、該裏内側端子の群の周囲に配列された前記裏外側端子の群と、該各裏外側端子の直上に前記連結導体を介して載置される前記表外側端子の群と、前記素子搭載部、前記裏内側端子の群、および前記裏外側端子の群の下部位に一体となって連結し、裏面側が露出して最終的にエッチング処理によって除去可能な連結部材とを有する。
第２の発明に係るリードフレーム製品において、下部位を除く前記素子搭載部は予めエッチング除去されて、素子搭載領域を形成するとともに、該素子搭載領域の裏面側は露出して前記連結部材のエッチング処理時に除去してもよい。
第２の発明に係るリードフレーム製品において、前記連結導体は１枚または積層された２枚以上の導体板からなる構成とすることができる。
第２の発明に係るリードフレーム製品において、前記裏外側端子は複数列のエリアアレイ状に配置され、最外側の列の前記裏外側端子のみがそれぞれ対応する前記表外側端子に接続されるようにできる。また、前記裏外側端子は複数列のエリアアレイ状に配置され、前記裏外側端子のそれぞれが対応する前記表外側端子に接続されている構成とすることもできる。
第２の発明に係るリードフレーム製品において、最外側の列を除く前記裏外側端子には別のボンディングワイヤが連結されるボンディングワイヤ接続領域が形成され、更に、該ボンディングワイヤ接続領域が形成された裏外側端子はそれぞれ対応する最外側の列にある前記裏外側端子とリードを介して連結される構成とすることができる。また、前記裏外側端子の一部または全部には前記連結導体が接続される領域の他に、別のボンディングワイヤが連結されるボンディングワイヤ接続領域を備えている構成とすることもできる。
第２の発明に係るリードフレーム製品において、外側には最終的には分離される外枠を有している構成とすることが好ましい。
前記目的に沿う第３の発明に係る半導体装置の製造方法は、第１の発明に係る半導体装置の製造方法であって、
レジスト膜で表裏面が被覆されたリードフレーム材に、前記半導体素子が搭載される素子搭載部、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記素子搭載部、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第４工程と、
前記半導体素子を前記素子搭載部に搭載する第５工程と、
前記半導体素子の前記各電極パッドと対応する前記裏内側端子のワイヤボンディングを行う第６工程と、
前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記素子搭載部、前記裏内側端子、前記裏外側端子および前記外枠を連結している連結部材を除去し、これらを独立させる第８工程とを有する。
前記目的に沿う第４の発明に係る半導体装置の製造方法は、第１の発明に係る半導体装置の製造方法であって、
レジスト膜で表裏面が被覆されたリードフレーム材に、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第４工程と、
前記半導体素子を前記リードフレーム材の中央の素子搭載領域に搭載する第５工程と、
前記半導体素子の前記各電極パッドと対応する前記裏内側端子のワイヤボンディングを行う第６工程と、
前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記裏内側端子、前記裏外側端子および前記外枠を連結し、前記半導体素子の裏面側を覆っている連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有する。
第３および第４の発明に係る半導体装置の製造方法において、前記裏外側端子は複数列並べて前記裏内側端子の外側に配置され、しかも、外側列に並べて配置された前記裏内側端子のそれぞれの一部または全部が、内側列に並べて配置されている前記裏外側端子とリードを介して連結されている構成とすることができる。
前記目的に沿う第５の発明に係る半導体装置の製造方法は、第１の発明に係る半導体装置の製造方法であって、
レジスト膜で表裏面が被覆されたリードフレーム材に、前記半導体素子が搭載される素子搭載部、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記素子搭載部、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
前記半導体素子を前記素子搭載部に搭載する第４工程と、
前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子とのワイヤボンディングを行う第５工程と、
前記第４工程、前記第５工程または本工程で前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記素子搭載部、前記裏内側端子、前記裏外側端子および前記外枠を連結している連結部材を除去し、これらを独立させる第８工程とを有する。
前記目的に沿う第６の発明に係る半導体装置の製造方法は、第１の発明に係る半導体装置の製造方法であって、
レジスト膜で表裏面が被覆されたリードフレーム材に、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
前記半導体素子を前記リードフレーム材の中央の素子搭載領域に搭載する第４工程と、
前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子との間のワイヤボンディングを行う第５工程と、
前記第４工程、前記第５工程または本工程で前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記裏内側端子、前記裏外側端子および前記外枠を連結し、前記半導体素子の裏面側を覆っている連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有する。
前記目的に沿う第７の発明に係る半導体装置の製造方法は、第１の発明に係る半導体装置において、前記裏外側端子には前記連結導体が接続される領域とは別に、別のボンディングワイヤが連結されるボンディングワイヤ接続領域が形成されている半導体装置の製造方法であって、
レジスト膜で表裏面が被覆されたリードフレーム材に、前記半導体素子が搭載される素子搭載部、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記素子搭載部、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
前記半導体素子を前記素子搭載部に搭載する第４工程と、
前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子のボンディングワイヤ接続領域との間のワイヤボンディングを行う第５工程と、
前記第４工程、前記第５工程または本工程で、前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の前記ボンディングワイヤ接続領域を除く部分の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
前記半導体素子および全ての前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記素子搭載部、前記裏内側端子、前記裏外側端子および前記外枠を連結している連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有する。
前記目的に沿う第８の発明に係る半導体装置の製造方法は、第１の発明に係る半導体装置において、前記裏外側端子には前記連結導体が接続される領域とは別に、別のボンディングワイヤが連結されるボンディングワイヤ接続領域が形成されている半導体装置の製造方法であって、
レジスト膜で表裏面が被覆されたリードフレーム材に、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
前記半導体素子を前記リードフレーム材の中央の素子搭載領域に搭載する第４工程と、
前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子のボンディングワイヤ接続領域との間のワイヤボンディングを行う第５工程と、
前記第４工程、前記第５工程または本工程で、前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の前記ボンディングワイヤ接続領域を除く部分の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
前記半導体素子および全ての前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記裏内側端子、前記裏外側端子および前記外枠を連結し、前記半導体素子の裏面側を覆っている連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有する。
第７および第８の発明に係る半導体装置の製造方法の第７工程において、全てのボンディングワイヤとは、半導体素子の電極パッドと裏内側端子を連結するボンディングワイヤの他、半導体素子の電極パッドと裏外側端子を連結する別のボンディングワイヤを含む。
第３〜第８の発明に係る半導体装置の製造方法において、前記リードフレーム材の表裏に形成された前記貴金属めっき層は、直接または下地めっき層を介して形成された銀または金から選択された一種類の貴金属からなり、更に、前記表外側端子の端子面には、直接または下地めっき層を介して銀、金、パラジウムから選択された一種類の貴金属めっき層を形成することができる。
請求項１〜７記載の半導体装置、請求項８〜１５記載のリードフレーム製品、および請求項１６〜２３記載の半導体装置の製造方法においては、底面に裏内側端子と裏外側端子を有する他、裏外側端子に連結して表面に露出する表外側端子を有しているので、積層マルチチップモジュール型の半導体装置が容易にかつ低コストで形成できる。
そして、上下の半導体装置の端子間の配線の引回しがないため、端子間のファインピッチ化も容易に達成できる。また、例えば、メモリー、ＣＰＵ等の複数の機能を有する半導体装置を用いて、三次元的な（高密度の）システム実装を容易に達成することが可能になる。更に、市販のパッケージ品も搭載可能なため、多くのアプリケーションに適用できる。
特に、請求項２記載の半導体装置、請求項１０記載のリードフレーム製品においては、半導体装置の厚みを調整できる。
請求項３記載の半導体装置においては、上下に配置する半導体装置の半導体素子同士を電気的に接続することができ、半導体素子同士を直接連携させて機能させることができる。
請求項４、５記載の半導体装置、請求項１１〜１４記載のリードフレーム製品においては、裏外側端子および表外側端子の形態の多様化を図ることができ、モジュール形態および形状に対応して半導体装置の積層化が可能になる。
請求項６、７記載の半導体装置、請求項９記載のリードフレーム製品においては、半導体素子から熱を効率的に放熱することができる。
請求項１３記載のリードフレーム製品においては、裏外側端子同士が形成時に連結され、請求項１８記載の半導体装置の製造方法においては、裏外側端子と裏内側端子が形成時に連結されるので、リードフレームを積層することで高密度のシステム実装を達成できるとともに、システムの多様化にも対応できる。更に、リードフレーム形態のモジュール化も可能になる。
請求項１５記載のリードフレーム製品においては、外枠を利用して同時に多数のリードフレーム製品を処理（搬送、貴金属めっき、積層）することができ、半導体装置を効率的に製造することができる。
請求項２３記載の半導体装置の製造方法においては、リードフレーム材に形成した貴金属めっき層をそのまま裏内側端子、裏外側端子の外部接続端子部として利用することができる。
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
ここで、図１は本発明の第１の実施の形態に係る半導体装置の断面図、図２は同半導体装置の使用状態を示す断面図、図３（Ａ）〜（Ｈ）は同半導体装置の製造方法の工程説明図、図４は同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図、図５は本発明の第２の実施の形態に係る半導体装置の断面図、図６（Ａ）〜（Ｈ）は同半導体装置の製造方法の工程説明図、図７は本発明の第３の実施の形態に係る半導体装置の断面図、図８（Ａ）〜（Ｈ）は同半導体装置の製造方法の工程説明図、図９は同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図、図１０は本発明の第４の実施の形態に係る半導体装置の断面図、図１１は本発明の第５の実施の形態に係る半導体装置の断面図、図１２は同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図、図１３は本発明の第６の実施の形態に係る半導体装置の断面図、図１４は同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図である。
図１に示すように、本発明の第１の実施の形態に係る半導体装置１０は、内部中央に配置され素子搭載部１１上に載置された半導体素子１２と、半導体素子１２の各電極パッドの一部または全部にそれぞれボンディングワイヤ１３を介して連結され底面内側に露出してエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の外側に並んでエリアアレイ状に形成された裏外側端子１５の群と、裏外側端子１５の直上にあって表面から露出しそれぞれが直下の裏外側端子１５に連結導体の一例である導体板１６（例えば、銅板）を介して電気的に連結された表外側端子１７の群と、これら（半導体素子１２およびボンディングワイヤ１３と、各裏内側端子１４、各裏外側端子１５、および各表外側端子１７の非露出部分）を封止する封止樹脂１８とを有し、裏内側端子１４および裏外側端子１５の表裏面には、それぞれ銀または金から選択された一種類の貴金属めっき層１９、１９ａが形成され、表外側端子１７の端子面には、銀、金、パラジウムから選択された一種類の貴金属めっき層１９ｂが形成されている。
ここで、半導体素子１２は、例えば、導電性接着剤層２０を介して素子搭載部１１に固定され、素子搭載部１１の表裏面側には銀または金から選択された一種類の貴金属めっき層１９、１９ａが施されている。これによって、半導体素子１２からの放熱を促進することができる。更に、導体板１６の表裏面および表外側端子１７の裏面側にも、銀、金、パラジウムから選択された一種類の貴金属めっき層（図示せず）が形成されている。なお、この実施の形態においては、貴金属めっき層を形成する場合、例えば、ニッケルの下地めっき層を施し、この下地めっき層を介して形成しているが、貴金属めっき層に銀めっき、金めっき、またはパラジウムめっきのいずれか１を採用し、下地めっき層を形成せずに直接貴金属めっき層を形成することもできる。また、導体板１６は一層であったが複数層（即ち、２枚以上）の導体板から構成することにより、半導体装置１０の厚みを厚くすることができる。
以上のように、半導体装置１０では、裏内側端子１４は半導体素子１２と、裏外側端子１５は導体板１６を介して表外側端子１７と接続しているので、例えば、図２に示すように、半導体装置１０を下側に、別の半導体装置２１を上側に配置して、半導体装置１０の表外側端子１７と半導体装置２１の底面に露出する接続端子２２との導通を取って積層することができる。これにより、半導体装置１０、２１を用いて三次元的な（高密度の）システム実装を実現できる。ここで、符号２３は半導体装置２１の半導体素子、符号２４は半導体素子２３を取付ける素子搭載部、符号２５はボンディングワイヤ、符号２６は接続端子２２の非露出部分、半導体素子２３、およびボンディングワイヤ２５を封止する封止樹脂である。
続いて、図３（Ａ）〜（Ｈ）を参照しながら、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。なお、この実施の形態では１つの半導体装置についてのみ説明するが、複数の半導体装置が第１〜第３の外枠を介してエリアアレイ状（格子状）に連結されている。そして、図３には、複数の半導体装置の中の一つの半導体装置１０についての左半分のみが記載されている。
レジスト膜２７で表裏面が被覆されたリードフレーム材２８に、半導体素子１２が搭載される素子搭載部１１、裏内側端子１４の群、裏外側端子１５の群、およびこれらを囲む外枠（図示せず）、各裏内側端子１４および各裏外側端子１５と外枠を連結するリード（図示せず）を有するリードフレームパターンの露光処理を行い更に現像処理を行って、図３（Ａ）に示すような、表裏のレジスト膜２７にリードフレームパターンを形成する（第１工程）。そして、図３（Ｂ）に示すように、リードフレームパターンが形成されたリードフレーム材２８の表裏に、所定の下地めっきを行って、銀または金から選択された一種類の貴金属めっき層１９、１９ａを形成する（第２工程）。貴金属めっき層１９、１９ａを形成することにより、リードフレーム材２８に銅を使用する場合のボンダビリティの維持を図ることができる。
次いで、図３（Ｃ）に示すように、表裏のレジスト膜２７を除去してリードフレーム材２８の裏面にカバーテープ２９を貼ってリードフレーム材２８の裏面全面を覆う。表側に形成された貴金属めっき層１９ａを耐エッチング膜として表面側からリードフレーム材２８に所定深さ（例えば、厚みに対して３／４〜１／２）の第１のエッチング処理を行い、外枠の全部の上面側と、素子搭載部１１の上面側、裏内側端子１４の群の上面側、および裏外側端子１５の群の上面側をそれぞれ突出させる（第３工程）。なお、素子搭載部１１、裏内側端子１４の群、および裏外側端子１５の群の下部位は、裏面側が露出した連結部材３０によって一体となって連結している。
続いて、図３（Ｄ）に示すように、カバーテープ２９を除去したリードフレーム材２８のそれぞれの裏外側端子１５の上に、図示しない第２の外枠にサポートリード３２を介して連結される導体板１６を載せ、更にその上に第３の外枠３３（図４参照）にサポートリード３４を介して連結された表外側端子１７を載置し、これをそれぞれ接合する（第４工程）。
ここで、導体板１６は、レジスト膜で表裏面が被覆されたリードフレーム材に、導体板１６の群、およびこれらを囲む第２の外枠、各導体板１６と第２の外枠を連結するサポートリード３２を有するリードフレームパターンを形成し、リードフレームパターンが形成されたリードフレーム材の表裏に所定の下地めっきを行ってからエッチング処理を行ない、次いで、表裏面に銀、金、パラジウムから選択された一種類の貴金属からなる貴金属めっき層を形成することにより作製する。同様に、表外側端子１７は、レジスト膜で表裏面が被覆されたリードフレーム材に、表外側端子１７の群、およびこれらを囲む第３の外枠３３、各表外側端子１７と第３の外枠３３を連結するサポートリード３４を有するリードフレームパターンを形成し、リードフレームパターンが形成されたリードフレーム材の表裏に所定の下地めっきを行ってからエッチング処理を行ない、次いで、表裏面に銀、金、パラジウムから選択された一種類の貴金属からなる貴金属めっき層（表面の貴金属めっき層１９ｂが端子面となる）を形成することにより作製する。また、裏外側端子１５と導体板１６の接合、導体板１６と表外側端子１７との接合は、それぞれの接触面に形成された貴金属めっき層を介して、表外側端子１７の上面に荷重を加え所定の温度（例えば、２００〜２５０℃）に加熱する拡散接合により行なう。
これによって、半導体装置１０に使用するリードフレーム製品３１が形成される。即ち、リードフレーム製品３１は、内部に配置される素子搭載部１１と、その周囲にエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の周囲にエリアアレイ状に配列された裏外側端子１５の群と、各裏外側端子１５の直上に導体板１６を介して載置される表外側端子１７の群と、素子搭載部１１、裏内側端子１４の群、および裏外側端子１５の群の下部位に一体となって連結する連結部材３０とを有し、裏外側端子１５のそれぞれが対応する表外側端子１７に接続されている。
そして、図３（Ｅ）に示すように、半導体素子１２を素子搭載部１１に導電性接着剤層２０を介して搭載する（第５工程）。次いで、図３（Ｆ）に示すように、半導体素子１２の各電極パッドと対応する裏内側端子１４（正確には、裏内側端子の上面に形成されたボンディングワイヤ接続領域、以下同じ）とのワイヤボンディングを行う（第６工程）。これにより、図４に示すように、半導体素子１２と裏内側端子１４とがボンディングワイヤ１３で接続されて電気的導通回路が形成される。
以上の処理が終わった後に、図３（Ｇ）に示すように、半導体素子１２と、ボンディングワイヤ１３と、各裏内側端子１４、各裏外側端子１５、および各表外側端子１７の外部接続端子部を除く部分とを金型に入れて封止樹脂１８で樹脂封止する（第７工程）。次いで、図３（Ｈ）に示すように、リードフレーム材２８の裏面側に形成された貴金属めっき層１９を耐エッチング膜として第２のエッチング処理を行い、素子搭載部１１、裏内側端子１４、裏外側端子１５、および外枠を連結している連結部材３０を除去し、これらを電気的に独立させる（第８工程）。そして、外枠、第２の外枠、および第３の外枠３３の分離を行なうことで、独立した半導体装置１０が製造される。
図５に示すように、本発明の第２の実施の形態に係る半導体装置３６は、本発明の第１の実施の形態に係る半導体装置１０と比較して、半導体素子１２の底部には素子搭載部１１が設けられておらず、半導体素子１２の底面が露出していることが特徴となっている。従って、同一の構成部材には同一の符号を付して詳細な説明は省略する。半導体装置３６では、半導体素子１２の底面を露出しているので、半導体素子１２からの発熱を効率的に外部に放出することができる。
続いて、本発明の第２の実施の形態に係る半導体装置３６の製造方法について説明する。ここで、半導体装置３６の製造方法は、第１の実施の形態に係る半導体装置１０の製造方法と比較して、第１、第３、第５、および第８工程のみが異なるので、異なる工程に関してのみ詳細に説明する。
図６（Ａ）に示すように、第１工程では、リードフレーム材２８の表裏面をレジスト膜２７で被覆し、裏内側端子１４の群、裏外側端子１５の群、およびこれらを囲む外枠（図示せず）、各裏内側端子１４および各裏外側端子１５と外枠を連結するリード（図示せず）を有するリードフレームパターンの露光処理を行い更に現像処理を行って、表裏のレジスト膜２７にリードフレームパターンを形成する。図６（Ｃ）に示すように、第３工程では、表裏のレジスト膜２７を除去してリードフレーム材２８の裏面にカバーテープ２９を貼り、表側に形成された貴金属めっき層１９ａを耐エッチング膜として表面側からリードフレーム材２８に所定深さの第１エッチング処理を行い、外枠の全部と、裏内側端子１４の群および裏外側端子１５の群の上面側を突出させるとともに、リードフレーム材２８の中央に素子搭載領域３７を形成する。
そして、図６（Ｄ）に示すように、第４工程でカバーテープ２９を除去したリードフレーム材２８のそれぞれの裏外側端子１５の上に、図示しない第２の外枠にサポートリード３２を介して連結される導体板１６を載せ、更にその上に第３の外枠３３にサポートリード３４を介して連結された表外側端子１７を載置し、これをそれぞれ接合する。
これによって、中央に予めエッチング除去されて配置される素子搭載領域部３７と、その周囲にエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の周囲にエリアアレイ状に配列された裏外側端子１５の群と、各裏外側端子１５の直上に導体板１６を介して載置される表外側端子１７の群と、裏内側端子１４の群および裏外側端子１５の群の下部位に一体となって連結するとともに素子搭載領域３７を構成する連結部材３８とを有し、裏外側端子１５のそれぞれが対応する表外側端子１７に接続されている半導体装置３６に使用するリードフレーム製品３８ａが形成される。そして、このリードフレーム製品３８ａでは、素子搭載領域３７の裏面側は露出して連結部材３８の第２のエッチング処理時に除去される。
図６（Ｅ）に示すように、第５工程では、素子搭載領域３７に半導体素子１２を搭載する。また、図６（Ｆ）に示すように、第６工程では、半導体素子１２の各電極パッドと対応する裏内側端子１４とのワイヤボンディングを行う。更に、図６（Ｇ）に示すように、第７工程では、半導体素子１２と、ボンディングワイヤ１３と、各裏内側端子１４、各裏外側端子１５、および各表外側端子１７の外部接続端子部を除く部分とを金型に入れて封止樹脂１８で樹脂封止する。次いで、図６（Ｈ）に示すように、第８工程では、リードフレーム材２８の裏面側に形成された貴金属めっき層１９を耐エッチング膜として第２のエッチング処理を行い、裏内側端子１４、裏外側端子１５、外枠を連結し、半導体素子１２の裏面側を覆って素子搭載領域３７を形成している連結部材３８を除去し、裏内側端子１４、裏外側端子１５、および外枠を独立させ、半導体素子１２の底面を露出させる。そして、第１の外枠、第２の外枠、および第３の外枠３３の分離を行なうことで、独立した半導体装置３６が製造される。
図７に示すように、本発明の第３の実施の形態に係る半導体装置３９は、本発明の第１の実施の形態に係る半導体装置１０と比較して、電極パッドの一部がボンディングワイヤ１３を介して裏内側端子１４に接続され、残りの電極パッドは別のボンディングワイヤ４０を介して、裏外側端子１５に連結され、更に、ボンディングワイヤ４０が接続される裏外側端子１５は導体板１６が接続される導体接続領域４１とは別に、ボンディングワイヤ４０が連結されるボンディングワイヤ接続領域４２を備えていることが特徴となっている。従って、同一の構成部材には同一の符号を付して詳細な説明は省略する。
半導体装置３９では、裏外側端子１５が半導体素子１２と接続し、裏外側端子１５は導体板１６を介して表外側端子１７と接続しているので、例えば、半導体装置３９を下側に、別の半導体装置（市販のパッケージ品を含む）を上側に配置して、半導体装置３９の表外側端子１７と別の半導体装置の接続端子２２（図２参照）との導通を取って積層することにより、半導体素子１２と別の半導体装置の半導体素子とを直接接続することができ、高機能のシステム実装を容易に達成することができる。
続いて、本発明の第３の実施の形態に係る半導体装置３９の製造方法について説明する。ここで、半導体装置３９の製造方法は、第１の実施の形態に係る半導体装置１０の製造方法と比較して、第４、第５、および第６工程のみが異なるので、異なる工程に関してのみ説明する。
図８（Ｄ）に示すように、第４工程では、半導体素子１２を素子搭載部１１に導電性接着剤層２０を介して搭載する。図８（Ｅ）に示すように、第５工程では、半導体素子１２の各電極パッドと対応する裏内側端子１４とをボンディングワイヤ１３で接続するとともに、半導体素子１２の各電極パッドと対応する裏外側端子１５のボンディングワイヤ接続領域４２とをボンディングワイヤ４０で接続する。
そして、図８（Ｆ）に示すように、第６工程では、裏外側端子１５のボンディングワイヤ接続領域４２を除く部分、すなわち、導体接続領域４１の上に、図示しない第２の外枠にサポートリード３２を介して連結される導体板１６を載せ、更にその上に裏外側端子１５の第３の外枠３３（図９参照）にサポートリード３４を介して連結された表外側端子１７を裏外側端子１５の真上になるように位置を調整して載置し、これをそれぞれ接合する。これにより、図９に示すように、半導体素子１２と裏内側端子１４とがボンディングワイヤ１３で、半導体素子１２と裏外側端子１５とがボンディングワイヤ４０でそれぞれ接続されて電気的導通回路が形成される。
なお、カバーテープ２９の除去は、第４工程で行なったが、第５工程または第６工程で行なってもよい。
これによって、中央に配置される素子搭載部１１と、その周囲にエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の周囲にエリアアレイ状に配列された裏外側端子１５の群と、各裏外側端子１５の直上に導体板１６を介して載置される表外側端子１７の群と、裏内側端子１４の群および裏外側端子１５の群の下部位に一体となって連結する連結部材３０とを有し、裏外側端子１５のそれぞれが対応する表外側端子１７に接続され、更に、裏外側端子１５の全部には、導体板１６が接続される導体接続領域４１と、ボンディングワイヤ４０が接続されるボンディングワイヤ接続領域４２が設けられている半導体装置３９に使用するリードフレーム製品３９ａが形成される。
図１０に示すように、本発明の第４の実施の形態に係る半導体装置４３も、本発明の第３の実施の形態に係る半導体装置３９と同様に、電極パッドの一部がボンディングワイヤ１３を介して裏内側端子１４に接続され、残りの電極パッドは別のボンディングワイヤ４０を介して、裏外側端子１５に連結されているが、半導体装置３９が、導体接続領域４１とボンディングワイヤ接続領域４２とを別に備えたのに対して、半導体装置４３ではボンディングワイヤ４０が接続される裏外側端子１５の領域と、導体板１６が接続される裏外側端子１５の領域が同一である（すなわち、ボンディングワイヤ４０の上から導体板１６を重ねて裏外側端子１５に接続する）ことが特徴となっている。従って、同一の構成部材には同一の符号を付して詳細な説明は省略する。
また、本発明の第４の実施の形態に係る半導体装置４３の製造方法は、第３の実施の形態に係る半導体装置３９の製造方法における第６工程において、ボンディングワイヤ４０が接続された裏外側端子１５の上に（例えば、裏外側端子１５の真上になるように）、図示しない第２の外枠にサポートリード３２を介して連結される導体板１６を載せ、更にその上に裏外側端子１５の第３の外枠３３にサポートリード３４を介して連結された表外側端子１７を裏外側端子１５の真上になるように位置を調整して載置し、これをそれぞれ接合するようにすればよい。
第６工程の処理が終了することにより、中央に配置される素子搭載部１１と、その周囲にエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の周囲にエリアアレイ状に配列された裏外側端子１５の群と、各裏外側端子１５の直上に導体板１６を介して載置される表外側端子１７の群と、裏内側端子１４の群および裏外側端子１５の群の下部位に一体となって連結する連結部材３０とを有し、裏外側端子１５のそれぞれが導体板１６を介して対応する表外側端子１７に接続され、更に、導体板１６は裏外側端子１５に接続するボンディングワイヤ４０の接続部４３ａの上に重ねて設けられている半導体装置４３に使用するリードフレーム製品が形成される。
図１１、図１２に示すように、本発明の第５の実施の形態に係る半導体装置４４は、本発明の第１の実施の形態に係る半導体装置１０と比較して、裏内側端子１４とそれぞれ対応する裏外側端子１５がリード４５を介して連結されていることが特徴となっている。従って、同一の構成部材には同一の符号を付して詳細な説明は省略する。そして、半導体装置４４では、対応する裏内側端子１４と裏外側端子１５がリード４５で連結されているので、例えば、半導体装置４４を下側に、別の半導体装置を上側に配置して、半導体装置４４の表外側端子１７と別の半導体装置の接続端子との導通を取って積層する際に、半導体装置４４の半導体素子１２と裏外側端子１５をボンディングワイヤで接続する必要がない。
また、本発明の第５の実施の形態に係る半導体装置４４の製造方法は、本発明の第１の実施の形態に係る半導体装置１０の製造方法と比較して、第１工程で形成するリードフレームパターンの形態が異なるだけで、実質的に製造工程は半導体装置１０の製造方法と同一とすることができる。このため、半導体装置４４の製造方法についての説明は省略する。
なお、半導体装置４４の製造方法の第１工程で形成するリードフレームパターンは、半導体素子１２が搭載される素子搭載部１１、裏内側端子１４の群、裏外側端子１５の群、対応する裏内側端子１４と裏外側端子１５を連結するリード４５、およびこれらを囲む外枠、各裏内側端子１４および各裏外側端子１５と外枠を連結するリードを有するリードフレームパターンとなる。
第４工程の処理が終了することにより、内部に配置される素子搭載部１１と、その周囲にエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の周囲にエリアアレイ状に配列された裏外側端子１５の群と、各裏外側端子１５の直上に導体板１６を介して載置される表外側端子１７の群と、素子搭載部１１、裏内側端子１４の群、および裏外側端子１５の群の下部位に一体となって連結する連結部材３０とを有し、裏外側端子１５のそれぞれが対応する表外側端子１７に接続されている半導体装置４４に使用するリードフレーム製品が形成される。そして、対応する裏内側端子１４と裏外側端子１５はリード４５で連結されている。
第６工程で、半導体素子１２の各電極パッドと対応する裏内側端子１４とのワイヤボンディングを行うことにより、図１２に示すように、半導体素子１２と裏内側端子１４とがボンディングワイヤ１３で接続されて電気的導通回路が形成される。
図１３示すように、本発明の第６の実施の形態に係る半導体装置４６は、裏外側端子４７、４９が複数列のエリアアレイ状に配列され、本発明の第１の実施の形態に係る半導体装置１０と比較して、最外側の列の裏外側端子４７のみがそれぞれ対応する表外側端子４８に接続し、最外側の列を除く裏外側端子４９には半導体素子１２に接続するボンディングワイヤ５０が固定されるボンディングワイヤ接続領域が形成され、それぞれ対応する最外側の列にある裏外側端子４７とリード５１を介して連結されていることが特徴となっている。従って、同一の構成部材には同一の符号を付して詳細な説明は省略する。そして、半導体装置４６では、対応する裏外側端子４７、４９がリード５１で連結されているので、例えば、半導体装置４６を下側に、別の半導体装置を上側に配置して、半導体装置４６の表外側端子４８と別の半導体装置の接続端子との導通を取って積層することにより、半導体装置４６の半導体素子１２と別の半導体装置の半導体素子とを連携動作させることができる。
また、本発明の第６の実施の形態に係る半導体装置４６の製造方法は、本発明の第１の実施の形態に係る半導体装置１０の製造方法と比較して、第１工程で形成するリードフレームパターンの形状、導体板５２および更にその上に積層する表外側端子４８の形状が異なるだけで、実質的に製造工程は半導体装置１０の製造方法と同一とすることができる。このため、半導体装置４６の製造方法についての説明は省略する。
ここで、半導体装置４６の製造方法の第１工程で形成するリードフレームパターンは、半導体素子１２が搭載される素子搭載部１１、裏内側端子１４の群、裏外側端子４７、４９の群、対応する裏外側端子４７、４９同士を連結するリード５１、およびこれらを囲む外枠、各裏内側端子１４および各裏外側端子４７と外枠を連結するリードを有するリードフレームパターンとなる。また、導体板５２は、第２の外枠（図示せず）にサポートリードを介して連結されて各裏外側端子４７の真上に積層されるように形成され、表外側端子４８は第３の外枠５３（図１４参照）にサポートリード５４を介して連結されて各導体板５２の上に積層されるように形成されている。
第４工程の処理が終了することにより、内部に配置される素子搭載部１１と、その周囲にエリアアレイ状に配置された裏内側端子１４の群と、裏内側端子１４の群の周囲にエリアアレイ状に配列された裏外側端子４７、４９の群と、各裏外側端子４７の直上に導体板５２を介して載置される表外側端子４８の群と、素子搭載部１１、裏内側端子１４の群、および裏外側端子４７、４９の群の下部位に一体となって連結する連結部材とを有する半導体装置４６に使用するリードフレーム製品が形成される。そして、対応する裏外側端子４７、４９はリード５１で連結されている。
第６工程で、半導体素子１２の各電極パッドと対応する裏内側端子１４および裏外側端子４９とのワイヤボンディングを行うことにより、図１４に示すように、半導体素子１２と裏内側端子１４とがボンディングワイヤ１３で、半導体素子１２と内側列に並べて配置される裏外側端子４９とがボンディングワイヤ５０でそれぞれ接続されて電気的導通回路が形成される。
以上、本発明を、実施の形態を参照して説明してきたが、本発明は何ら上記した実施の形態に記載した構成に限定されるものではなく、特許請求の範囲に記載されている事項の範囲内で考えられるその他の実施の形態や変形例も含むものである。
例えば、本実施の形態においては、連結導体を一層の導体板１６で構成したが、例えば、銀、金、パラジウムから選択された一種類の貴金属の厚めっき層から構成することも、金バンプから形成することもできる。
また、第３〜第６の実施の形態では、半導体素子を素子搭載部に搭載したが、素子搭載部を設けず、半導体素子の底面を露出させるようにしてもよい。具体的には、第１工程で、リードフレーム材の表裏面をレジスト膜で被覆して、裏内側端子の群、裏外側端子の群、およびこれらを囲む外枠、各裏内側端子および各裏外側端子と外枠を連結するリードを有するリードフレームパターンを形成し、第３工程で、レジスト膜を除去してリードフレーム材の裏面にカバーテープを貼り、表側に形成された貴金属めっき層を耐エッチング膜として表面側からリードフレーム材に所定深さの第１のエッチング処理を行い、外枠の全部と、裏内側端子の群および裏外側端子の群の上面側を突出させるとともに、リードフレーム材の中央に素子搭載領域を形成する。これによって、中央に第２のエッチング処理時に除去される素子搭載領域を形成することができ、素子搭載領域に半導体素子を搭載して、第２のエッチング処理で連結部材を除去することにより、半導体素子の底面が露出し、半導体素子からの発熱を効率的に外部に放出することができる半導体装置を製造できる。
また、第１、第３〜第６の実施の形態では、素子搭載部の裏面側に貴金属めっき層を形成したが、半導体素子からの発熱量が少ない場合は、素子搭載部の裏面側に貴金属めっき層を形成しなくてもよい。
更に、第３、第４の実施に形態では、裏外側端子の個数を半導体素子とのワイヤボンディングに必要な個数だけ設けたが、ワイヤボンディングに必要な個数を超えて裏外側端子を形成することもできる。これによって、半導体装置内に搭載された半導体素子とは独立した配線を設けることができ、半導体装置を介して別の半導体装置同士を電気的に接続することができる。
なお、本実施の形態では、リードフレーム材の上に２枚の導体板を積層して３層構造としたが、リードフレーム材の上に導体板を３枚以上積層して４層構造以上とすることも、リードフレーム材の上に導体板を１枚積層して２層構造とすることもできる。
本発明の第１の実施の形態に係る半導体装置の断面図である。 同半導体装置の使用状態を示す断面図である。 （Ａ）〜（Ｈ）は同半導体装置の製造方法の工程説明図である。 同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 （Ａ）〜（Ｈ）は同半導体装置の製造方法の工程説明図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 （Ａ）〜（Ｈ）は同半導体装置の製造方法の工程説明図である。 同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図である。 本発明の第４の実施の形態に係る半導体装置の断面図である。 本発明の第５の実施の形態に係る半導体装置の断面図である。 同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図である。 本発明の第６の実施の形態に係る半導体装置の断面図である。 同半導体装置に使用するリードフレーム製品に半導体素子を搭載してワイヤボンディングを行なった際の状態を示す部分平面図である。
符号の説明
１０：半導体装置、１１：素子搭載部、１２：半導体素子、１３：ボンディングワイヤ、１４：裏内側端子、１５：裏外側端子、１６：導体板、１７：表外側端子、１８：封止樹脂、１９、１９ａ、１９ｂ：貴金属めっき層、２０：導電性接着剤層、２１：半導体装置、２２：接続端子、２３：半導体素子、２４：素子搭載部、２５：ボンディングワイヤ、２６：封止樹脂、２７：レジスト膜、２８：リードフレーム材、２９：カバーテープ、３０：連結部材、３１：リードフレーム製品、３２：サポートリード、３３：第３の外枠、３４：サポートリード、３６：半導体装置、３７：素子搭載領域、３８：連結部材、３８ａ：リードフレーム製品、３９：半導体装置、３９ａ：リードフレーム製品、４０：ボンディングワイヤ、４１：導体接続領域、４２：ボンディングワイヤ接続領域、４３：半導体装置、４３ａ：接続部、４４：半導体装置、４５：リード、４６：半導体装置、４７：裏外側端子、４８：表外側端子、４９：裏外側端子、５０：ボンディングワイヤ、５１：リード、５２：導体板、５３：第３の外枠、５４：サポートリード

Claims (23)

  1. （１）内部に配置された半導体素子と、（２）該半導体素子の各電極パッドの一部または全部にそれぞれボンディングワイヤを介して連結され底面内側に露出してエリアアレイ状に配置された裏内側端子の群と、（３）該裏内側端子の群の外側に並んで形成された裏外側端子の群と、（４）前記裏外側端子の直上にあって表面から露出しそれぞれが直下の該裏外側端子に連結導体を介して電気的に連結された表外側端子の群と、（５）前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の非露出部分を封止する封止樹脂とを有し、少なくとも前記裏内側端子、前記裏外側端子および前記表外側端子のそれぞれの端子面には貴金属めっき層が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記連結導体は１枚または積層された２枚以上の導体板からなることを特徴とする半導体装置。
  3. 請求項１および２のいずれか１項に記載の半導体装置において、前記電極パッドの一部が前記裏内側端子に接続され、残りの前記電極パッドは別のボンディングワイヤを介して、前記裏外側端子に連結されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記別のボンディングワイヤが接続される前記裏外側端子は前記連結導体が接続される領域とは別に、前記別のボンディングワイヤが連結されるボンディングワイヤ接続領域を備えていることを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、前記別のボンディングワイヤが接続される前記裏外側端子には前記連結導体が接続される領域と同一の領域に前記別のボンディングワイヤが連結されることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、前記半導体素子の底部に素子搭載部を有し、その裏面側は貴金属めっき層が形成されていることを特徴とする半導体装置。
  7. 請求項１〜５のいずれか１に記載の半導体装置において、前記半導体素子の底部には素子搭載部が設けられておらず、該半導体素子の底面が露出していることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置に使用するリードフレーム製品であって、素子搭載部と、その周囲にエリアアレイ状に配置された前記裏内側端子の群と、該裏内側端子の群の周囲に配列された前記裏外側端子の群と、該各裏外側端子の直上に前記連結導体を介して載置される前記表外側端子の群と、前記素子搭載部、前記裏内側端子の群、および前記裏外側端子の群の下部位に一体となって連結し、裏面側が露出して最終的にエッチング処理によって除去可能な連結部材とを有することを特徴とするリードフレーム製品。
  9. 請求項８記載のリードフレーム製品において、下部位を除く前記素子搭載部は予めエッチング除去されて、素子搭載領域を形成するとともに、該素子搭載領域の裏面側は露出して前記連結部材のエッチング処理時に除去されることを特徴とするリードフレーム製品。
  10. 請求項８および９のいずれか１項に記載のリードフレーム製品において、前記連結導体は１枚または積層された２枚以上の導体板からなることを特徴とするリードフレーム製品。
  11. 請求項８〜１０のいずれか１項に記載のリードフレーム製品において、前記裏外側端子は複数列のエリアアレイ状に配置され、最外側の列の前記裏外側端子のみがそれぞれ対応する前記表外側端子に接続されていることを特徴とするリードフレーム製品。
  12. 請求項８〜１０のいずれか１項に記載のリードフレーム製品において、前記裏外側端子は複数列のエリアアレイ状に配置され、前記裏外側端子のそれぞれが対応する前記表外側端子に接続されていることを特徴とするリードフレーム製品。
  13. 請求項１１記載のリードフレーム製品において、最外側の列を除く前記裏外側端子には別のボンディングワイヤが連結されるボンディングワイヤ接続領域が形成され、更に、該ボンディングワイヤ接続領域が形成された裏外側端子はそれぞれ対応する最外側の列にある前記裏外側端子とリードを介して連結されていることを特徴とするリードフレーム製品。
  14. 請求項８〜１０のいずれか１項に記載のリードフレーム製品において、前記裏外側端子の一部または全部には前記連結導体が接続される領域の他に、別のボンディングワイヤが連結されるボンディングワイヤ接続領域を備えていることを特徴とするリードフレーム製品。
  15. 請求項８〜１４のいずれか１項に記載のリードフレーム製品において、外側には最終的には分離される外枠を有しているリードフレーム製品。
  16. 請求項１記載の半導体装置の製造方法であって、
    レジスト膜で表裏面が被覆されたリードフレーム材に、前記半導体素子が搭載される素子搭載部、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
    前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
    前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記素子搭載部、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
    前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第４工程と、
    前記半導体素子を前記素子搭載部に搭載する第５工程と、
    前記半導体素子の前記各電極パッドと対応する前記裏内側端子のワイヤボンディングを行う第６工程と、
    前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
    前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記素子搭載部、前記裏内側端子、前記裏外側端子および前記外枠を連結している連結部材を除去し、これらを独立させる第８工程とを有することを特徴とする半導体装置の製造方法。
  17. 請求項１記載の半導体装置の製造方法であって、
    レジスト膜で表裏面が被覆されたリードフレーム材に、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
    前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
    前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
    前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第４工程と、
    前記半導体素子を前記リードフレーム材の中央の素子搭載領域に搭載する第５工程と、
    前記半導体素子の前記各電極パッドと対応する前記裏内側端子のワイヤボンディングを行う第６工程と、
    前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
    前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記裏内側端子、前記裏外側端子および前記外枠を連結し、前記半導体素子の裏面側を覆っている連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有することを特徴とする半導体装置の製造方法。
  18. 請求項１８および１９のいずれか１項に記載の半導体装置の製造方法において、前記裏外側端子は複数列並べて前記裏内側端子の外側に配置され、しかも、外側列に並べて配置された前記裏内側端子のそれぞれの一部または全部が、内側列に並べて配置されている前記裏外側端子とリードを介して連結されていることを特徴とする半導体装置の製造方法。
  19. 請求項１記載の半導体装置の製造方法であって、
    レジスト膜で表裏面が被覆されたリードフレーム材に、前記半導体素子が搭載される素子搭載部、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
    前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
    前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記素子搭載部、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
    前記半導体素子を前記素子搭載部に搭載する第４工程と、
    前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子とのワイヤボンディングを行う第５工程と、
    前記第４工程、前記第５工程または本工程で、前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
    前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
    前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記素子搭載部、前記裏内側端子、前記裏外側端子および前記外枠を連結している連結部材を除去し、これらを独立させる第８工程とを有することを特徴とする半導体装置の製造方法。
  20. 請求項１記載の半導体装置の製造方法であって、
    レジスト膜で表裏面が被覆されたリードフレーム材に、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
    前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
    前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
    前記半導体素子を前記リードフレーム材の中央の素子搭載領域に搭載する第４工程と、
    前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子との間のワイヤボンディングを行う第５工程と、
    前記第４工程、前記第５工程または本工程で前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
    前記半導体素子および前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
    前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記裏内側端子、前記裏外側端子および前記外枠を連結し、前記半導体素子の裏面側を覆っている連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有することを特徴とする半導体装置の製造方法。
  21. 請求項１記載の半導体装置において、前記裏外側端子には前記連結導体が接続される領域とは別に、別のボンディングワイヤが連結されるボンディングワイヤ接続領域が形成されている半導体装置の製造方法であって、
    レジスト膜で表裏面が被覆されたリードフレーム材に、前記半導体素子が搭載される素子搭載部、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
    前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
    前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記素子搭載部、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
    前記半導体素子を前記素子搭載部に搭載する第４工程と、
    前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子のボンディングワイヤ接続領域との間のワイヤボンディングを行う第５工程と、
    前記第４工程、前記第５工程または本工程で、前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の前記ボンディングワイヤ接続領域を除く部分の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
    前記半導体素子および全ての前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
    前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記素子搭載部、前記裏内側端子、前記裏外側端子および前記外枠を連結している連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有することを特徴とする半導体装置の製造方法。
  22. 請求項１記載の半導体装置において、前記裏外側端子には前記連結導体が接続される領域とは別に、別のボンディングワイヤが連結されるボンディングワイヤ接続領域が形成されている半導体装置の製造方法であって、
    レジスト膜で表裏面が被覆されたリードフレーム材に、前記裏内側端子の群、前記裏外側端子の群、およびこれらを囲む外枠を有するリードフレームパターンの露光処理を行い更に現像処理を行って、前記表裏のレジスト膜に前記リードフレームパターンを形成する第１工程と、
    前記リードフレームパターンが形成された前記リードフレーム材の表裏に貴金属めっき層を形成する第２工程と、
    前記レジスト膜を除去して前記リードフレーム材の裏面にカバーテープを貼り、表側に形成された前記貴金属めっき層を耐エッチング膜として表面側から該リードフレーム材に所定深さのエッチング処理を行い、前記外枠の一部または全部と、前記裏内側端子の群および前記裏外側端子の群の上面側を突出させる第３工程と、
    前記半導体素子を前記リードフレーム材の中央の素子搭載領域に搭載する第４工程と、
    前記半導体素子の前記各電極パッドと対応する前記裏内側端子および前記裏外側端子のボンディングワイヤ接続領域との間のワイヤボンディングを行う第５工程と、
    前記第４工程、前記第５工程または本工程で、前記カバーテープを除去した前記リードフレーム材のそれぞれの前記裏外側端子の前記ボンディングワイヤ接続領域を除く部分の上に、第２の外枠にサポートリードを介して連結され、前記連結導体となる１枚または積層された２枚以上の導体板を載せ、更にその上に第３の外枠に別のサポートリードを介して連結された前記表外側端子を載置し、これをそれぞれ接合する第６工程と、
    前記半導体素子および全ての前記ボンディングワイヤと、前記各裏内側端子、前記各裏外側端子および前記各表外側端子の外部接続端子部を除く部分とを樹脂封止する第７工程と、
    前記リードフレーム材の裏面側に形成された前記貴金属めっき層を耐エッチング膜として第２のエッチング処理を行い、前記裏内側端子、前記裏外側端子および前記外枠を連結し、前記半導体素子の裏面側を覆っている連結部材を除去し、前記裏内側端子、前記裏外側端子および前記外枠を独立させる第８工程とを有することを特徴とする半導体装置の製造方法。
  23. 請求項１６〜２２のいずれか１項に記載の半導体装置の製造方法において、前記リードフレーム材の表裏に形成された前記貴金属めっき層は、直接または下地めっき層を介して形成された銀または金から選択された一種類の貴金属からなり、更に、前記表外側端子の端子面には、直接または下地めっき層を介して銀、金、パラジウムから選択された一種類の貴金属めっき層を形成することを特徴とする半導体装置の製造方法。
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KR1020097005082A KR20090050079A (ko) 2006-09-12 2007-05-16 반도체 장치, 이 반도체 장치용으로 사용되는 리드 프레임 제품, 및 이 반도체 장치의 제조 방법
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US11/853,405 US8159055B2 (en) 2006-09-12 2007-09-11 Semiconductor device, lead-frame product used for the same and method for manufacturing the same

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141175A (ja) * 2008-12-12 2010-06-24 Toyota Motor Corp 半導体装置
CN102203940A (zh) * 2008-10-28 2011-09-28 奥斯兰姆奥普托半导体有限责任公司 用于半导体元件的支撑体、半导体元件和用于制造支撑体的方法
JP2014525689A (ja) * 2012-08-10 2014-09-29 華為技術有限公司 クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体
KR101445759B1 (ko) 2010-03-30 2014-10-06 해성디에스 주식회사 리드 프레임 및 이를 사용한 집적회로 소자
JP2014216466A (ja) * 2013-04-25 2014-11-17 アオイ電子株式会社 半導体パッケージおよびその製造方法
JP2016048784A (ja) * 2014-08-27 2016-04-07 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2020129637A (ja) * 2019-02-12 2020-08-27 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP2022183292A (ja) * 2018-06-25 2022-12-08 日亜化学工業株式会社 発光装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US7847391B2 (en) * 2008-07-01 2010-12-07 Texas Instruments Incorporated Manufacturing method for integrating a shunt resistor into a semiconductor package
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
DE102008051928A1 (de) * 2008-10-16 2010-04-22 Osram Opto Semiconductors Gmbh Elektrischer Anschlussleiter für ein Halbleiterbauelement, Halbleiterbauelement und Verfahren zur Herstellung eines elektrischen Anschlussleiters
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8236607B2 (en) * 2009-06-19 2012-08-07 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
KR101383899B1 (ko) * 2009-08-11 2014-04-10 삼성테크윈 주식회사 리드 프레임 제조 방법 및 반도체 패키지 제조 방법
US8080867B2 (en) * 2009-10-29 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US8420508B2 (en) * 2010-03-17 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof
US8389330B2 (en) 2010-06-24 2013-03-05 Stats Chippac Ltd. Integrated circuit package system with package stand-off and method of manufacture thereof
US8669654B2 (en) * 2010-08-03 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with die paddle and method of manufacture thereof
US8435835B2 (en) * 2010-09-02 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming base leads from base substrate as standoff for stacking semiconductor die
TWI420630B (zh) 2010-09-14 2013-12-21 Advanced Semiconductor Eng 半導體封裝結構與半導體封裝製程
TWI419290B (zh) 2010-10-29 2013-12-11 Advanced Semiconductor Eng 四方扁平無引腳封裝及其製作方法
US8502363B2 (en) 2011-07-06 2013-08-06 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with solder joint enhancement element and related methods
US8674487B2 (en) 2012-03-15 2014-03-18 Advanced Semiconductor Engineering, Inc. Semiconductor packages with lead extensions and related methods
US9653656B2 (en) 2012-03-16 2017-05-16 Advanced Semiconductor Engineering, Inc. LED packages and related methods
US8569112B2 (en) * 2012-03-20 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and leadframe etching and method of manufacture thereof
US9312194B2 (en) 2012-03-20 2016-04-12 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
US9059379B2 (en) 2012-10-29 2015-06-16 Advanced Semiconductor Engineering, Inc. Light-emitting semiconductor packages and related methods
US9252089B2 (en) * 2014-04-17 2016-02-02 Infineon Technologies Ag Universal lead frame for flat no-leads packages
US9837371B2 (en) 2014-06-30 2017-12-05 Tongfu Microelectronics Co., L,Td. Structure and method of reinforcing a conductor soldering point of semiconductor device
CN105405823A (zh) * 2014-08-20 2016-03-16 飞思卡尔半导体公司 具有可检查的焊接点的半导体装置
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
JP6770853B2 (ja) * 2016-08-31 2020-10-21 新光電気工業株式会社 リードフレーム及び電子部品装置とそれらの製造方法
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195742A (ja) * 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
JP2000124240A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2003100988A (ja) * 2001-09-25 2003-04-04 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57100879A (en) * 1980-12-16 1982-06-23 Nissan Motor Co Ltd Floor assembly line of car
US5011068A (en) * 1989-12-05 1991-04-30 Progressive Tool & Industries Co. Automotive body framing system
US5374799A (en) * 1991-01-30 1994-12-20 Mazda Motor Corporation Method for the assembly of automotive vehicle bodies and a jig unit therefor
US5347700A (en) * 1992-03-19 1994-09-20 Mazda Motor Corporation Method of assembling vehicle parts
US6360421B1 (en) * 1999-07-16 2002-03-26 Honda Giken Kogyo Kabushiki Kaisha Automotive manufacturing system for frame component
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
US6238952B1 (en) 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
CN1241779C (zh) * 2000-05-01 2006-02-15 本田技研工业株式会社 侧壁板组装线装置
JP2002076175A (ja) 2000-09-04 2002-03-15 Sony Corp 半導体パッケージおよびその製造方法
JP4034073B2 (ja) 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4598316B2 (ja) 2001-07-06 2010-12-15 パナソニック株式会社 樹脂封止型半導体装置およびその製造方法
DE10147375B4 (de) 2001-09-26 2006-06-08 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben
US6777265B2 (en) * 2002-04-29 2004-08-17 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3968703B2 (ja) * 2002-06-26 2007-08-29 ソニー株式会社 リードレスパッケージおよび半導体装置
WO2005017968A2 (en) * 2003-08-14 2005-02-24 Advanced Interconnect Technologies Limited Semiconductor device package and method for manufacturing same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195742A (ja) * 1998-01-05 1999-07-21 Matsushita Electron Corp 半導体装置及びその製造方法とそれに用いるリードフレーム
JP2000124240A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2003100988A (ja) * 2001-09-25 2003-04-04 Hitachi Ltd 半導体装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102203940A (zh) * 2008-10-28 2011-09-28 奥斯兰姆奥普托半导体有限责任公司 用于半导体元件的支撑体、半导体元件和用于制造支撑体的方法
JP2012507157A (ja) * 2008-10-28 2012-03-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 半導体コンポーネント用の担体、半導体コンポーネントおよび担体の製造方法
US8629549B2 (en) 2008-10-28 2014-01-14 Osram Opto Semiconductors Gmbh Carrier body for a semiconductor component, semiconductor component and method for producing a carrier body
JP2010141175A (ja) * 2008-12-12 2010-06-24 Toyota Motor Corp 半導体装置
KR101445759B1 (ko) 2010-03-30 2014-10-06 해성디에스 주식회사 리드 프레임 및 이를 사용한 집적회로 소자
US9224620B2 (en) 2012-08-10 2015-12-29 Huawei Technologies Co., Ltd. Method for packaging quad flat non-leaded package body, and package body
JP2014525689A (ja) * 2012-08-10 2014-09-29 華為技術有限公司 クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体
JP2014216466A (ja) * 2013-04-25 2014-11-17 アオイ電子株式会社 半導体パッケージおよびその製造方法
JP2016048784A (ja) * 2014-08-27 2016-04-07 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2022183292A (ja) * 2018-06-25 2022-12-08 日亜化学工業株式会社 発光装置
JP7417150B2 (ja) 2018-06-25 2024-01-18 日亜化学工業株式会社 発光装置
JP2020129637A (ja) * 2019-02-12 2020-08-27 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP7239342B2 (ja) 2019-02-12 2023-03-14 新光電気工業株式会社 電子装置及び電子装置の製造方法

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