JP2003100988A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 簡単なパッケージ構成で、かつ低コストに信
頼性の高いマルチチップパッケージを形成する。 【解決手段】 半導体装置１は、ＱＦＮ形の半導体装置
１ａ，１ｂが積層された構成となっている。これら半導
体装置１ａ，１ｂは、パッケージ９の実装面から表面
（実装面の反対面）にかけて、アウタリード５ａ、およ
び接続用ダム６が露出して形成されており、下段の半導
体装置１ａの接続用ダム６と上段の半導体装置１ｂのア
ウタリード１３ａとを導電性接着材２１を介して接続す
る。
頼性の高いマルチチップパッケージを形成する。 【解決手段】 半導体装置１は、ＱＦＮ形の半導体装置
１ａ，１ｂが積層された構成となっている。これら半導
体装置１ａ，１ｂは、パッケージ９の実装面から表面
（実装面の反対面）にかけて、アウタリード５ａ、およ
び接続用ダム６が露出して形成されており、下段の半導
体装置１ａの接続用ダム６と上段の半導体装置１ｂのア
ウタリード１３ａとを導電性接着材２１を介して接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、２以上のＱＦＮ（Ｑｕａｄ
Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）
半導体装置を積層するマルチチップパッケージに適用し
て有効な技術に関するものである。
その製造方法に関し、特に、２以上のＱＦＮ（Ｑｕａｄ
Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）
半導体装置を積層するマルチチップパッケージに適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置の実装密度を向上する技術と
して、いわゆる、マルチチップパッケージが広く知られ
ている。このマルチチップパッケージの１つとして、た
とえば、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉ
ｎｅ Ｐａｋａｇｅ）などの２つ以上の半導体装置を積
層する多段重ね方式の半導体装置がある。
して、いわゆる、マルチチップパッケージが広く知られ
ている。このマルチチップパッケージの１つとして、た
とえば、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉ
ｎｅ Ｐａｋａｇｅ）などの２つ以上の半導体装置を積
層する多段重ね方式の半導体装置がある。
【０００３】この場合、半導体装置のパッケージを多段
に実装し、重合する相互のアウタリードのそれぞれの接
合部をはんだなどによって電気的に接続している。
に実装し、重合する相互のアウタリードのそれぞれの接
合部をはんだなどによって電気的に接続している。
【０００４】なお、この種の半導体装置について詳しく
述べてある例としては、１９９３年５月３１日、日経Ｂ
Ｐ社発行、香山晋、成瀬邦彦（著）、「実践講座 ＶＬ
ＳＩパッケージング技術（下）」Ｐ１８０，Ｐ１８１
があり、この文献には、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉ
ｅｒ Ｐａｃｋａｇｅ）の多段重ね方式の半導体装置に
おける構造などが記載されている。
述べてある例としては、１９９３年５月３１日、日経Ｂ
Ｐ社発行、香山晋、成瀬邦彦（著）、「実践講座 ＶＬ
ＳＩパッケージング技術（下）」Ｐ１８０，Ｐ１８１
があり、この文献には、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉ
ｅｒ Ｐａｃｋａｇｅ）の多段重ね方式の半導体装置に
おける構造などが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なマルチチップパッケージによる高密度化技術では、次
のような問題点があることが本発明者により見い出され
た。
なマルチチップパッケージによる高密度化技術では、次
のような問題点があることが本発明者により見い出され
た。
【０００６】すなわち、多段に実装された半導体装置の
アウタリードを重合させて電気的な接続を行うためにア
ウタリードの位置精度などが非常に重要となり、多段重
ねが困難であるとともに、パッケージ構造が複雑化して
しまい、該半導体装置のコストが大幅に上昇してしまう
という問題がある。
アウタリードを重合させて電気的な接続を行うためにア
ウタリードの位置精度などが非常に重要となり、多段重
ねが困難であるとともに、パッケージ構造が複雑化して
しまい、該半導体装置のコストが大幅に上昇してしまう
という問題がある。
【０００７】本発明の目的は、簡単なパッケージ構成
で、かつ低コストに信頼性の高いマルチチップパッケー
ジを形成することのできる半導体装置およびその製造方
法を提供することにある。
で、かつ低コストに信頼性の高いマルチチップパッケー
ジを形成することのできる半導体装置およびその製造方
法を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体装置は、外部信
号が入出力される外部電極がパッケージの端面と同一平
面に形成され外部電極を、パッケージの実装面からその
実装面の反対面にかけて形成したものである。
号が入出力される外部電極がパッケージの端面と同一平
面に形成され外部電極を、パッケージの実装面からその
実装面の反対面にかけて形成したものである。
【００１１】また、本発明の半導体装置は、第１の半導
体装置と該第１の半導体装置の上段に第２の半導体装置
が積層されて形成され、該第１、第２の半導体装置に設
けられた外部信号が入出力される外部電極が、パッケー
ジの実装面からその実装面の反対面にかけてパッケージ
の端面と同一平面に形成され、第１の半導体装置の反対
面に形成された外部電極と第２の半導体装置の実装面に
形成された外部電極とを重合して接続し、積層したもの
である。
体装置と該第１の半導体装置の上段に第２の半導体装置
が積層されて形成され、該第１、第２の半導体装置に設
けられた外部信号が入出力される外部電極が、パッケー
ジの実装面からその実装面の反対面にかけてパッケージ
の端面と同一平面に形成され、第１の半導体装置の反対
面に形成された外部電極と第２の半導体装置の実装面に
形成された外部電極とを重合して接続し、積層したもの
である。
【００１２】さらに、本発明の半導体装置は、第１の半
導体装置と該第１の半導体装置の上段に第２の半導体装
置が積層されて形成され、第１、第２の半導体装置に設
けられた外部信号が入出力される外部電極が、パッケー
ジの実装面から前記実装面の反対面にかけてパッケージ
の端面と同一平面に形成され、該第１の半導体装置の反
対面に形成された外部電極と第２の半導体装置の実装面
に形成された外部電極とを重合して接続し、第２の半導
体装置が上段に積層された第１の半導体装置の実装面に
形成された外部電極を実装基板に形成された電極に接続
して実装したものである。
導体装置と該第１の半導体装置の上段に第２の半導体装
置が積層されて形成され、第１、第２の半導体装置に設
けられた外部信号が入出力される外部電極が、パッケー
ジの実装面から前記実装面の反対面にかけてパッケージ
の端面と同一平面に形成され、該第１の半導体装置の反
対面に形成された外部電極と第２の半導体装置の実装面
に形成された外部電極とを重合して接続し、第２の半導
体装置が上段に積層された第１の半導体装置の実装面に
形成された外部電極を実装基板に形成された電極に接続
して実装したものである。
【００１３】また、本発明の半導体装置の製造方法は、
複数のデバイス領域を有し、アウタリードの上面に接続
用ダムが接続されたリードフレームを準備する工程と、
該リードフレームのデバイス領域に搭載される半導体チ
ップを準備する工程と、リードフレームのデバイス領域
に半導体チップを接着固定する工程と、該半導体チップ
の表面電極とこれに対応する前記リードフレームのイン
ナリードとを接続部材によって接続する工程と、リード
フレームにおける複数のデバイス領域をモールド樹脂に
よって一括に覆い、半導体チップを樹脂封止するととも
に一括封止部を形成する工程と、ダイシングラインに沿
ってデバイス領域単位にリードフレーム、および一括封
止部を分割して個片化し、実装面から実装面の反対面に
かけてアウタリード、ならびに接続用ダムが露出した個
々のパッケージを形成する工程とを有するものである。
複数のデバイス領域を有し、アウタリードの上面に接続
用ダムが接続されたリードフレームを準備する工程と、
該リードフレームのデバイス領域に搭載される半導体チ
ップを準備する工程と、リードフレームのデバイス領域
に半導体チップを接着固定する工程と、該半導体チップ
の表面電極とこれに対応する前記リードフレームのイン
ナリードとを接続部材によって接続する工程と、リード
フレームにおける複数のデバイス領域をモールド樹脂に
よって一括に覆い、半導体チップを樹脂封止するととも
に一括封止部を形成する工程と、ダイシングラインに沿
ってデバイス領域単位にリードフレーム、および一括封
止部を分割して個片化し、実装面から実装面の反対面に
かけてアウタリード、ならびに接続用ダムが露出した個
々のパッケージを形成する工程とを有するものである。
【００１４】さらに、本発明の半導体装置の製造方法
は、複数のデバイス領域を有し、アウタリードの上面に
接続用ダムが接続されたリードフレームを準備する工程
と、該リードフレームのデバイス領域に搭載される半導
体チップを準備する工程と、該リードフレームのデバイ
ス領域に半導体チップを接着固定する工程と、該半導体
チップの表面電極とこれに対応するリードフレームのイ
ンナリードとを接続部材によって接続する工程と、リー
ドフレームにおける複数のデバイス領域をモールド樹脂
によって一括に覆い、半導体チップを樹脂封止するとと
もに一括封止部を形成する工程と、ダイシングラインに
沿ってデバイス領域単位にリードフレーム、および一括
封止部を分割して個片化し、実装面からその実装面の反
対面にかけてアウタリード、ならびに接続用ダムが露出
した個々のパッケージを形成し、第１の半導体装置と該
第１の半導体装置の上段に積層される第２の半導体装置
とを形成する工程と、パッケージが形成された第１の半
導体装置の反対面に形成された外部電極と第２の半導体
装置の実装面に形成された外部電極とを接続する工程と
を有するものである。
は、複数のデバイス領域を有し、アウタリードの上面に
接続用ダムが接続されたリードフレームを準備する工程
と、該リードフレームのデバイス領域に搭載される半導
体チップを準備する工程と、該リードフレームのデバイ
ス領域に半導体チップを接着固定する工程と、該半導体
チップの表面電極とこれに対応するリードフレームのイ
ンナリードとを接続部材によって接続する工程と、リー
ドフレームにおける複数のデバイス領域をモールド樹脂
によって一括に覆い、半導体チップを樹脂封止するとと
もに一括封止部を形成する工程と、ダイシングラインに
沿ってデバイス領域単位にリードフレーム、および一括
封止部を分割して個片化し、実装面からその実装面の反
対面にかけてアウタリード、ならびに接続用ダムが露出
した個々のパッケージを形成し、第１の半導体装置と該
第１の半導体装置の上段に積層される第２の半導体装置
とを形成する工程と、パッケージが形成された第１の半
導体装置の反対面に形成された外部電極と第２の半導体
装置の実装面に形成された外部電極とを接続する工程と
を有するものである。
【００１５】さらに、本発明の半導体装置の製造方法に
おいて、前記接続用ダムは、外部電極と同じ形状からな
り、たとえば、幅約０．３ｍｍ程度、長さ約０．５〜
１．０ｍｍ程度の長方形よりなるものである。
おいて、前記接続用ダムは、外部電極と同じ形状からな
り、たとえば、幅約０．３ｍｍ程度、長さ約０．５〜
１．０ｍｍ程度の長方形よりなるものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】図１は、本発明の実施の形態による半導体
装置の断面図、図２は、図１の半導体装置に用いられる
リードフレームの平面図、図３〜図８は、図１の半導体
装置における製造工程の説明図 図９は、図１の半導体
装置下段に設けられる半導体装置におけるワイヤボンデ
ィングの説明図、図１０は、図９の半導体装置の上段に
積層される半導体装置におけるワイヤボンディングの説
明図、図１１は、図１の半導体装置における製造工程を
説明するフローチャートである。
装置の断面図、図２は、図１の半導体装置に用いられる
リードフレームの平面図、図３〜図８は、図１の半導体
装置における製造工程の説明図 図９は、図１の半導体
装置下段に設けられる半導体装置におけるワイヤボンデ
ィングの説明図、図１０は、図９の半導体装置の上段に
積層される半導体装置におけるワイヤボンディングの説
明図、図１１は、図１の半導体装置における製造工程を
説明するフローチャートである。
【００１８】本実施の形態において、半導体装置１は、
表面実装形パッケージの１つであるＢＧＡからなる。こ
の半導体装置１は、図１に示すように、ＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）などの半導体メモリからなる半導体装置（第１の半
導体装置）１ａが下段に、同じくＤＲＡＭなどの半導体
メモリからなる半導体装置（第２の半導体装置）１ｂが
上段に積層された構成となっている。これら半導体装置
１ａ，１ｂは、ノンリード表面実装パッケージの１つで
あるＱＦＮから構成されている。
表面実装形パッケージの１つであるＢＧＡからなる。こ
の半導体装置１は、図１に示すように、ＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）などの半導体メモリからなる半導体装置（第１の半
導体装置）１ａが下段に、同じくＤＲＡＭなどの半導体
メモリからなる半導体装置（第２の半導体装置）１ｂが
上段に積層された構成となっている。これら半導体装置
１ａ，１ｂは、ノンリード表面実装パッケージの１つで
あるＱＦＮから構成されている。
【００１９】半導体装置１ａは、いわゆる一括モールド
（ＭＡＰ）方式によって形成されており、中央部に半導
体チップ２が位置している。この半導体チップ２の中央
部には、電極であるボンディングパッド（表面電極）３
が配置されている。
（ＭＡＰ）方式によって形成されており、中央部に半導
体チップ２が位置している。この半導体チップ２の中央
部には、電極であるボンディングパッド（表面電極）３
が配置されている。
【００２０】半導体チップ２のボンディングパッド３近
傍には、複数のインナリード５が位置しており、これら
インナリード５が延在して外部接続線となるアウタリー
ド（外部電極）５ａが構成されている。
傍には、複数のインナリード５が位置しており、これら
インナリード５が延在して外部接続線となるアウタリー
ド（外部電極）５ａが構成されている。
【００２１】これらアウタリード５ａの表面には、接続
用ダム（外部電極）６が、はんだ、あるいは銀ペースト
などの導電性接着材７を介して接続されている。この接
続用ダム６は、アウタリード５ａと同じ形状からなり、
たとえば、幅約０．３ｍｍ程度、長さ約０．５〜１．０
ｍｍ程度の長方形であり、鉄系、あるいは銅系などのリ
ードフレームＬＦ（図２）と同じ金属材料から構成され
ている。
用ダム（外部電極）６が、はんだ、あるいは銀ペースト
などの導電性接着材７を介して接続されている。この接
続用ダム６は、アウタリード５ａと同じ形状からなり、
たとえば、幅約０．３ｍｍ程度、長さ約０．５〜１．０
ｍｍ程度の長方形であり、鉄系、あるいは銅系などのリ
ードフレームＬＦ（図２）と同じ金属材料から構成され
ている。
【００２２】半導体チップ２の下方には、インナリード
５先端部が位置しており、ＬＯＣ構造となっている。半
導体チップ２は、接着材４を介してインナリード５に接
続されている。
５先端部が位置しており、ＬＯＣ構造となっている。半
導体チップ２は、接着材４を介してインナリード５に接
続されている。
【００２３】インナリード５の先端部と半導体チップ２
のボンディングパッド３とは、金線などからなるボンデ
ィングワイヤ（接続部材）８によって電気的にそれぞれ
接続される。
のボンディングパッド３とは、金線などからなるボンデ
ィングワイヤ（接続部材）８によって電気的にそれぞれ
接続される。
【００２４】また、半導体チップ２、インナリード５、
ならびにボンディングワイヤ８は、熱硬化性の封止樹脂
によって封止され、矩形状のパッケージ９が形成されて
いる。このパッケージ９は、前述した一括モールド方法
によって形成されている。
ならびにボンディングワイヤ８は、熱硬化性の封止樹脂
によって封止され、矩形状のパッケージ９が形成されて
いる。このパッケージ９は、前述した一括モールド方法
によって形成されている。
【００２５】パッケージ９における４辺には、複数のア
ウタリード５ａが該パッケージ９における実装面から側
面にかけて露出して形成されている。同様に、パッケー
ジ９の側面から表面（実装面の反対面）にかけては、接
続用ダム６が露出して形成されている。
ウタリード５ａが該パッケージ９における実装面から側
面にかけて露出して形成されている。同様に、パッケー
ジ９の側面から表面（実装面の反対面）にかけては、接
続用ダム６が露出して形成されている。
【００２６】さらに、上段に位置する半導体装置１ｂに
おいても、一括モールド方式によって形成されており、
構成についても半導体装置１ａと同様となっており、半
導体チップ１０の中央部には、ボンディングパッド（表
面電極）１１が配置され、該半導体チップ１０の下方に
は、接着材１２を介してインナリード１３先端部が位置
するＬＯＣ構造となっている。
おいても、一括モールド方式によって形成されており、
構成についても半導体装置１ａと同様となっており、半
導体チップ１０の中央部には、ボンディングパッド（表
面電極）１１が配置され、該半導体チップ１０の下方に
は、接着材１２を介してインナリード１３先端部が位置
するＬＯＣ構造となっている。
【００２７】ボンディングパッド１１近傍には、複数の
インナリード１３が位置し、これらインナリード１３が
延在してアウタリード（外部電極）１３ａが構成されて
いる。アウタリード１３ａの表面には、接続用ダム（外
部電極）１４が、導電性接着材１５を介して接続されて
いる。そして、インナリード１３の先端部とボンディン
グパッド１１とは、ボンディングワイヤ（接続部材）１
６によって電気的にそれぞれ接続されている。
インナリード１３が位置し、これらインナリード１３が
延在してアウタリード（外部電極）１３ａが構成されて
いる。アウタリード１３ａの表面には、接続用ダム（外
部電極）１４が、導電性接着材１５を介して接続されて
いる。そして、インナリード１３の先端部とボンディン
グパッド１１とは、ボンディングワイヤ（接続部材）１
６によって電気的にそれぞれ接続されている。
【００２８】また、半導体チップ１０、インナリード１
３、ならびにボンディングワイヤ１６は、封止樹脂によ
って封止され、矩形状のパッケージ１７が形成されてい
る。
３、ならびにボンディングワイヤ１６は、封止樹脂によ
って封止され、矩形状のパッケージ１７が形成されてい
る。
【００２９】パッケージ１７における４辺には、複数の
アウタリード１３ａが該パッケージ１７の実装面から側
面にかけて露出して形成され、パッケージ１７の側面か
ら表面（実装面の反対面）にかけては、接続用ダム１４
が露出して形成されている。
アウタリード１３ａが該パッケージ１７の実装面から側
面にかけて露出して形成され、パッケージ１７の側面か
ら表面（実装面の反対面）にかけては、接続用ダム１４
が露出して形成されている。
【００３０】そして、半導体装置１ａは、ＢＴ（ビスマ
レイミド系樹脂）材などからなるプリント配線基板１８
の主面に搭載されており、該プリント配線基板１８に形
成された電極と半導体装置１ａのアウタリード１３ａと
が重合し、はんだなどの導電性接着材１９を介して接続
されている。このプリント配線基板１８の裏面（実装
面）には、アレイ状に並べられた接続用電極、および配
線パターンが形成されており、これら接続用電極には、
球形のはんだからなるはんだバンプ２０がそれぞれ形成
されている。
レイミド系樹脂）材などからなるプリント配線基板１８
の主面に搭載されており、該プリント配線基板１８に形
成された電極と半導体装置１ａのアウタリード１３ａと
が重合し、はんだなどの導電性接着材１９を介して接続
されている。このプリント配線基板１８の裏面（実装
面）には、アレイ状に並べられた接続用電極、および配
線パターンが形成されており、これら接続用電極には、
球形のはんだからなるはんだバンプ２０がそれぞれ形成
されている。
【００３１】また、半導体装置１ａのパッケージ９の表
面から露出した接続用ダム６には、半導体装置１ｂのア
ウタリード１３ａが、導電性接着材２１を介してそれぞ
れ接続され、該半導体装置１ｂが半導体装置１ａの上段
に積層されている。
面から露出した接続用ダム６には、半導体装置１ｂのア
ウタリード１３ａが、導電性接着材２１を介してそれぞ
れ接続され、該半導体装置１ｂが半導体装置１ａの上段
に積層されている。
【００３２】次に、本実施の形態における半導体装置１
の製造工程について、図１、および図２のリードフレー
ムの説明図、図３〜図８の製造工程の説明図、図９、図
１０のワイヤボンディングの説明図、図１１のフローチ
ャートを用いて説明する。
の製造工程について、図１、および図２のリードフレー
ムの説明図、図３〜図８の製造工程の説明図、図９、図
１０のワイヤボンディングの説明図、図１１のフローチ
ャートを用いて説明する。
【００３３】ここでは、半導体装置１ａを製造する場合
について記載するが、半導体装置１ｂにおける製造工程
もこの半導体装置１ａと同一である。
について記載するが、半導体装置１ｂにおける製造工程
もこの半導体装置１ａと同一である。
【００３４】まず、図２に示すリードフレームＬＦ、な
らびに該リードフレームＬＦに搭載する半導体チップ２
をそれぞれ準備する（ステップＳ１０１）。リードフレ
ームＬＦには、ダイシングラインＤＬ１，ＤＬ２によっ
て区画形成された複数のデバイス領域ＤＡを一括に覆う
状態で樹脂モールドされる一括モールドが施される。
らびに該リードフレームＬＦに搭載する半導体チップ２
をそれぞれ準備する（ステップＳ１０１）。リードフレ
ームＬＦには、ダイシングラインＤＬ１，ＤＬ２によっ
て区画形成された複数のデバイス領域ＤＡを一括に覆う
状態で樹脂モールドされる一括モールドが施される。
【００３５】ダイシングラインＤＬ１は、対になるデバ
イス領域ＤＡ部分を切り離す領域であり、ダイシングラ
インＤＬ２は、リードフレームＬＦとデバイス領域ＤＡ
部分とを切り離す領域である。
イス領域ＤＡ部分を切り離す領域であり、ダイシングラ
インＤＬ２は、リードフレームＬＦとデバイス領域ＤＡ
部分とを切り離す領域である。
【００３６】また、リードフレームＬＦにおけるアウタ
リード５ａの表面には、図３に示すように、接続用ダム
６が、予め導電性接着材７を介して接続されている。そ
して、リードフレームＬＦのインナリード５に、接着材
４をそれぞれ塗布し、半導体チップ２を搭載して接着固
定する（ステップＳ１０２）。
リード５ａの表面には、図３に示すように、接続用ダム
６が、予め導電性接着材７を介して接続されている。そ
して、リードフレームＬＦのインナリード５に、接着材
４をそれぞれ塗布し、半導体チップ２を搭載して接着固
定する（ステップＳ１０２）。
【００３７】その後、図４に示すように、半導体チップ
２のボンディングパッド３とインナリード５とをボンデ
ィングワイヤ８によってそれぞれ接合し、電気的に接続
する（ステップＳ１０３）。
２のボンディングパッド３とインナリード５とをボンデ
ィングワイヤ８によってそれぞれ接合し、電気的に接続
する（ステップＳ１０３）。
【００３８】このワイヤボンディング後、トランスファ
ーモールド用のモールド金型を用いて一括モールドを行
い、半導体チップ２、ボンディングワイヤ８、ならびに
インナリード５を樹脂封止する。なお、モールド樹脂と
しては、たとえば、エポキシ系の熱硬化性樹脂などを用
いる。
ーモールド用のモールド金型を用いて一括モールドを行
い、半導体チップ２、ボンディングワイヤ８、ならびに
インナリード５を樹脂封止する。なお、モールド樹脂と
しては、たとえば、エポキシ系の熱硬化性樹脂などを用
いる。
【００３９】その後、モールド樹脂を硬化させて、図５
に示すように、一括モールド部（一括封止部）ＭＢを形
成する（ステップＳ１０４）。
に示すように、一括モールド部（一括封止部）ＭＢを形
成する（ステップＳ１０４）。
【００４０】そして、一括モールド部ＭＢにおけるダイ
シングラインＤＬ１，ＤＬ２を、図６に示すように、ダ
イシング用の切断刃であるブレードを用いたダイシング
によってデバイス領域ＤＡ毎に分割して個片化する（ス
テップＳ１０５）。
シングラインＤＬ１，ＤＬ２を、図６に示すように、ダ
イシング用の切断刃であるブレードを用いたダイシング
によってデバイス領域ＤＡ毎に分割して個片化する（ス
テップＳ１０５）。
【００４１】このダイシングによって、図７、図８に示
すように、半導体装置１ａが形成される。その後、半導
体装置１ａは、所定のメモリテストが行われる（ステッ
プＳ１０６）。
すように、半導体装置１ａが形成される。その後、半導
体装置１ａは、所定のメモリテストが行われる（ステッ
プＳ１０６）。
【００４２】また、半導体装置１ｂについても、同様に
製造する。この半導体装置１ｂにおける製造工程は、ス
テップＳ１０１〜Ｓ１０６の工程と同一であるが、ワイ
ヤボンディング工程におけるデータ入出力ピンＤＱの接
続先が異なっているところが異なる点である。
製造する。この半導体装置１ｂにおける製造工程は、ス
テップＳ１０１〜Ｓ１０６の工程と同一であるが、ワイ
ヤボンディング工程におけるデータ入出力ピンＤＱの接
続先が異なっているところが異なる点である。
【００４３】ワイヤボンディング工程において、図９、
図１０に示すように、電源電圧ＶＣＣ、基準電位ＶＳ
Ｓ、あるいは制御信号などの共通ピンについては、半導
体装置１ａ，１ｂともに同じ接続先（同一ピン）である
が、データ入出力ピンなどの異なる信号が入出力される
ピンについては、半導体装置１ａ，１ｂが、それぞれ異
なる接続先にボンディングされることになる。
図１０に示すように、電源電圧ＶＣＣ、基準電位ＶＳ
Ｓ、あるいは制御信号などの共通ピンについては、半導
体装置１ａ，１ｂともに同じ接続先（同一ピン）である
が、データ入出力ピンなどの異なる信号が入出力される
ピンについては、半導体装置１ａ，１ｂが、それぞれ異
なる接続先にボンディングされることになる。
【００４４】その後、このように形成された半導体装置
１ａ，１ｂ、およびはんだバンプ２０が形成されたプリ
ント配線基板１８をそれぞれ準備する（ステップＳ１０
７）。はんだバンプ２０は、、たとえば、印刷法や転写
法などによって該プリント配線基板１８に形成する。
１ａ，１ｂ、およびはんだバンプ２０が形成されたプリ
ント配線基板１８をそれぞれ準備する（ステップＳ１０
７）。はんだバンプ２０は、、たとえば、印刷法や転写
法などによって該プリント配線基板１８に形成する。
【００４５】そして、半導体装置１ａのアウタリード５
ａ、および接続用ダム６のそれぞれの表面に導電性接着
材１９，２１を塗布し（ステップＳ１０８）、半導体装
置１ａをプリント配線基板１８に搭載した後、該半導体
装置１ａの上段に半導体装置１ｂを積載する（ステップ
Ｓ１０９）。
ａ、および接続用ダム６のそれぞれの表面に導電性接着
材１９，２１を塗布し（ステップＳ１０８）、半導体装
置１ａをプリント配線基板１８に搭載した後、該半導体
装置１ａの上段に半導体装置１ｂを積載する（ステップ
Ｓ１０９）。
【００４６】半導体装置１ａ，１ｂが積載されたプリン
ト配線基板１８は、リフローによってそれぞれ電気的に
接続され（ステップＳ１１０）、半導体装置１が完成と
なる（ステップＳ１１１）。
ト配線基板１８は、リフローによってそれぞれ電気的に
接続され（ステップＳ１１０）、半導体装置１が完成と
なる（ステップＳ１１１）。
【００４７】ここで、半導体装置１をＭＡＰ方式ではな
く、通常の金属製のリボン構造よりなるリードフレーム
を用いて製造する場合について説明する。
く、通常の金属製のリボン構造よりなるリードフレーム
を用いて製造する場合について説明する。
【００４８】また、半導体装置１ａと半導体装置１ｂの
製造工程は、いずれも同じであるので、半導体装置１ａ
における製造工程について説明する。
製造工程は、いずれも同じであるので、半導体装置１ａ
における製造工程について説明する。
【００４９】まず、リードフレーム、ならびに該リード
フレームに搭載する半導体チップ２を準備する。このリ
ードフレームは、たとえば、鉄系、あるいは銅系などか
らなる金属板をエッチング、あるいはプレス加工してパ
ターンニングすることによって形成される。
フレームに搭載する半導体チップ２を準備する。このリ
ードフレームは、たとえば、鉄系、あるいは銅系などか
らなる金属板をエッチング、あるいはプレス加工してパ
ターンニングすることによって形成される。
【００５０】リードフレームには、インナリード５、な
らびに外部電極部となるアウタリード５ａが成形され、
それらのパターンが数個以上連結された金属製のリボン
構造よりなるものである。
らびに外部電極部となるアウタリード５ａが成形され、
それらのパターンが数個以上連結された金属製のリボン
構造よりなるものである。
【００５１】アウタリード５ａには、接続用ダム６が、
はんだ、あるいは銀ペーストなどの導電性接着材７を介
して接続されている。このリードフレームのインナリー
ド５に、接着材４をそれぞれ塗布し、半導体チップ２を
搭載して接着固定する。
はんだ、あるいは銀ペーストなどの導電性接着材７を介
して接続されている。このリードフレームのインナリー
ド５に、接着材４をそれぞれ塗布し、半導体チップ２を
搭載して接着固定する。
【００５２】その後、半導体チップ２のボンディングパ
ッド３とインナリード５とをボンディングワイヤ８によ
ってそれぞれ接合し、電気的に接続する。このワイヤボ
ンディング後、モールド金型を用いてリードフレームの
アウタリード５ａ、および接続用ダム６を該リードフレ
ームの厚さ方向に挟み込み、キャビティに樹脂を注入し
てモールドを行い、半導体チップ２、ボンディングワイ
ヤ８、ならびにインナリード５を樹脂封止してパッケー
ジ９を形成する。
ッド３とインナリード５とをボンディングワイヤ８によ
ってそれぞれ接合し、電気的に接続する。このワイヤボ
ンディング後、モールド金型を用いてリードフレームの
アウタリード５ａ、および接続用ダム６を該リードフレ
ームの厚さ方向に挟み込み、キャビティに樹脂を注入し
てモールドを行い、半導体チップ２、ボンディングワイ
ヤ８、ならびにインナリード５を樹脂封止してパッケー
ジ９を形成する。
【００５３】その後、アウタリード５ａ、ならびに接続
用ダム６を切断し、パッケージ９の表面から裏面にかけ
て側面に沿って露出したアウタリード５ａ、接続用ダム
６を形成し、半導体装置１ａの所定のメモリテストが行
われる。
用ダム６を切断し、パッケージ９の表面から裏面にかけ
て側面に沿って露出したアウタリード５ａ、接続用ダム
６を形成し、半導体装置１ａの所定のメモリテストが行
われる。
【００５４】そして、形成された半導体装置１ａ，１
ｂ、およびはんだバンプ２０が形成されたプリント配線
基板１８をそれぞれ準備する。半導体装置１ａのアウタ
リード５ａ、および接続用ダム６それぞれの表面に、導
電性接着材１９，２１を塗布し、半導体装置１ａをプリ
ント配線基板１８に搭載した後、該半導体装置１ａの上
段に半導体装置１ｂを積載する。半導体装置１ａ，１ｂ
が積載されたプリント配線基板１８は、リフローによっ
てそれぞれ電気的に接続され、半導体装置１（図１）が
完成となる。
ｂ、およびはんだバンプ２０が形成されたプリント配線
基板１８をそれぞれ準備する。半導体装置１ａのアウタ
リード５ａ、および接続用ダム６それぞれの表面に、導
電性接着材１９，２１を塗布し、半導体装置１ａをプリ
ント配線基板１８に搭載した後、該半導体装置１ａの上
段に半導体装置１ｂを積載する。半導体装置１ａ，１ｂ
が積載されたプリント配線基板１８は、リフローによっ
てそれぞれ電気的に接続され、半導体装置１（図１）が
完成となる。
【００５５】完成した半導体装置１は、プリント配線基
板１８に形成されたはんだバンプ２０が、電子装置など
の実装配線基板に形成された接続電極となるランドと重
合し、リフローされてそれぞれ電気的に接続される。
板１８に形成されたはんだバンプ２０が、電子装置など
の実装配線基板に形成された接続電極となるランドと重
合し、リフローされてそれぞれ電気的に接続される。
【００５６】それにより、本実施の形態によれば、ＱＦ
Ｎの半導体装置１ａ，１ｂを積層するだけでマルチチッ
プパッケージを実現することができるので、特殊なアウ
タリード形状をしたリードフレームなどを不要にするこ
とができるとともに、半導体装置１ａ，１ｂの重ね合わ
せを容易にすることができる。
Ｎの半導体装置１ａ，１ｂを積層するだけでマルチチッ
プパッケージを実現することができるので、特殊なアウ
タリード形状をしたリードフレームなどを不要にするこ
とができるとともに、半導体装置１ａ，１ｂの重ね合わ
せを容易にすることができる。
【００５７】また、通常のＱＦＮに用いられるリードフ
レームＬＦを使用することができるので、既存の製造工
程において半導体装置１ａ，１ｂを製造することがで
き、半導体装置１の低コストを図ることができる。
レームＬＦを使用することができるので、既存の製造工
程において半導体装置１ａ，１ｂを製造することがで
き、半導体装置１の低コストを図ることができる。
【００５８】さらに、半導体装置１ａ，１ｂ単体で、そ
れぞれテストが可能となるので、半導体装置１の歩留ま
りを向上することができる。
れぞれテストが可能となるので、半導体装置１の歩留ま
りを向上することができる。
【００５９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６０】たとえば、前記実施の形態においては、プ
リント配線基板にはんだバンプが形成されたＢＧＡ構造
の半導体装置について記載したが、はんだバンプを備え
たプリント配線基板を介さずに、直接電子システムの実
装配線基板（実装基板）Ｐなどに半導体装置１を実装す
るようにしてもよい。
リント配線基板にはんだバンプが形成されたＢＧＡ構造
の半導体装置について記載したが、はんだバンプを備え
たプリント配線基板を介さずに、直接電子システムの実
装配線基板（実装基板）Ｐなどに半導体装置１を実装す
るようにしてもよい。
【００６１】この場合、図１２に示すように、下段の半
導体装置１ａにおけるアウタリード５ａの実装面が、は
んだＨなどを介して実装配線基板の電極に接続されるこ
とになる。
導体装置１ａにおけるアウタリード５ａの実装面が、は
んだＨなどを介して実装配線基板の電極に接続されるこ
とになる。
【００６２】また、前記実施の形態では、積層される半
導体装置がＬＯＣ構造であったが、半導体装置を積層し
た構成としたが、図１３、図１４に示すように、フリッ
プチップ接続により積層される半導体装置を形成するよ
うにしてもよい。
導体装置がＬＯＣ構造であったが、半導体装置を積層し
た構成としたが、図１３、図１４に示すように、フリッ
プチップ接続により積層される半導体装置を形成するよ
うにしてもよい。
【００６３】図１３の半導体装置（第１の半導体装置）
１ａ1 においては、半導体チップ２のボンディングパッ
ドが、該半導体チップ２の中央部に形成されており、こ
れらボンディングパッドにはんだなどのバンプ（接続部
材）２２を形成し、そのバンプ２２をインナリード５に
押しつけて接続している。
１ａ1 においては、半導体チップ２のボンディングパッ
ドが、該半導体チップ２の中央部に形成されており、こ
れらボンディングパッドにはんだなどのバンプ（接続部
材）２２を形成し、そのバンプ２２をインナリード５に
押しつけて接続している。
【００６４】さらに、図１４の半導体装置（第１の半導
体装置）１ａ2 においては、半導体チップ２のボンディ
ングパッドが、該半導体チップ２の対向する２辺近傍に
形成されており、これらボンディングパッドにはんだな
どのバンプ２２を形成し、そのバンプ２２をインナリー
ド５に押しつけて接続している。
体装置）１ａ2 においては、半導体チップ２のボンディ
ングパッドが、該半導体チップ２の対向する２辺近傍に
形成されており、これらボンディングパッドにはんだな
どのバンプ２２を形成し、そのバンプ２２をインナリー
ド５に押しつけて接続している。
【００６５】また、前記実施の形態によれば、２つの半
導体装置を積層した構成としたが、、たとえば、半導体
装置１1 は、図１５に示すように、３つ（または、それ
以上）の半導体装置１1 ａ〜１1 ｃを積層するようにし
てもよい。
導体装置を積層した構成としたが、、たとえば、半導体
装置１1 は、図１５に示すように、３つ（または、それ
以上）の半導体装置１1 ａ〜１1 ｃを積層するようにし
てもよい。
【００６６】この場合、フリップチップ接続の半導体装
置１1 ａ，１1 ｃとＬＯＣ構造の半導体装置１1 ｂとを
混載して積層するようにしてもよい。
置１1 ａ，１1 ｃとＬＯＣ構造の半導体装置１1 ｂとを
混載して積層するようにしてもよい。
【００６７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６８】（１）同一形状の第１、第２の半導体装置
を積層するだけでマルチチップパッケージを実現するこ
とができるので、該第１、第２の半導体装置の積層化を
容易にすることができる。
を積層するだけでマルチチップパッケージを実現するこ
とができるので、該第１、第２の半導体装置の積層化を
容易にすることができる。
【００６９】（２）また、特殊なアウタリード形状をし
たリードフレームなどが不要となり、既存の製造工程に
おいて第１、第２の半導体装置を製造することができ、
半導体装置を製造コストを低減することができる。
たリードフレームなどが不要となり、既存の製造工程に
おいて第１、第２の半導体装置を製造することができ、
半導体装置を製造コストを低減することができる。
【００７０】（３）上記（１）、（２）により、マルチ
チップパッケージの半導体装置の信頼性を大幅に向上し
ながら低コスト化を実現することができる。
チップパッケージの半導体装置の信頼性を大幅に向上し
ながら低コスト化を実現することができる。
【図１】本発明の実施の形態による半導体装置の断面図
である。
である。
【図２】図１の半導体装置に用いられるリードフレーム
の平面図である。
の平面図である。
【図３】図１の半導体装置における製造工程の説明図で
ある。
ある。
【図４】図３に続く半導体装置の製造工程の説明図であ
る。
る。
【図５】図４に続く半導体装置の製造工程の説明図であ
る。
る。
【図６】図５に続く半導体装置の製造工程の説明図であ
る。
る。
【図７】図６に続く半導体装置の製造工程の説明図であ
る。
る。
【図８】図７に続く半導体装置の製造工程の説明図であ
る。
る。
【図９】図１の半導体装置下段に設けられる半導体装置
におけるワイヤボンディングの説明図である。
におけるワイヤボンディングの説明図である。
【図１０】図９の半導体装置の上段に積層される半導体
装置におけるワイヤボンディングの説明図である。
装置におけるワイヤボンディングの説明図である。
【図１１】図１の半導体装置における製造工程を説明す
るフローチャートである。
るフローチャートである。
【図１２】本発明の他の実施の形態による半導体装置の
断面図である。
断面図である。
【図１３】本発明の他の実施の形態による積層に用いら
れる半導体装置の一例を示す断面図である。
れる半導体装置の一例を示す断面図である。
【図１４】本発明の他の実施の形態による積層に用いら
れる半導体装置の他の例を示す断面図である。
れる半導体装置の他の例を示す断面図である。
【図１５】本発明の他の実施の形態による半導体装置の
一例を示す断面図である。
一例を示す断面図である。
１ 半導体装置
１1 半導体装置
１ａ 半導体装置（第１の半導体装置）
１ａ1 ，１ａ2 半導体装置（第１の半導体装置）
１ｂ 半導体装置（第２の半導体装置）
１1 ａ〜１1 ｃ 半導体装置
２ 半導体チップ
３ ボンディングパッド（表面電極）
４ 接着材
５ インナリード
５ａ アウタリード（外部電極）
６ 接続用ダム（外部電極）
７ 導電性接着材
８ ボンディングワイヤ（接続部材）
９ パッケージ
１０ 半導体チップ
１１ ボンディングパッド（表面電極）
１２ 接着材
１３ インナリード
１３ａ アウタリード（外部電極）
１４ 接続用ダム（外部電極）
１５ 導電性接着材
１６ ボンディングワイヤ（接続部材）
１７ パッケージ
１８ プリント配線基板
１９ 導電性接着材
２０ はんだバンプ
２１ 導電性接着材
２２ バンプ（接続部材）
ＬＦ リードフレーム
ＤＬ１，ＤＬ２ ダイシングライン
ＤＡ デバイス領域
Ｐ 実装配線基板（実装基板）
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/18
(72)発明者 堀内 整
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 坪井 敏宏
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 玉井 博士
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 加賀谷 豊
秋田県南秋田郡天王町天王字長沼64 アキ
タ電子株式会社内
Ｆターム(参考） 4M109 AA01 BA01 CA21 DA02
5F067 AA02 AB04 BC14 BE10 CB02
CB05 CC02 CC07 DA05 EA01
EA04
Claims (5)
- 【請求項１】 外部信号が入出力される外部電極がパッ
ケージの端面と同一平面に形成された半導体装置であっ
て、前記外部電極を、前記パッケージの実装面から前記
実装面の反対面にかけて形成したことを特徴とする半導
体装置。 - 【請求項２】 第１の半導体装置と前記第１の半導体装
置の上段に第２の半導体装置が積層されて形成された半
導体装置であって、前記第１、第２の半導体装置に設け
られた外部信号が入出力される外部電極が、パッケージ
の実装面から前記実装面の反対面にかけてパッケージの
端面と同一平面に形成され、前記第１の半導体装置の反
対面に形成された外部電極と前記第２の半導体装置の実
装面に形成された外部電極とを重合して接続し、積層し
たことを特徴とする半導体装置。 - 【請求項３】 第１の半導体装置と前記第１の半導体装
置の上段に第２の半導体装置が積層されて形成された半
導体装置であって、 前記第１、第２の半導体装置に設けられた外部信号が入
出力される外部電極が、パッケージの実装面から前記実
装面の反対面にかけてパッケージの端面と同一平面に形
成され、 前記第１の半導体装置の反対面に形成された外部電極と
前記第２の半導体装置の実装面に形成された外部電極と
を重合して接続し、前記第２の半導体装置が上段に積層
された前記第１の半導体装置の実装面に形成された外部
電極を実装基板に形成された電極に接続して実装したこ
とを特徴とする半導体装置。 - 【請求項４】 複数のデバイス領域を有し、アウタリー
ドの上面に接続用ダムが接続されたリードフレームを準
備する工程と、 前記リードフレームのデバイス領域に搭載される半導体
チップを準備する工程と、 前記リードフレームのデバイス領域に前記半導体チップ
を接着固定する工程と、 前記半導体チップの表面電極とこれに対応する前記リー
ドフレームのインナリードとを接続部材によって接続す
る工程と、 前記リードフレームにおける複数のデバイス領域をモー
ルド樹脂によって一括に覆い、前記半導体チップを樹脂
封止するとともに一括封止部を形成する工程と、 前記ダイシングラインに沿って前記デバイス領域単位に
前記リードフレーム、および前記一括封止部を分割して
個片化し、実装面から前記実装面の反対面にかけて前記
アウタリード、ならびに前記接続用ダムが露出した個々
のパッケージを形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項５】 複数のデバイス領域を有し、アウタリー
ドの上面に接続用ダムが接続されたリードフレームを準
備する工程と、 前記リードフレームのデバイス領域に搭載される半導体
チップを準備する工程と、 前記リードフレームのデバイス領域に前記半導体チップ
を接着固定する工程と、 前記半導体チップの表面電極とこれに対応する前記リー
ドフレームのインナリードとを接続部材によって接続す
る工程と、 前記リードフレームにおける複数のデバイス領域をモー
ルド樹脂によって一括に覆い、前記半導体チップを樹脂
封止するとともに一括封止部を形成する工程と、 前記ダイシングラインに沿って前記デバイス領域単位に
前記リードフレーム、および前記一括封止部を分割して
個片化し、実装面から前記実装面の反対面にかけて前記
アウタリード、ならびに前記接続用ダムが露出した個々
のパッケージを形成し、前記第１の半導体装置と前記第
１の半導体装置の上段に積層される第２の半導体装置と
を形成する工程と、 前記パッケージが形成された第１の半導体装置の反対面
に形成された外部電極と前記第２の半導体装置の実装面
に形成された外部電極とを接続する工程とを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001292055A JP2003100988A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001292055A JP2003100988A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100988A true JP2003100988A (ja) | 2003-04-04 |
Family
ID=19114095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001292055A Pending JP2003100988A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100988A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319824A (ja) * | 2003-04-17 | 2004-11-11 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とその製造方法 |
| WO2008032470A1 (fr) | 2006-09-12 | 2008-03-20 | Mitsui High-Tec, Inc. | Dispositif semi-conducteur, produit de cadre de montage utilisé dans le dispositif semi-conducteur et procédé de fabrication du dispositif semi-conducteur |
| WO2013106050A2 (en) | 2011-04-07 | 2013-07-18 | Texas Instruments Incorporated | Ultra-thin power transistor and synchronous buck converter having customized footprint |
| JP2015070036A (ja) * | 2013-09-27 | 2015-04-13 | ローム株式会社 | 半導体装置および電子機器 |
| JP2020129637A (ja) * | 2019-02-12 | 2020-08-27 | 新光電気工業株式会社 | 電子装置及び電子装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982741A (ja) * | 1995-09-19 | 1997-03-28 | Seiko Epson Corp | チップキャリアの構造およびその製造方法 |
| JPH10256475A (ja) * | 1997-03-14 | 1998-09-25 | Lg Semicon Co Ltd | ボトムリードパッケージ |
| JPH11307675A (ja) * | 1998-04-20 | 1999-11-05 | Matsushita Electron Corp | 樹脂封止型半導体装置及びその製造方法 |
| JP2000124240A (ja) * | 1998-10-12 | 2000-04-28 | Matsushita Electronics Industry Corp | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 |
| JP2001177007A (ja) * | 1999-12-21 | 2001-06-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-09-25 JP JP2001292055A patent/JP2003100988A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982741A (ja) * | 1995-09-19 | 1997-03-28 | Seiko Epson Corp | チップキャリアの構造およびその製造方法 |
| JPH10256475A (ja) * | 1997-03-14 | 1998-09-25 | Lg Semicon Co Ltd | ボトムリードパッケージ |
| JPH11307675A (ja) * | 1998-04-20 | 1999-11-05 | Matsushita Electron Corp | 樹脂封止型半導体装置及びその製造方法 |
| JP2000124240A (ja) * | 1998-10-12 | 2000-04-28 | Matsushita Electronics Industry Corp | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 |
| JP2001177007A (ja) * | 1999-12-21 | 2001-06-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319824A (ja) * | 2003-04-17 | 2004-11-11 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とその製造方法 |
| WO2008032470A1 (fr) | 2006-09-12 | 2008-03-20 | Mitsui High-Tec, Inc. | Dispositif semi-conducteur, produit de cadre de montage utilisé dans le dispositif semi-conducteur et procédé de fabrication du dispositif semi-conducteur |
| JP2008071815A (ja) * | 2006-09-12 | 2008-03-27 | Mitsui High Tec Inc | 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法 |
| EP2061080A4 (en) * | 2006-09-12 | 2011-03-23 | Mitsui High Tec | SEMICONDUCTOR DEVICE, MOUNTING FRAME PRODUCT USED IN THE SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE |
| US8159055B2 (en) | 2006-09-12 | 2012-04-17 | Mitsui High-Tec, Inc. | Semiconductor device, lead-frame product used for the same and method for manufacturing the same |
| WO2013106050A2 (en) | 2011-04-07 | 2013-07-18 | Texas Instruments Incorporated | Ultra-thin power transistor and synchronous buck converter having customized footprint |
| EP2724368A4 (en) * | 2011-04-07 | 2015-08-05 | Texas Instruments Inc | ULTRADÜNNER CURRENT TRANSISTOR AND SYNCHRONOUS DOWN TRANSFORMER WITH CUSTOM FOOTPRINT |
| JP2015070036A (ja) * | 2013-09-27 | 2015-04-13 | ローム株式会社 | 半導体装置および電子機器 |
| JP2020129637A (ja) * | 2019-02-12 | 2020-08-27 | 新光電気工業株式会社 | 電子装置及び電子装置の製造方法 |
| JP7239342B2 (ja) | 2019-02-12 | 2023-03-14 | 新光電気工業株式会社 | 電子装置及び電子装置の製造方法 |
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