JP2007181026A - 差動増幅器とデータドライバ及び表示装置 - Google Patents

Abstract

【課題】電源電圧付近を含む全階調領域で振幅差偏差を小さく抑える差動増幅回路の提供。
【解決手段】互いに異なる極性の第１、第２の差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）の出力が連絡段（１０）で結合された差動増幅回路において、第１、第２の差動対の一方の差動対の入力対が、入力端子Ｖｉｎからの入力信号と出力端子Ｖｏｕｔからの帰還信号をそれぞれ受け、他の差動対の入力対は、該他の差動対のトランジスタ対をオン状態とするレベルの参照信号（Ｖｒｅｆ１１、Ｖｒｅｆ１２）を受ける（ただし、参照信号Ｖｒｅｆ１１、Ｖｒｅｆ１２は同一電圧であってもよい）。
【選択図】図１

Description

本発明は、差動増幅器とデータドライバ及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。

はじめに、図１１を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１１には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。液晶は容量性を有し、画素電極９６４と電極９６７との間に容量９６５をなす。また、液晶の容量性を補助するための補助容量９６６を更に備えることが多い。

上記液晶表示装置は、スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー（不図示）で制御され、それぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が表示コントローラーより供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。

ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器を含むデジタルアナログ変換回路（ＤＡＣ）を備えている。

携帯電話端末、ノートＰＣ、モニタ、液晶ＴＶ等において、高画質化（多色化）が進んでいる。少なくともＲＧＢ各６ビット映像データ（２６万色）、さらには８ビット映像データ（２６８０万色）以上の需要が高まっている。このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、多階調電圧出力とともに、階調に対応した非常に高精度な電圧出力が求められるようになってきている。

データドライバは、通常、液晶の劣化を防ぐため、液晶パネルの対向基板電極の電圧ＶＣＯＭ（図１１参照）に対して、正と負の電圧を交互に印加する交流駆動が行われる。そのため、正極駆動と負極駆動の階調電圧信号が出力される。

図１２（Ａ）は、ノーマリホワイトの液晶における印加電圧と透過率の関係を示す図である。図１２（Ｂ）は、図１２（Ａ）の特性をもつ液晶を駆動する液晶表示装置の階調とデータドライバの出力電圧（液晶の印加電圧）の関係を示す図である。ノーマリホワイトの液晶では、液晶への印加電圧の増大に従い、その透過率は低下する。正極駆動におけるデータドライバの出力電圧は、例えば、階調２５５（８ビット）に対応したＶＣＯＭから階調０に対応した高位側電源電圧ＶＤＤまでの範囲とされ、負極駆動では、データドライバの出力電圧は、階調２５５に対応してＶＣＯＭから階調０に対応した低位側電源電圧（負電源電圧）ＶＳＳまでの範囲とされる。そして、データドライバは、負極、正極の出力電圧範囲ＶＳＳ〜ＶＤＤで高精度な電圧出力が求められる。

図１３は、正極駆動アンプと負極駆動アンプを備えた差動増幅回路の典型的な構成を示す図である。図１３を参照すると、この差動増幅回路は、入力端子Ｖｉｎと正極駆動アンプ９１０と負極駆動アンプ９２０の入力を切り替える切替スイッチＳＷ９１と、出力端子Ｖｏｕｔと正極駆動アンプ９１０と負極駆動アンプ９２０の出力を切り替える切替スイッチＳＷ９２とを備えている。

正極駆動アンプ９１０は、ソースが共通接続され第１の差動対を構成するＮＭＯＳトランジスタＭＮ９１、ＭＮ９２と、ＮＭＯＳトランジスタＭＮ９１、ＭＮ９２の共通ソースと低位側電源ＶＳＳ間に接続された定電流源Ｉ９１と、ＮＭＯＳトランジスタＭＮ９１、ＭＮ９２のドレインと高位側電源ＶＤＤ間に接続され、カレントミラーを構成するＰチャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」という）ＭＰ９３、ＭＰ９４とを備えている。第１の差動対を構成するＮチャネルＭＯＳトランジスタ（「ＮＭＯＳトランジスタ」という）ＭＮ９１、ＭＮ９２のゲート（入力対）は、出力側の切替スイッチＳＷ９２と入力側の切替スイッチＳＷ９１とにそれぞれ接続されている。

負極駆動アンプ９２０は、ソースが共通接続され第２の差動対を構成するＰＭＯＳトランジスタＭＰ９１、ＭＰ９２と、ＰＭＯＳトランジスタＭＰ９１、ＭＰ９２の共通ソースと高位側電源ＶＤＤ間に接続された定電流源Ｉ９２と、ＰＭＯＳトランジスタＭＰ９１、ＭＰ９２のドレインと低位側電源ＶＳＳ間に接続されカレントミラーを構成するＮＭＯＳトランジスタＭＮ９３、ＭＮ９４とを備えている。第２の差動対を構成するＰＭＯＳトランジスタＭＰ９１、ＭＰ９２のゲート（入力対）は、出力側の切替スイッチＳＷ９２と入力側の切替スイッチＳＷ９１にそれぞれ接続されている。

対向基板電極（図１１の９６７参照）の電圧ＶＣＯＭに対して、正と負の電圧を交互に印加する交流駆動において、正極駆動アンプ９１０と負極駆動アンプ９２０を、交互に、入力端子Ｖｉｎと出力端子Ｖｏｕｔ間に接続することで、液晶表示パネルのデータ線の駆動が行われる。

しかしながら、図１３に示した回路構成のように、正極、負極の交流駆動において、正極駆動アンプ９１０と負極駆動アンプ９２０で別々に駆動すると、トランジスタの特性ばらつきにより、正極出力と負極出力の同一階調の振幅差のドライバ出力間偏差（これを「振幅差偏差」という）が大きくなり、パネル面内で輝度むら等が発生し、画質低下となる。以下、図９を参照して、この問題点について説明しておく。

正極、負極の交流駆動の１サイクルでみると、正極出力と負極出力の同一階調の振幅差が変わらなければ、輝度は、ほぼ期待値と同じとなる（図９の（Ａ）参照）。すなわち、正極出力と負極出力の同一階調の振幅差のドライバ出力間偏差（振幅差偏差）が小さければ、同一階調の輝度が、パネル面内で一様となり、高画質となる。

一方、振幅差偏差が大きいと、正極出力と負極出力の同一階調の輝度がパネル面内でばらつくため、画質が低下する。

図９の（Ｂ）、（Ｃ）では、正極、負極でオフセット（出力オフセット電圧）の方向が同じであり、オフセットの値をΔＶで表すと、１サイクルの平均輝度は、期待値（図９の（Ａ））と同様となる。すなわち、図９の（Ｂ）の場合、正極でオフセットΔＶは正値であり、正極出力とＶＣＯＭの電位差が増加するので、輝度の上昇となるが、負極では、オフセットΔＶは正値であり、負極出力とＶＣＯＭの電位差が減少するので、輝度の低下となり、１サイクルの平均輝度は、正極と負極で相殺されて期待値と同様となる。図９の（Ｃ）の場合、正極でオフセットΔＶは負値であり、輝度の低下となるが、負極では、オフセットΔＶは負値であり、輝度の上昇となり、１サイクルの平均輝度は、期待値と同様となる。

これに対して、図９の（Ｄ）、（Ｅ）では、正極、負極でオフセットΔＶの方向が互いに逆であるため、１サイクルの平均輝度は期待値に比べて、（Ｄ）では、輝度上昇、（Ｅ）では、輝度低下となり、輝度むらの要因となる。すなわち、図９の（Ｄ）の場合、正極でオフセットΔＶは正値であり、輝度の上昇、負極では、オフセットΔＶは負値であり、輝度の上昇となり、１サイクルの平均輝度は上昇し、図９（Ｅ）の場合、正極でオフセットΔＶは負値であり、輝度の低下、負極では、オフセットΔＶは正値であり、輝度の低下となり、１サイクルの平均輝度の低下となる。

そして、図１３を参照して説明した差動増幅回路は、正極、負極が異なるアンプで駆動されるため、正極駆動アンプと負極駆動アンプでオフセットΔＶの方向は同一になるとは限らない。図９における（Ｄ）の（Ｅ）の状態を含むことになる。

図１４は、後記特許文献１に開示されている典型的な差動増幅器の回路構成を示す図である。図１４を参照すると、この差動増幅器は、入力段８１０、中間段８２０、最終段８３０に分けて考えることができる。

入力段８１０は、ＰＭＯＳトランジスタＭＰ８０、ＭＰ８１、ＭＰ８２と、ＮＭＯＳトランジスタＭＮ８０、ＭＮ８１、ＭＮ８２とを具備する。

中間段８２０は、ＰＭＯＳトランジスタＭＰ８３、ＭＰ８４、ＭＰ８５、ＭＰ８６、ＭＰ８７、ＭＰ８８と、ＮＭＯＳトランジスタＭＮ８３、ＭＮ８４、ＭＮ８５、ＭＮ８６、ＭＮ８７、ＭＮ８８とを具備する。

最終段８３０は、ＰＭＯＳトランジスタＭＰ８９と、ＮＭＯＳトランジスタＭＮ８９とを具備する。

増幅器は、さらに、中間段８２０と最終段８３０との間に位相補償容量Ｃ８１、Ｃ８２を具備する。

ＰＭＯＳトランジスタＭＰ８１、ＭＰ８２は、ソースが共通接続され、Ｐチャネル差動対を構成する。このＰチャネル差動対と正電源ＶＤＤとの間に、ＰＭＯＳトランジスタＭＰ８０が接続される。ＰＭＯＳトランジスタＭＰ８０は、ソースが正電源ＶＤＤに接続され、そのドレインは、ＰＭＯＳトランジスタＭＰ８１、ＭＰ８２の共通接続されたソースに接続され、ゲートが定電圧源端子ＢＰ８１に接続されている。ＰＭＯＳトランジスタＭＰ８０は、定電流源の働きをする。

ＮＭＯＳトランジスタＭＮ８１、ＭＮ８２は、ソースが共通接続され、Ｎチャネル差動対を構成する。Ｎチャネル差動対と負電源ＶＳＳとの間に、ＮＭＯＳトランジスタＭＮ８０が接続されている。ＮＭＯＳトランジスタＭＮ８０は、ソースが負電源ＶＳＳに接続され、ドレインがＮＭＯＳトランジスタＭＮ８１、ＭＮ８２の共通接続されたソースに接続され、ゲートが定電圧源端子ＢＮ８１に接続されている。ＮＭＯＳトランジスタＭＮ８０は、定電流源の働きをする。

ＰＭＯＳトランジスタＭＰ８１のゲートとＮＭＯＳトランジスタＭＮ８１のゲートは、入力端子ＩＮＮに接続される。ＰＭＯＳトランジスタＭＰ８２のゲートとＮＭＯＳトランジスタＭＮ８２のゲートは、入力端子ＩＮＰに接続される。

ＰＭＯＳトランジスタＭＰ８１のドレインは、中間段８２０のＮＭＯＳトランジスタＭＮ８３のドレインとＮＭＯＳトランジスタＭＮ８５のソースとの接続ノードＣに接続される。

ＰＭＯＳトランジスタＭＰ８２のドレインは、ＮＭＯＳトランジスタＭＮ８４のドレインとＮＭＯＳトランジスタＭＮ８６のソースとの接続ノードＤに接続される。

ＮＭＯＳトランジスタＭＮ８１のドレインは、ＰＭＯＳトランジスタＭＰ８３のドレインとＰＭＯＳトランジスタＭＰ８５のソースとの接続ノードＡに接続される。

ＮＭＯＳトランジスタＭＮ８２のドレインは、ＰＭＯＳトランジスタＭＰ８４のドレインとＰＭＯＳトランジスタＭＰ８６のソースとの接続ノードＢに接続される。

ＰＭＯＳトランジスタＭＰ８３、ＭＰ８４は、ソース同士、ゲート同士が互いに共通接続され、共通接続されたソースは、正電源ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ８３、ＭＰ８４のドレインは、ノードＡ、ノードＢにそれぞれ接続される。

ＰＭＯＳトランジスタＭＰ８５は、ソースがノードＡに接続され、ドレインがＰＭＯＳトランジスタＭＰ８３、ＭＰ８４の共通接続されたゲート、ＰＭＯＳトランジスタＭＰ８７のソース、ＮＭＯＳトランジスタＭＮ８７のドレインに接続される。

ＰＭＯＳトランジスタＭＰ８６は、ソースがノードＢに接続され、ドレインがＰＭＯＳトランジスタＭＰ８８のソース、ＮＭＯＳトランジスタＭＮ８８のドレイン、ＰＭＯＳトランジスタＭＰ８９のゲートに接続される。

ＰＭＯＳトランジスタＭＰ８５、ＭＰ８６のゲートは共通接続され、かつ定電圧源端子ＢＰ８２に接続される。

ＮＭＯＳトランジスタＭＮ８３、ＭＮ８４は、ソース同士、ゲート同士が互いに共通接続される。その共通接続されたソースは、負電源ＶＳＳに接続される。

ＮＭＯＳトランジスタＭＮ８３、ＭＮ８４のドレインは、ノードＣ、ノードＤにそれぞれ接続される。

ＮＭＯＳトランジスタＭＮ８５は、ソースがノードＣに接続され、ドレインがＮＭＯＳトランジスタＭＮ８３、ＭＮ８４の共通接続されたゲート、ＮＭＯＳトランジスタＭＮ８７のソース、ＰＭＯＳトランジスタＭＰ８７のドレインに接続される。ＮＭＯＳトランジスタＭＮ８６は、ソースがノードＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ８８のソース、ＰＭＯＳトランジスタＭＰ８８のドレイン、ＮＭＯＳトランジスタＭＮ８９のゲートに接続される。ＮＭＯＳトランジスタＭＮ８５、ＭＮ８６のゲートは共通接続され、定電圧源端子ＢＮ８２に接続される。

ＰＭＯＳトランジスタＭＰ８７は、ゲートが定電圧源端子ＢＰ８３に接続され、ソースがＰＭＯＳトランジスタＭＰ８５のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ８５のドレインに接続される。

ＮＭＯＳトランジスタＭＮ８７は、ゲートが定電圧源端子ＢＮ８３に接続され、ソースがＮＭＯＳトランジスタＭＮ８５のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ８５のドレインに接続される。

ＰＭＯＳトランジスタＭＰ８７とＮＭＯＳトランジスタＭＮ８７は、浮遊定電流源の働きをする。

ＰＭＯＳトランジスタＭＰ８８は、ゲートが定電圧源端子ＢＰ８４に接続され、ソースがＰＭＯＳトランジスタＭＰ８６のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ８６のドレインに接続される。

ＮＭＯＳトランジスタＭＮ８８は、ゲートが定電圧源端子ＢＮ８４に接続され、ソースがＮＭＯＳトランジスタＭＮ８６のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ８６のドレインに接続される。

ＰＭＯＳトランジスタＭＰ８８とＮＭＯＳトランジスタＭＮ８８は、浮遊定電流源の働きをする。

ＰＭＯＳトランジスタＭＰ８９は、ソースが正電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ８８のソースに接続され、ドレインが出力端子ＯＵＴに接続される出力トランジスタである。

ＮＭＯＳトランジスタＭＮ８９は、ソースが負電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタＭＮ８８のソースに接続され、ドレインが出力端子ＯＵＴに接続される出力トランジスタである。

位相補償容量Ｃ８１は、一端がノードＢに接続され、他端が出力端子ＯＵＴに接続される。位相補償容量Ｃ８２は、一端がノードＤに接続され、他端が出力端子ＯＵＴに接続される。

図１４に示した差動増幅器は、所謂、Ｒａｉｌ−ｔｏ−Ｒａｉｌアンプ（フルレンジアンプ）である。入力段８１０は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するために、ＰＭＯＳトランジスタの差動対とＮＭＯＳトランジスタの差動対を抱き合わせにした差動段構成となっている。したがって、ＰＭＯＳトランジスタの差動対の出力とＮＭＯＳトランジスタの差動対の出力を加算する必要がある。

そのため、いわゆるフォールデッドカスコード接続のノードＡ、Ｂ、Ｃ、Ｄの各々に、差動段出力が接続されている。このように接続することにより、ＰＭＯＳトランジスタの差動対とＮＭＯＳトランジスタの差動対の出力を電流加算している。

このような構成により、ＰＭＯＳトランジスタの差動対が動作しない入力信号の電圧範囲では、ＮＭＯＳトランジスタの差動対が動作する。

逆に、ＮＭＯＳトランジスタの差動対が動作しない入力信号の電圧範囲では、ＰＭＯＳトランジスタの差動対が動作する。結果として、全電源電圧の入力範囲で動作する入力段を得ることが可能となる。
特開平６−３２６５２９号公報(第１図) 特開２００１−３４２３４号公報（第５図） 特開２００２−４３９４４号公報（第２図、第３図） 特開２００５−１３０３３２号公報（第１図、第２６図）

しかしながら、図１３、図１４を参照して説明した従来の差動増幅回路は、次のような問題点を有している。以下、本発明者等の解析結果に基づき説明する。

図１０（Ａ）は、図１３の回路を出力バッファとして用いたデータドライバの振幅差偏差（正極出力と負極出力の同一階調の振幅差のドライバ出力間偏差）を説明するための図である。各出力バッファにおいて、正極、負極を個別アンプ（図１３）で駆動すると、トランジスタの特性ばらつきにより、ドライバ各出力は、図９の（Ｂ）乃至（Ｅ）の任意の状態をとる。

したがって、振幅差偏差が全階調にわたって、大となる。これは、パネル面内（データ線間）で（同一階調表示で）輝度ばらつきが生じることを意味する。

図１０（Ｂ）は、図１４の回路を出力バッファとして用いたデータドライバの振幅差偏差を説明するための図である。各出力バッファにおいて、正極、負極を同一アンプで駆動すると、トランジスタの特性ばらつきがあっても、Ｐチャネル、Ｎチャネル差動対が共に動作する階調領域では相互作用により、正極と負極のオフセットの方向が揃う図９の（Ｂ）、（Ｃ）の状態しかとらない。

このため、０階調付近以外では、振幅差偏差が小さく、高画質となる。

しかしながら、０階調付近、例えば入力信号電圧がＶＤＤ付近の場合、ＰＭＯＳ差動対（ＭＰ８１、ＭＰ８２）がオフし、一方、入力信号電圧がＶＳＳ付近の場合、ＮＭＯＳ差動対（ＭＮ８１、ＭＮ８２）がオフする。このため、ＰＭＯＳ差動対とＮＭＯＳ差動対の相互作用は生じず、図９の（Ｂ）乃至（Ｅ）の任意の状態をとることになり、０階調付近では振幅差偏差が大きい（図１０（Ｂ）参照）。このため、図１４の回路においても、０階調付近の表示ではパネル面内で輝度ばらつきが生じる。

以上、ノーマリホワイト液晶を駆動する場合で説明したが、ノーマリブラック液晶を駆動する場合も、同様の課題が生じる。すなわち、ノーマリブラック液晶では、図１２（Ａ）、（Ｂ）に示したノーマリホワイト液晶の特性とは逆となり、液晶への印加電圧の増大に従い、その透過率は上昇する。また、ノーマリブラック液晶駆動用のドライバは、最大階調（２５５階調）付近で電源電圧ＶＤＤ、ＶＳＳ付近の電圧出力となり、このときの振幅差偏差が増加する。したがって、ノーマリホワイト液晶、ノーマリブラック液晶のどちらの場合でも、電源電圧付近を含む全階調領域で振幅差偏差を小さく抑える差動増幅回路の実現が望まれる。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る差動増幅回路は、入力対に入力信号及び出力端子からの帰還信号をそれぞれ受ける第１極性の第１の差動対と、入力対に少なくとも１つの参照信号をそれぞれ受ける第２極性の第２の差動対と、前記第１及び第２の差動対の出力対にそれぞれ接続された第１及び第２の負荷回路と、前記第１及び第２の負荷回路の間に接続され、前記第１及び第２の差動対の出力を結合する連絡段と、前記第１及び第２の差動対の出力に応じて前記出力信号を増幅出力する増幅段と、を備えている。前記参照信号は、前記第２の差動対をオン状態に設定しさえすれば、任意の電圧とされる。

本発明においては、前記第１の差動対と出力対同士が共通接続された第１極性の第３の差動対と、前記第２の差動対と出力対同士が共通接続された第２極性の第４の差動対と、を備え、前記第３の差動対の入力対には別の入力信号がそれぞれ供給され、前記第４の差動対の入力対には前記参照信号とは別の参照信号がそれぞれ供給される構成としてもよい。本発明において、前記別の参照信号は、前記第４の差動対をオン状態とする電圧とされ、前記参照信号と同一電圧であってもよい。

本発明の他のアスペクト（側面）に係る差動増幅回路は、第１極性の第１の差動対と、第２極性の第２の差動対と、前記第１及び第２の差動対の出力対にそれぞれ接続された第１及び第２の負荷回路と、前記第１及び第２の負荷回路間に接続され、前記第１及び第２の差動対の出力を結合する連絡段と、前記第１及び第２の差動対の出力に応じて出力端子より出力信号を増幅出力する増幅段と、前記第１及び第２の差動対の入力対に供給する信号を切り替え制御する入力制御回路と、を備えている。

本発明において、前記入力制御回路は、前記第１の差動対の入力対に入力端子及び前記出力端子をそれぞれ接続し、前記第２の差動対の入力対には第１の参照信号をそれぞれ供給する第１の接続状態と、前記第２の差動対の入力対に前記入力端子と出力端子をそれぞれ接続し、前記第１の差動対の入力対には第２の参照信号をそれぞれ供給する第２の接続状態と、を切り替え制御する。

本発明の他のアスペクト（側面）に係る差動増幅回路は、第１乃至第３の入力端子と、出力端子と、第１極性の第１の差動対と、第２極性の第２の差動対と、前記第１の差動対と出力対同士が共通接続された第１極性の第３の差動対と、前記第２の差動対と出力対同士が共通接続された第２極性の第４の差動対と、前記第１及び第３の差動対の出力対に共通に接続された第１の負荷回路と、前記第２及び第４の差動対の出力対に共通に接続された第２の負荷回路と、前記第１及び第２の負荷回路間に接続された連絡段と、前記第１及び第３の差動対の出力前記第２及び第４の差動対の出力に応じて前記出力端子より出力信号を増幅出力する増幅段と、前記第１及び第３の差動対の入力対と、前記第２及び第４の差動対の入力対に供給する信号を切り替え制御する入力制御回路と、を備えている。本発明において、前記入力制御回路は、前記第１の差動対の入力対に、前記第１の入力端子及び前記出力端子をそれぞれ接続し、且つ、前記第３の差動対の入力対に、前記第２及び第３の入力端子をそれぞれ接続し、且つ、前記第２及び第４の差動対の入力対に、第１及び第２の参照信号をそれぞれ供給する第１の接続状態と、前記第２の差動対の入力対に、前記第１の入力端子と前記出力端子をそれぞれ接続し、且つ、前記第４の差動対の入力対に、前記第２及び第３の入力端子をそれぞれ接続し、且つ、前記第１及び第３の差動対の入力対に、第３及び第４の参照信号をそれぞれ供給する第２の接続状態と、を切り替え制御する。本発明において、前記第１及び第２の参照信号は、それぞれ前記第２及び第４の差動対をオン状態とする電圧とされ、同一電圧としてもよい。前記第３及び第４の参照信号は、前記第１及び第３の差動対をオン状態とする電圧とされ、同一電圧としてもよい。

本発明に係る差動増幅回路は、互いに極性の異なる第１及び第２差動対を含み、前記第１及び第２差動対の出力が連絡段で結合され、高位側と低位側の電源電圧を取り得る入力電圧範囲とする入力信号を第１の入力として受け、前記入力信号に対応した出力信号を出力するとともに、前記出力信号が第２入力として帰還入力される差動増幅回路であって、前記第１及び第２の差動対のうちの一方の差動対の入力対が、前記第１及び第２の入力として、前記入力信号と前記出力信号が供給され、且つ、前記第１及び第２の差動対のうちの他方の差動対の入力対には、前記他方の差動対をオン状態に設定するバイアス電圧がそれぞれ供給されている。

本発明の他のアスペクト（側面）に係るデータドライバは、複数の階調電圧を生成する階調電圧生成回路と、入力される映像信号に基づき前記階調電圧生成回路からの階調電圧を選択するデコーダ回路と、前記デコーダ回路の出力を受けデータ線を駆動するバッファ回路と、を備え、前記バッファ回路は、上記した本発明の差動増幅回路よりなる。

本発明においては、正極出力と負極出力の同一階調の振幅差のデータドライバ出力間の偏差（振幅差偏差）を、全出力階調範囲にわたって一様に低減自在とされている。

本発明に係る表示装置は、上記データドライバを備えている。

本発明によれば、電源電圧付近の駆動でも、正極、負極駆動用の差動対がオン状態とされるため、結合による、相互作用が保たれ、振幅差偏差を小さく抑えることができる。

本発明のデータドライバあるいは本発明の表示装置によれば、振幅差偏差を小さく抑えることで、パネル面内で輝度むら等の発生を抑制し、画質を向上することができる。

上記した発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明に係る差動増幅回路は、図１を参照すると、互いに極性の異なる第１及び第２差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）を含み、高位側と低位側の電源電圧（ＶＤＤ、ＶＳＳ）を取り得る電圧範囲として含む入力信号（Ｖｉｎ）を、非反転入力に受け、該入力信号（Ｖｉｎ）に対応した出力信号（Ｖｏｕｔ）を出力するとともに、出力信号（Ｖｏｕｔ）が反転入力に帰還入力される構成とされ、第１及び第２の差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）のうちの一方の差動対の入力対には、入力信号（Ｖｉｎ）と出力信号（Ｖｏｕｔ）が供給され、且つ、第１及び第２の差動対のうちの他方の差動対の入力対には、該他方の差動対をオン状態に設定するバイアス電圧（Ｖｒｅｆ１１、Ｖｒｅｆ１２）がそれぞれ供給される。バイアス電圧（Ｖｒｅｆ１１、Ｖｒｅｆ１２）は互いに等しい電圧（Ｖｒｅｆ１）としてもよい。

本発明において、第１、第２の差動対の出力対に接続される第１、第２の負荷回路は、例えばカスコードカレントミラー回路で構成され、第１、第２の負荷回路間を結合する電流源等よりなる連絡段を備えている。本発明において、第１及び第２の差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）のうちの一方の差動対の入力対には、入力信号（Ｖｉｎ）と出力信号（Ｖｏｕｔ）が供給され、且つ、第１及び第２の差動対のうちの他方の差動対の入力対には、該他方の差動対をオン状態に設定するバイアス電圧（Ｖｒｅｆ１）がそれぞれ供給される状態と、前記一方の差動対の入力対には、前記一方の差動対をオン状態に設定するバイアス電圧（Ｖｒｅｆ２）が供給され、前記他方の差動対には、入力信号（Ｖｉｎ）と出力信号（Ｖｏｕｔ）がそれぞれ供給されるように切り替え制御する回路（図３の２０）を備えた構成としてもよい。入力信号の電圧が、高位側電源電圧（ＶＤＤ）、低位側電源電圧（ＶＳＳ）のうちいずれの付近にあるときも、正極、負極駆動用の第１、第２の差動対はオン状態とされる。このため、差動対間の相互作用により、第１、第２の差動対による正極、負極のオフセットは同一方向となり、全階調範囲で振幅差偏差を小さく抑えることができる。かかる本発明の差動増幅回路を、表示パネルのデータ線を駆動するデータドライバのバッファ回路として具備することで、パネル面内で輝度むら等の発生を抑制し、画質を向上することができる。以下、実施例に即して詳細に説明する。

図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本実施例は、図１４に示した差動増幅回路（Ｒａｉｌ−Ｔｏ−Ｒａｉｌ差動増幅回路）におけるＮＭＯＳ差動対の入力対に、入力端子Ｖｉｎ、出力端子Ｖｏｕｔがそれぞれ接続され、ＰＭＯＳ差動対の入力対に、参照電圧Ｖｒｅｆ１１、Ｖｒｅｆ１２をそれぞれ供給する構成としたものである。参照電圧Ｖｒｅｆ１１、Ｖｒｅｆ１２は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに対して安定状態となる電圧で、差動対（ＭＰ１、ＭＰ２）をオン状態とするレベルの電圧であれば、同一電圧を含む任意の電圧とされる（例えば低位側電源電圧ＶＳＳでもよい）。

より詳しくは、図１を参照すると、本実施例において、入力差動段は、ソースが共通接続され第１の差動対をなすＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通ソースと低位側電源ＶＳＳの間に接続された第１の定電流源Ｉ１と、ソースが共通接続され第２の差動対をなすＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通ソースと高位側電源ＶＤＤの間に接続された第２の定電流源Ｉ２と、を備えている。第１の差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート（入力対）は、入力端子Ｖｉｎ、出力端子Ｖｏｕｔに接続されている。第２の差動対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート（入力対）は、参照電圧Ｖｒｅｆ１１、Ｖｒｅｆ１２に接続されている。

第１の差動対（ＭＮ１、ＭＮ２）の負荷回路は、第１のカスコードカレントミラー回路を有する。第１のカスコードカレントミラー回路は、高位側電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタＭＰ３と、高位側電源ＶＤＤにソースが接続され、ゲートがＰＭＯＳトランジスタＭＰ３のゲートに接続されたＰＭＯＳトランジスタＭＰ４と、ソースがＰＭＯＳトランジスタＭＰ３のドレインに接続されたＰＭＯＳトランジスタＭＰ５と、ソースがＰＭＯＳトランジスタＭＰ４のドレインに接続され、ゲートが、ＰＭＯＳトランジスタＭＰ５のゲートに接続されたＰＭＯＳトランジスタＭＰ６と、を備えている。ＰＭＯＳトランジスタＭＰ５のドレインは、ＰＭＯＳトランジスタＭＰ３及びＭＰ４の共通ゲートに接続されている。ＰＭＯＳトランジスタＭＰ５、ＭＰ６のドレインは、第１のカスコードカレントミラー回路の入力端、出力端をなす。ＰＭＯＳトランジスタＭＰ５、ＭＰ６の共通ゲートは、バイアス端子ＢＮ１に接続されている。

第１の差動対を構成する一方のトランジスタＭＮ１のドレインは、トランジスタＭＰ４のソースとトランジスタＭＰ６のドレインの接続点に接続され、第１の差動対を構成する他方のトランジスタＭＮ２のドレインは、トランジスタＭＰ３のソースとトランジスタＭＰ５のドレインの接続点に接続されている。

第２の差動対（ＭＰ１、ＭＰ２）の負荷回路をなす第２のカスコードカレントミラー回路は、低位側電源ＶＳＳにソースが接続され、ドレインが接続されたＮＭＯＳトランジスタＭＮ３と、低位側電源ＶＳＳにソースが接続されＮＭＯＳトランジスタＭＮ３のゲートに接続されたＮＭＯＳトランジスタＭＮ４と、ソースがＮＭＯＳトランジスタＭＮ３のドレインに接続されたＮＭＯＳトランジスタＭＮ５と、ソースがＮＭＯＳトランジスタＭＮ４のドレインに接続され、ゲートが、ＮＭＯＳトランジスタＭＮ５のゲートに接続されたＮＭＯＳトランジスタＭＮ６と、を備えている。

ＮＭＯＳトランジスタＭＮ５のドレインは、ＰＭＯＳトランジスタＭＮ３、ＭＮ４の共通ゲートに接続されている。ＮＭＯＳトランジスタＭＮ５、ＭＮ６のドレインは、第２のカスコードカレントミラー回路の入力端、出力端をなす。また、ＮＭＯＳトランジスタＭＮ５、ＭＮ６の共通ゲートは、バイアス端子ＢＮ１に接続されている。

第２の差動対を構成する一方のトランジスタＭＰ１のドレインは、トランジスタＭＮ４のソースとトランジスタＭＮ６のドレインの接続点に接続され、第２の差動対を構成する他方のトランジスタＭＰ２のドレインは、トランジスタＭＮ３のソースとトランジスタＭＮ５のドレインの接続点に接続されている。

第１、第２のカスコードカレントミラー回路の間には、連絡段１０が設けられている。連絡段１０は、ＰＭＯＳトランジスタＭＰ５のドレインとＮＭＯＳトランジスタＭＮ５のドレインとの間に接続された電流源Ｉ３と、ＰＭＯＳトランジスタＭＰ６のドレインとＮＭＯＳトランジスタＭＮ６のドレインとの間に並列接続されたトランジスタＭＰ７及びトランジスタＭＮ７とを備えている。ＰＭＯＳトランジスタＭＰ７のゲートには、バイアス電圧ＢＰ２、ＮＭＯＳトランジスタＭＮ７のゲートには、バイアス電圧ＢＮ２が供給される。

出力増幅段は、ソースが電源ＶＤＤに接続され、ドレインが出力端子Ｖｏｕｔに接続され、ゲートがＰＭＯＳトランジスタＭＰ６のドレインに接続されたＰＭＯＳトランジスタＭＰ８（充電駆動用のトランジスタ）と、ソースが電源ＶＳＳに接続され、ドレインが出力端子Ｖｏｕｔに接続され、ゲートがＮＭＯＳトランジスタＭＮ６のドレインに接続されたＮＭＯＳトランジスタＭＮ８（放電駆動用のトランジスタ）を備えている。

本実施例によれば、入力端子Ｖｉｎに加えられる信号電圧が高位側電源ＶＤＤ付近の場合でも、第２の差動対（ＭＰ１、ＭＰ２）はＶｒｅｆ１１、Ｖｒｅｆ１２でバイアスされており、オフしない。

前述した従来技術（図１４参照）のように、第２の差動対（ＭＰ８１、ＭＰ８２）の非反転入力端子に入力信号Ｖｉｎを受ける構成では、該入力信号Ｖｉｎの信号電圧が電源ＶＤＤ付近で、ＰＭＯＳトランジスタＭＰ８１がオフし、出力信号Ｖｏｕｔが反転入力端子に帰還される場合、ＰＭＯＳトランジスタＭＰ８２もオフする。この場合、電源電圧ＶＤＤ付近での振幅差偏差が増大する（図１０（Ｂ）参照）。

これに対して、本実施例によれば、入力端子Ｖｉｎに加えられる信号電圧が高位側電源ＶＤＤ付近の場合でも、第２の差動対（ＭＰ１、ＭＰ２）はオフせず、第１、第２の差動対間での相互作用が生じる。このため、電源電圧ＶＤＤ付近でのオフセットの増大を防ぐことができる。

本実施例では、第２の差動対（ＭＰ１、ＭＰ２）のゲートには、２つのバイアス電圧Ｖｒｅｆ１１、Ｖｒｅｆ１２がそれぞれ供給されているが、同一電圧をそれぞれ供給するようにしてもよい。通常、差動対を構成するトランジスタ対のサイズＷ／Ｌ（チャネル幅／チャネル長）比が同一の場合は、差動対のそれぞれのゲートに同一電圧を受ける。しかし、所定の補正値を加える場合や、差動対を構成するトランジスタ対のサイズＷ／Ｌ比が異なる場合には、差動対のゲートに互いに異なる電圧をそれぞれ供給するようにしてもよい。

本実施例は、互いに極性の異なる２つの差動対の出力が連絡段１０で結合された任意のアンプに適用可能である。互いに極性の異なる差動対同士が、電源付近も含む全動作範囲にわたって相互作用を生じる構成であることは、本発明の重要な特徴の一つをなしている。

前記第１の実施例では、負極駆動側の第２の差動対（ＭＰ１、ＭＰ２）のゲートに、第２の差動対をオンさせるレベルの参照電圧Ｖｒｅｆ１１、Ｖｒｅｆ１２を供給する構成を説明したが、正極駆動側の第１の差動対（ＭＮ１、ＭＮ２）のゲートに、第１の差動対をオンさせるレベルの参照電圧を供給する構成としてもよいことは勿論であり、またこれらの入力の切り替えを行うようにしてもよい。以下、第２、第３の実施例として説明する。

次に、本発明の第２の実施例を説明する。図２は、本発明の第２の実施例の構成を示す図である。図２を参照すると、本実施例は、ＰＭＯＳ差動対ＭＰ１、ＭＰ２のゲートを入力端子Ｖｉｎ、出力端子Ｖｏｕｔにそれぞれ接続し、ＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに、Ｖｒｅｆ２１、Ｖｒｅｆ２２をそれぞれ供給しており、図１に示した実施例とは、逆に、入力端子Ｖｉｎの信号電圧が電源ＶＳＳ付近の駆動でも、第１の差動対（ＭＮ１、ＭＮ２）はオフせず、オフセットの増大を防ぐことができる。

ソースが共通接続され第１の差動対をなすＮＭＯＳトランジスタＭＮ１、ＭＮ２と、第１の差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通ソースと低位側電源ＶＳＳの間に接続された第１の定電流源Ｉ１と、ソースが共通接続され第２の差動対をなすＰＭＯＳトランジスタＭＰ１、ＭＰ２と、第２の差動対のＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通ソースと高位側電源ＶＤＤの間に接続された第２の定電流源Ｉ２と、を備えている。第１の差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートは、Ｖｒｅｆ２１、Ｖｒｅｆ２２にそれぞれ接続されている。第２の差動対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートは、入力端子Ｖｉｎ、出力端子Ｖｏｕｔにそれぞれ接続されている。Ｖｒｅｆ２１、Ｖｒｅｆ２２は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに対して安定状態となる電圧とされ、第１の差動対（ＭＮ１、ＭＮ２）をオン状態とするレベルの電圧であれば、同一電圧を含む任意の電圧とされる（例えば高位側電源電圧ＶＤＤでもよい）。また、Ｖｒｅｆ２１、Ｖｒｅｆ２２は、上記電圧範囲であれば、図１のＶｒｅｆ１１、Ｖｒｅｆ１２と電圧値を共通化してもよい。

カスコードカレントミラー回路（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６）、カスコードカレントミラー回路（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６）、連絡段１０、増幅段（ＭＰ８、ＭＮ８）の構成は、前記第１の実施例と同一である。

次に、本発明の第３の実施例を説明する。図３は、本発明の第３の実施例の構成を示す図である。なお、図３では、差動対を構成するトランジスタ対のそれぞれのゲートに供給されるバイアス電圧が同一の場合を示す。図３を参照すると、本実施例は、入力制御回路（「入力切替回路」ともいう）２０を備え、図１の接続構成と、図２の接続構成を、切替え自在としたものである。より詳細には、入力制御回路２０は、第１の差動対を構成するＮＭＯＳトランジスタＭＮ１のゲートを、入力端子Ｖｉｎ又は電圧Ｖｒｅｆ２（Ｖｒｅｆ２１）に接続するように切替えるスイッチＳＷ１、ＳＷ２を備え、第１の差動対を構成するＮＭＯＳトランジスタＭＮ２のゲートを、出力端子Ｖｏｕｔ又は電圧Ｖｒｅｆ２（Ｖｒｅｆ２２）に接続するように切替えるスイッチＳＷ３、ＳＷ４を備えている。

第２の差動対を構成するＮＭＯＳトランジスタＭＰ１のゲートを、電圧Ｖｒｅｆ１（Ｖｒｅｆ１１）又は入力端子Ｖｉｎに接続するように切替えるスイッチＳＷ５、ＳＷ６を備え、第２の差動対を構成するＮＭＯＳトランジスタＭＰ２のゲートを、電圧Ｖｒｅｆ１（Ｖｒｅｆ１２）又は出力端子Ｖｏｕｔに接続するように切替えるスイッチＳＷ７、ＳＷ８を備えている。

カスコードカレントミラー回路（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６）、カスコードカレントミラー回路（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６）、連絡段１０、増幅段（ＭＰ８、ＭＮ８）の構成は、前記第１の実施例と同一であるため、説明は省略する。

図４は、図３のスイッチＳＷ１〜Ｓ８のオン・オフ制御を説明する図である。正極駆動時、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７がオンされ、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８はオフされ、第１の差動対（ＭＮ１、ＭＮ２）のゲートは、入力端子Ｖｉｎ、出力端子Ｖｏｕｔにそれぞれ接続され、第２の差動対（ＭＰ１、ＭＰ２）のゲートに参照電圧Ｖｒｅｆ１が供給され、図１の接続構成とされる。負極駆動時、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８がオンされ、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７がオフされ、第２の差動対（ＭＰ１、ＭＰ２）のゲートは入力端子Ｖｉｎ、出力端子Ｖｏｕｔにそれぞれ接続され、第１の差動対（ＭＮ１、ＭＮ２）のゲートには参照電圧Ｖｒｅｆ２が供給され、図２の接続構成とされる。

かかる構成により、図３の差動増幅回路は、入力信号Ｖｉｎが、高位側電源電圧（ＶＤＤ）、低位側電源電圧（ＶＳＳ）のうちいずれの付近にあるときも、第１、第２の差動対はオン状態とされ、差動対間の相互作用により、正極駆動と負極駆動のオフセットの方向を揃えることができる。そして、正極駆動と負極駆動の切り替えにおいて、それぞれのオフセットの大きさに多少の差が生じる場合もあるが、概して全階調範囲で振幅差偏差を小さく抑えることができる。

次に、本発明の第４の実施例を説明する。図５は、本発明の第４の実施例の構成を示す図である。本実施例は、同極性の差動対を複数備えている。なお、差動対を複数個備えた差動増幅器は各種提案されている。特許文献２（特開２００１−３４２３４号公報（第５図））や、特許文献３（特開２００２−４３９４４号公報（第２図、第３図））には、複数の差動対の反転入力端が全て出力端子と帰還接続された構成が開示されている。特許文献４（特開２００５−１３０３３２号公報（第１図、第２６図））には、複数個の差動対の反転入力端が１個帰還接続され、残りの差動対の反転入力端にも所定の入力信号が供給される構成などがある。図５は、図１の差動増幅回路に差動対を追加し、負荷回路を共通とする同極性の差動対を２つ備えた差動増幅回路への拡張を示したものである。バイアス電圧として、差動対を構成するトランジスタ対のそれぞれのゲートに同一電圧を供給する構成を示す。また、同極性の差動対を３つ以上備えた差動増幅回路は、図５と同様の拡張を行えばよい。

カスコードカレントミラー回路（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６）、カスコードカレントミラー回路（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６）、連絡段１０、増幅段（ＭＰ８、ＭＮ８）の構成は、前記第１の実施例と同一であるため、説明は省略する。

本実施例の差動増幅回路は、入力差動段として、負荷回路を共通とする２つのＮＭＯＳ差動対（ＭＮ１、ＭＮ２）、（ＭＮ１１、ＭＮ１２）を備え、各差動対の入力対には、（Ｖｉｎ１、Ｖｏｕｔ）、（Ｖｉｎ２、Ｖｉｎ３）がそれぞれ供給される。また、負荷回路を共通とし、ゲートに参照電圧Ｖｒｅｆ３１、Ｖｒｅｆ３２がそれぞれ供給される２つのＰＭＯＳ差動対（ＭＰ１、ＭＰ２）、（ＭＰ１１、ＭＰ１２）を備えている。

より詳細には、ソースが共通接続され電流源Ｉ１に接続され、第１のＮＭＯＳ差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ソースが共通接続され電流源Ｉ４に接続され、第２のＮＭＯＳ差動対を構成するＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、を備えている。

ＮＭＯＳトランジスタＭＮ１とＭＮ２のゲートは、入力端子Ｖｉｎ１と出力端子Ｖｏｕｔにそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１１とＭＮ１２のゲートは、入力端子Ｖｉｎ２とＶｉｎ３にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ１１のドレインは共通接続され、ＰＭＯＳトランジスタＭＰ４のドレインとＰＭＯＳトランジスタＭＰ６のソースの接続点に接続されている。ＮＭＯＳトランジスタＭＮ２とＮＭＯＳトランジスタＭＮ１２のドレインは共通接続され、ＰＭＯＳトランジスタＭＰ３のドレインとＰＭＯＳトランジスタＭＰ５のソースの接続点に接続されている。

ソースが共通接続され電流源Ｉ２に接続され、ゲートにＶｒｅｆ３１が供給され、第２のＰＭＯＳ差動対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ソースが共通接続され電流源Ｉ３に接続され、ゲートにＶｒｅｆ３２が供給され、第２のＰＭＯＳ差動対を構成するＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、を備えている。バイアス電圧Ｖｒｅｆ３１及びＶｒｅｆ３２は、同一電圧としてもよい。

ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ１１の各ドレインは共通接続され、ＮＭＯＳトランジスタＭＮ４のドレインとＮＭＯＳトランジスタＭＮ６のソースの接続点に接続されている。ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ１２の各ドレインは共通接続され、ＮＭＯＳトランジスタＭＮ３のドレインとＮＭＯＳトランジスタＭＮ５のソースの接続点に接続されている。

出力端子電圧Ｖｏｕｔは、（Ｖｉｎ１＋Ｖｉｎ２−Ｖｉｎ３）となる。Ｖｉｎ１＝Ｖｉｎ２とすると、特許文献４に記載されているように、ＶｏｕｔはＶｉｎ１とＶｉｎ３を外分する電圧（２Ｖｉｎ１−Ｖｉｎ３）となり、Ｖｉｎ３＝Ｖｏｕｔとすると、特許文献２に記載されているように、ＶｏｕｔはＶｉｎ１とＶｉｎ２を内分する電圧｛（Ｖｉｎ１+Ｖｉｎ２）／２｝となる。

図１の構成に、差動対を追加して、図５の構成とした場合と同様にして、図２の構成に、差動対を追加した構成としてもよい。この場合、図５において、差動対（ＭＰ１、ＭＰ２）のゲートに入力端子Ｖｉｎ１、出力端子Ｖｏｕｔをそれぞれ接続し、差動対（ＭＰ１１、ＭＰ１２）のゲートにＶｉｎ２、Ｖｉｎ３をそれぞれ接続し、差動対（ＭＮ１、ＭＮ２）及び差動対（ＭＮ１１、ＭＮ１２）のそれぞれのゲートに、所定のバイアス電圧を供給する構成となる。出力端子電圧Ｖｏｕｔは、（Ｖｉｎ１＋Ｖｉｎ２−Ｖｉｎ３）となる。

次に、本発明の第５の実施例を説明する。図６は、本発明の第５の実施例の構成を示す図である。図６では、便宜上、同一極性の２つの差動対の入力対にそれぞれ供給されるバイアス電圧を同一電圧とした場合を示す。図６を参照すると、本実施例は、図５の構成に、入力制御回路（「入力切替回路」ともいう）３０を備えたものである。

図６を参照すると、入力制御回路３０は、
ＮＭＯＳトランジスタＭＮ１のゲートと、Ｖｉｎ１、Ｖｒｅｆ２との間にそれぞれ接続されたスイッチＳＷ１１、スイッチＳＷ１２と、
ＮＭＯＳトランジスタＭＮ２のゲートと、Ｖｏｕｔ、Ｖｒｅｆ２との間にそれぞれ接続されたスイッチＳＷ１３、スイッチＳＷ１４と、
ＮＭＯＳトランジスタＭＮ１１のゲートと、Ｖｉｎ２、Ｖｒｅｆ２との間にそれぞれ接続されたスイッチＳＷ１５、スイッチＳＷ１６と、
ＮＭＯＳトランジスタＭＮ１２のゲートと、Ｖｉｎ３、Ｖｒｅｆ２との間にそれぞれ接続されたスイッチＳＷ１７、スイッチＳＷ１８と、
ＰＭＯＳトランジスタＭＰ１のゲートと、Ｖｒｅｆ１、Ｖｉｎ１との間にそれぞれ接続されたスイッチＳＷ２１、スイッチＳＷ２２と、
ＰＭＯＳトランジスタトランジスタＭＰ２のゲートと、Ｖｒｅｆ１、Ｖｏｕｔとの間にそれぞれ接続されたスイッチＳＷ２３、スイッチＳＷ２４と、
ＰＭＯＳトランジスタトランジスタＭＰ１１のゲートと、Ｖｒｅｆ１、Ｖｉｎ２との間にそれぞれ接続されたスイッチＳＷ２５、スイッチＳＷ２６と、
ＮＭＯＳトランジスタトランジスタＭＮ１２のゲートと、Ｖｒｅｆ１、Ｖｉｎ３との間にそれぞれ接続されたスイッチＳＷ２７、スイッチＳＷ２８と、
を備えている。

図７は、図６の入力制御回路３０のスイッチのオン・オフ制御を示す図である。正極駆動時、スイッチＳＷ１１、ＳＷ１３、ＳＷ１５、ＳＷ１７、スイッチＳＷ２１、ＳＷ２３、ＳＷ２５、ＳＷ２７はオンし、スイッチＳＷ１２、ＳＷ１４、ＳＷ１６、ＳＷ１８、スイッチＳＷ２２、ＳＷ２４、ＳＷ２６、ＳＷ２８はオフし、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートは、Ｖｉｎ１、出力端子Ｖｏｕｔにそれぞれ接続され、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートは、Ｖｉｎ２、Ｖｉｎ３にそれぞれ接続される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ１１、ＭＰ１２のゲートはＶｒｅｆ１（Ｖｒｅｆ３１＝Ｖｒｅｆ３２）に共通接続される。

負極駆動時、スイッチＳＷ１２、ＳＷ１４、ＳＷ１６、ＳＷ１８、スイッチＳＷ２２、ＳＷ２４、ＳＷ２６、ＳＷ２８はオンし、スイッチＳＷ１１、ＳＷ１３、ＳＷ１５、ＳＷ１７、スイッチＳＷ２１、ＳＷ２３、ＳＷ２５、ＳＷ２７はオフし、差動対ＭＮ１、ＭＮ２、差動対ＭＮ１１、ＭＮ１２のゲートにはＶｒｅｆ２が供給され、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートは、Ｖｉｎ１、出力端子Ｖｏｕｔにそれぞれ接続される。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートは、Ｖｉｎ２、Ｖｉｎ３にそれぞれ接続される。かかる構成により、図６の差動増幅回路は、高位側電源電圧（ＶＤＤ）から低位側電源電圧（ＶＳＳ）までの動作範囲で、ＮＭＯＳ差動対とＰＭＯＳ差動対は共にオン状態とされ、極性の異なる差動対間の相互作用により、概して全階調範囲で振幅差偏差を小さく抑えることができる。

図８は、本発明の第５の実施例のデータドライバの構成を示す図である。図８を参照すると、このデータドライバは、階調電圧発生回路５１０と、複数のデコーダ（選択回路）５２０と、複数のバッファ回路（ドライバ回路）５３０とを備えている。階調電圧発生回路５１０は、電圧ＶＡとＶＢ間に接続された抵抗ストリングより構成されており、抵抗ストリングの各タップから、ドライバ出力に必要な階調電圧が出力される。デコーダ５２０は、階調電圧発生回路５１０から出力された階調電圧及び映像デジタル信号を入力し、映像デジタル信号に対応した階調電圧を選択してバッファ回路５３０の入力端子Ｖｉｎ（入力端子Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３を含む）に出力する。バッファ回路５３０は、図１乃至図７を参照して説明した前記実施例の差動増幅回路（電圧フォロワ構成）よりなり、入力される制御信号により、差動対の入力対へ供給される電圧信号の切り替えが行われる。各バッファ回路５３０の出力は表示部のデータ線に接続される。デコーダ５２０とバッファ回路５３０は、データ線毎に設けられ、階調電圧発生回路５１０は、複数のデコーダ５２０で共通とされる。また、デコーダ５２０に入力される映像デジタル信号としては、データレジスタ、ラッチ、レベルシフタ等（いずれも不図示）で処理されたデジタル信号が入力される。参照電圧（Ｖｒｅｆ１、Ｖｒｅｆ２）は、各バッファ回路５３０へ共通に入力する。

本実施例においては、バッファ回路５３０に供給される制御信号は、図３及び図６の入力制御回路２０又は３０の各スイッチを、図４及び図７のように制御する。かかる切り替え制御を行うことで、データドライバ出力間の偏差である振幅差偏差を全階調範囲で一様に低減することができる。このため、パネル面内で輝度むら等の発生を抑制し、画質の向上に貢献する。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例構成を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第３の実施例における入力制御回路のスイッチ制御の例を示す図である。 本発明の第４の実施例の構成を示す図である。 本発明の第５の実施例の構成を示す図である。 本発明の第５の実施例における入力制御回路のスイッチ制御の例を示す図である。 本発明の第６の実施例のデータドライバの構成を示す図である。 （Ａ）乃至（Ｅ）は、正極と負極の出力値の期待値と、オフセットの組合わせを説明するための模式図である。 （Ａ）は、図１３の回路の振幅差偏差、（Ｂ）は、図１４の回路の振幅差偏差を説明するための図である。 液晶表示装置の構成を示す図である。 （Ａ）はノーマリホワイトの液晶印加電圧と透過率の関係を例示する図である。（Ｂ）は階調とドライバ出力の関係を例示する図である。 従来の典型的なＲａｉｌ−ｔｏ−Ｒａｉｌ差動増幅回路の構成を示す図である。 特許文献１記載の差動増幅回路の構成を示す図である。

符号の説明

１０ 連絡段
２０、３０ 入力制御回路
５１０ 階調電圧発生回路
５２０ デコーダ回路
５３０ バッファ回路
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５ 電流源
ＢＮ１、ＢＮ２、ＢＰ１、ＢＰ２ バイアス電圧
ＭＮ１〜ＭＮ８ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ８ ＰＭＯＳトランジスタ
ＳＷ１〜ＳＷ８、ＳＷ１１〜ＳＷ１８、ＳＷ２１〜ＳＷ２８ スイッチ
Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３ 入力信号
Ｖｏｕｔ 出力信号
Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ１１、Ｖｒｅｆ１２、Ｖｒｅｆ２１、Ｖｒｅｆ２２ 参照信号（バイアス電圧）

Claims (15)

1. 入力対に入力信号及び出力端子からの帰還信号をそれぞれ受ける第１極性の第１の差動対と、
   入力対に少なくとも１つの参照信号をそれぞれ受ける第２極性の第２の差動対と、
   前記第１及び第２の差動対の出力対にそれぞれ接続された第１及び第２の負荷回路と、
   前記第１及び第２の負荷回路の間に接続され、前記第１及び第２の差動対の出力を結合する連絡段と、
   前記第１及び第２の差動対の出力に応じて前記出力端子より出力信号を増幅出力する増幅段と、
   を備えている、ことを特徴とする差動増幅回路。
2. 前記参照信号は、前記第２の差動対をオン状態に設定する電圧とされる、ことを特徴とする請求項１記載の差動増幅回路。
3. 前記第１の差動対と出力対同士が共通接続された第１極性の第３の差動対と、
   前記第２の差動対と出力対同士が共通接続された第２極性の第４の差動対と、
   を備え、
   前記第３の差動対の入力対には別の入力信号がそれぞれ入力され、
   前記第４の差動対の入力対には前記参照信号とは別の参照信号がそれぞれ入力される、ことを特徴とする請求項１記載の差動増幅回路。
4. 前記参照信号及び前記別の参照信号は、互いに等しい電圧を含むとともに、前記第２及び第４の差動対をそれぞれオン状態とする電圧とされる、ことを特徴とする請求項３記載の差動増幅回路。
5. 第１極性の第１の差動対と、
   第２極性の第２の差動対と、
   前記第１及び第２の差動対の出力対にそれぞれ接続された第１及び第２の負荷回路と、
   前記第１及び第２の負荷回路間に接続され、前記第１及び第２の差動対の出力を結合する連絡段と、
   前記第１及び第２の差動対の出力に応じて出力端子より出力信号を増幅出力する増幅段と、
   前記第１及び第２の差動対の入力対に供給する信号を切り替え制御する入力制御回路と、
   を備え、
   前記入力制御回路は、
   前記第１の差動対の入力対に入力端子及び前記出力端子をそれぞれ接続し、前記第２の差動対の入力対には第１の参照信号をそれぞれ供給する第１の接続状態と、
   前記第２の差動対の入力対に前記入力端子と出力端子をそれぞれ接続し、前記第１の差動対の入力対には第２の参照信号をそれぞれ供給する第２の接続状態と、
   を切り替え制御する、ことを特徴とする差動増幅回路。
6. 第１乃至第３の入力端子と、
   出力端子と、
   第１極性の第１の差動対と、
   第２極性の第２の差動対と、
   前記第１の差動対と出力対同士が共通接続された第１極性の第３の差動対と、
   前記第２の差動対と出力対同士が共通接続された第２極性の第４の差動対と、
   前記第１及び第３の差動対の出力対に共通に接続された第１の負荷回路と、
   前記第２及び第４の差動対の出力対に共通に接続された第２の負荷回路と、
   前記第１及び第２の負荷回路間に接続された連絡段と、
   前記第１及び第３の差動対の出力と前記第２及び第４の差動対の出力に応じて前記出力端子より出力信号を増幅出力する増幅段と、
   前記第１及び第３の差動対の入力対と、前記第２及び第４の差動対の入力対に供給する信号を切り替え制御する入力制御回路と、
   を備え、
   前記入力制御回路は、
   前記第１の差動対の入力対に、前記第１の入力端子及び前記出力端子をそれぞれ接続し、且つ、前記第３の差動対の入力対に、前記第２及び第３の入力端子をそれぞれ接続し、且つ、前記第２及び第４の差動対の入力対に第１及び第２の参照信号をそれぞれ供給する第１の接続状態と、
   前記第２の差動対の入力対に、前記第１の入力端子と前記出力端子をそれぞれ接続し、且つ、前記第４の差動対の入力対に、前記第２及び第３の入力端子をそれぞれ接続し、且つ、前記第１及び第３の差動対の入力対に第３及び第４の参照信号をそれぞれ供給する第２の接続状態と、
   を切り替え制御する、ことを特徴とする差動増幅回路。
7. 前記第３の入力端子が、前記出力端子と同一端子とされる、ことを特徴とする請求項６記載の差動増幅回路。
8. 前記第１及び第２の参照信号は、互いに等しい電圧を含むとともに、前記第２及び第４の差動対をオン状態とする電圧とされ、
   前記第３及び第４の参照信号は、互いに等しい電圧を含むとともに、前記第１及び第３の差動対をオン状態とする電圧とされる、ことを特徴とする請求項６又は７記載の差動増幅回路。
9. 前記第１及び第２の負荷回路は、カスコードカレントミラー回路よりなる、ことを特徴とする請求項５又は６記載の差動増幅回路。
10. 互いに極性の異なる第１及び第２差動対を含み、前記第１及び第２差動対の出力が連絡段で結合され、
    高位側と低位側の電源電圧を取り得る入力電圧範囲とする入力信号を第１の入力として受け、前記入力信号に対応した出力信号を出力するとともに、前記出力信号が第２入力として帰還入力される差動増幅回路であって、
    前記第１及び第２の差動対のうちの一方の差動対の入力対が、前記第１及び第２の入力として、前記入力信号と前記出力信号が供給され、且つ、前記第１及び第２の差動対のうちの他方の差動対の入力対には、前記他方の差動対をオン状態に設定するバイアス電圧がそれぞれ供給されてなる、ことを特徴とする差動増幅回路。
11. 前記第１及び第２の差動対の入力対の接続を、
    前記第１及び第２の差動対の前記一方の差動対の入力対が、前記第１及び第２の入力として、前記入力信号と前記出力信号が供給され、且つ、前記第１及び第２の差動対のうちの他方の差動対の入力対には、前記他方の差動対をオン状態に設定するバイアス電圧がそれぞれ供給される状態と、
    前記他方の差動対の入力対が、前記第１及び第２の入力として、前記入力信号と前記出力信号が供給され、且つ、前記一方の差動対の入力対には、前記一方の差動対をオン状態に設定するバイアス電圧がそれぞれ供給される状態とに、
    切り替え制御する入力制御回路をさらに備えている、ことを特徴とする請求項１０記載の差動増幅回路。
12. 互いに極性の異なる２つの差動対の出力が連絡段で結合された差動増幅回路において、
    前記２つの差動対の一方はその入力対に入力信号及び前記差動増幅回路の出力端子からの帰還信号を受け、他方はその入力対に少なくとも１つの参照信号をそれぞれ受ける、接続構成とされてなる、ことを特徴とする差動増幅回路。
13. 複数の階調電圧を生成する階調電圧生成回路と、
    入力される映像信号に基づき前記階調電圧生成回路からの階調電圧を選択するデコーダ回路と、
    前記デコーダ回路の出力を受けデータ線を駆動するバッファ回路と、
    を備え、
    前記バッファ回路が、請求項１乃至１２のいずれか一記載の差動増幅回路よりなる、ことを特徴とするデータドライバ。
14. 正極出力と負極出力の同一階調の振幅差のデータドライバ出力間の偏差を、全出力階調範囲にわたって一様に低減自在とされている、ことを特徴とする請求項１３記載のデータドライバ。
15. 請求項１３又は１４記載のデータドライバを備えた表示装置。

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